JP7044465B2 - 積層セラミックコンデンサ - Google Patents

積層セラミックコンデンサ Download PDF

Info

Publication number
JP7044465B2
JP7044465B2 JP2016250858A JP2016250858A JP7044465B2 JP 7044465 B2 JP7044465 B2 JP 7044465B2 JP 2016250858 A JP2016250858 A JP 2016250858A JP 2016250858 A JP2016250858 A JP 2016250858A JP 7044465 B2 JP7044465 B2 JP 7044465B2
Authority
JP
Japan
Prior art keywords
region
ceramic capacitor
side margin
laminated
margin portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016250858A
Other languages
English (en)
Other versions
JP2018107239A (ja
Inventor
裕介 小和瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiyo Yuden Co Ltd
Original Assignee
Taiyo Yuden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiyo Yuden Co Ltd filed Critical Taiyo Yuden Co Ltd
Priority to JP2016250858A priority Critical patent/JP7044465B2/ja
Priority to US15/845,666 priority patent/US10153091B2/en
Publication of JP2018107239A publication Critical patent/JP2018107239A/ja
Priority to JP2021073253A priority patent/JP7273093B2/ja
Application granted granted Critical
Publication of JP7044465B2 publication Critical patent/JP7044465B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/30Stacked capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/018Dielectrics
    • H01G4/06Solid dielectrics
    • H01G4/08Inorganic dielectrics
    • H01G4/12Ceramic dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/224Housing; Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/228Terminals
    • H01G4/232Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/018Dielectrics
    • H01G4/06Solid dielectrics
    • H01G4/08Inorganic dielectrics
    • H01G4/12Ceramic dielectrics
    • H01G4/1209Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H01G4/1227Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates

Description

本発明は、積層セラミックコンデンサ及びその製造方法に関する。
近年、スマートフォンや携帯電話等の電子機器に搭載される電子部品として、例えば、積層セラミックコンデンサが広く用いられている。このような積層セラミックコンデンサは、外部衝撃に脆弱な場合がある。
そこで、例えば特許文献1に記載の発明では、積層チップの内部電極が露出している側面を覆うサイドマージン部に、ポアが多い部分を設ける技術が記載されている。これにより、外部衝撃が緩和され、積層セラミックコンデンサの耐衝撃性が向上するものとしている。
特開2014-204116号公報
積層セラミックコンデンサは、サイドマージン部にポアが多い部分を設けることにより耐衝撃性が向上するが、高電圧が印加されることによりサイドマージン部付近が絶縁破壊しやすくなる。従って、積層セラミックコンデンサの耐電圧性が確保されないおそれがある。
以上のような事情に鑑み、本発明の目的は、耐衝撃性と耐電圧性が確保された積層セラミックコンデンサ及びその製造方法を提供することにある。
上記目的を達成するため、本発明の一形態に係る積層セラミックコンデンサは、積層部と、サイドマージン部と、を具備する。
上記積層部は、第1の方向に積層された複数のセラミック層と、上記複数のセラミック層の間に配置された複数の内部電極と、上記複数の内部電極が露出し、上記第1の方向に直交する第2の方向を向いた側面と、を有する。
上記サイドマージン部は、上記側面を覆う。
上記サイドマージン部は、ポア率が10%以下であり、上記側面からの上記第2の方向の寸法が上記サイドマージン部の上記第2の方向の寸法の1/4である第1領域と、ポア率が10%以上25%以下であり、且つ上記第1領域よりもポア率が高く上記第1領域を上記第2の方向から覆う第2領域と、から構成される。
この構成によれば、積層部の側面を被覆する第1領域の緻密性が高い。これにより、積層セラミックコンデンサに高電圧を印加することで内部電極が凝集し、球状化したとしても、第1領域が絶縁破壊しにくくなる。よって、積層セラミックコンデンサの耐電圧性が確保される。
また、上記構成によれば、サイドマージン部には、第1領域よりもポアが多い第2領域が第1領域よりも多く形成されている。従って、サイドマージン部に緻密性の高い第1領域が形成されていても、第2領域により柔軟性が得られるため、物理的な衝撃に対する耐衝撃性が確保される。
従って、本発明により、耐衝撃性と耐電圧性が確保された積層セラミックコンデンサを提供することができる。
上記サイドマージン部の上記第2の方向の寸法は、25μm以下であってもよい。
これにより、第1及び第2内部電極の交差面積を極力大きくすることができ、積層セラミックコンデンサの容量を大きくすることができる。
上記目的を達成するため、本発明の一形態に係る積層セラミックコンデンサの製造方法は、第1の方向に積層された複数のセラミック層と、上記複数のセラミック層の間に配置された複数の内部電極と、上記複数の内部電極が露出し、上記第1の方向に直交する第2の方向を向いた側面と、を有する未焼成の積層チップが作製される。
上記側面を覆う第1領域と、上記第1領域を上記第2の方向から覆う第2領域と、から構成され、絶縁性セラミックスの粒子を主成分とするサイドマージン部を有し、上記第2領域よりも上記第1領域の方が上記絶縁性セラミックスの粒子の密度が高く、上記第1領域の上記第2の方向の寸法が上記サイドマージン部の上記第2の方向の寸法の1/4である未焼成の素体が作製される。
上記製造方法によれば、サイドマージン部に、第1領域よりも絶縁性セラミックスの粒子の密度が低い第2領域が、第1領域よりも多く形成される。
これにより、未焼成の素体では、第2領域によりサイドマージン部の柔軟性が確保される。従って、未焼成の素体の焼成時において、積層チップとサイドマージン部と間に生じる収縮挙動の差による応力が緩和されるため、クラック等の構造破壊が抑制される。
上記サイドマージン部を形成するために、
絶縁性セラミックスを主成分とし、第1の溶剤と、上記第1の溶剤より沸点の高い第2の溶剤とを含むセラミックスラリーの膜を形成し、上記膜の片面から乾燥させてもよい。
耐衝撃性と耐電圧性が確保された積層セラミックコンデンサ及びその製造方法を提供することができる。
本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。 上記積層セラミックコンデンサの図1のA-A'線に沿った断面図である。 上記積層セラミックコンデンサの図1のB-B'線に沿った断面図である。 上記積層セラミックコンデンサの図3の領域Qを拡大して示す模式図である。 上記積層セラミックコンデンサの製造方法を示すフローチャートである。 上記積層セラミックコンデンサの製造過程を示す平面図である。 上記積層セラミックコンデンサの製造過程を示す分解斜視図である。 上記積層セラミックコンデンサの製造過程を示す平面図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 上記積層セラミックコンデンサの製造過程を示す断面図である。 上記積層セラミックコンデンサの製造過程の一例を示す模式図である。 上記積層セラミックコンデンサの製造過程の一例を示す模式図である。 上記積層セラミックコンデンサの製造過程の一例を示す模式図である。 上記積層セラミックコンデンサの製造過程の一例を示す模式図である。 上記積層セラミックコンデンサの製造過程を示す模式図である。 上記積層セラミックコンデンサの製造過程を示す模式図である。 上記積層セラミックコンデンサの製造過程を示す模式図である。
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するX軸、Y軸、及びZ軸が示されている。X軸、Y軸、及びZ軸は全図において共通である。
<積層セラミックコンデンサ10の全体構成>
図1~3は、本発明の一実施形態に係る積層セラミックコンデンサ10を示す図である。図1は、積層セラミックコンデンサ10の斜視図である。図2は、積層セラミックコンデンサ10の図1のA-A'線に沿った断面図である。図3は、積層セラミックコンデンサ10の図1のB-B'線に沿った断面図である。
積層セラミックコンデンサ10は、素体11と、第1外部電極14と、第2外部電極15と、を具備する。
素体11は、典型的には、Y軸方向を向いた2つの側面と、Z軸方向を向いた2つの主面と、を有する。素体11の各面を接続する稜部は面取りされている。なお、素体11の形状はこのような形状に限定されない。例えば、素体11の各面は曲面であってもよく、素体11は全体として丸みを帯びた形状であってもよい。
第1及び第2外部電極14,15は、素体11のX軸方向両端面を覆い、X軸方向両端面に接続する4つの面に延出している。これにより、第1及び第2外部電極14,15のいずれにおいても、X-Z平面に平行な断面及びX-Y軸に平行な断面の形状がU字状となっている。
素体11は、積層部16と、サイドマージン部17と、を有する。
積層部16は、X-Y平面に沿って延びる平板状の複数のセラミック層がZ軸方向に積層された構成を有する。
積層部16は、容量形成部18と、カバー部19と、を有する。
容量形成部18は、複数の第1内部電極12と、複数の第2内部電極13と、を有する。第1及び第2内部電極12,13は、複数のセラミック層の間に、Z軸方向に沿って交互に配置されている。第1内部電極12は、第1外部電極14に接続され、第2外部電極15から絶縁されている。第2内部電極13は、第2外部電極15に接続され、第1外部電極14から絶縁されている。
第1及び第2内部電極12,13は、それぞれ導電性材料からなり、積層セラミックコンデンサ10の内部電極として機能する。当該導電性材料としては、例えばニッケル(Ni)、銅(Cu)、パラジウム(Pd)、白金(Pt)、銀(Ag)、金(Au)、又はこれらの合金を含む金属材料を用いることができ、典型的にはニッケル(Ni)を主成分とする金属材料が採用される。
容量形成部18は、セラミックスによって形成されている。容量形成部18では、第1内部電極12と第2内部電極13との間の各セラミック層の容量を大きくするため、セラミック層を構成する材料として高誘電率の材料が用いられる。容量形成部18では、例えば、チタン酸バリウム(BaTiO)系材料の多結晶体、つまりバリウム(Ba)及びチタン(Ti)を含むペロブスカイト構造の多結晶体を用いることができる。
また、容量形成部18は、チタン酸ストロンチウム(SrTiO)系、チタン酸カルシウム(CaTiO)系、チタン酸マグネシウム(MgTiO)系、ジルコン酸カルシウム(CaZrO)系、チタン酸ジルコン酸カルシウム(Ca(Zr,Ti)O)系、ジルコン酸バリウム(BaZrO)系又は酸化チタン(TiO)系材料等の多結晶体であってもよい。
カバー部19は、X-Y平面に沿って延びる平板状であり、容量形成部18のZ軸方向上下面をそれぞれ覆っている。カバー部19には、第1及び第2内部電極12,13が設けられていない。
サイドマージン部17は、図3に示すように、容量形成部18及びカバー部19のY軸方向を向いた両側面S1,S2に形成されている。サイドマージン部17のY軸方向の寸法D1は小さいことが好ましく、例えば、25μm以下とするのが好ましい。これにより、第1及び第2内部電極12,13の交差面積を極力大きくすることができ、積層セラミックコンデンサ10の容量を大きくすることができる。
また、本実施形態に係るサイドマージン部17はポアPを含み、ポアPが相対的に少なく形成されている部分を第1領域17aとし、第1領域17aよりもポアPが多い部分を第2領域17bに区分することができる(図4参照)。
ここで、第1領域17aは、図3に示すように、積層部16の側面S1,S2をY軸方向から覆い、第2領域17bは第1領域17aをY軸方向から覆っている。第1及び第2領域17a,17bについては後述する。
このように、素体11において、容量形成部18の第1及び第2外部電極14,15が設けられたX軸方向両端面以外の面がサイドマージン部17及びカバー部19によって覆われている。サイドマージン部17及びカバー部19は、主に、容量形成部18の周囲を保護し、第1及び第2内部電極12,13の絶縁性を確保する機能を有する。
サイドマージン部17及びカバー部19も、セラミックスによって形成されている。サイドマージン部17及びカバー部19を形成する材料は絶縁性セラミックスであり、容量形成部18と共通の組成系のセラミックスを用いることにより素体11における内部応力が抑制される。
本実施形態に係るサイドマージン部17、容量形成部18及びカバー部19は、例えば、マグネシウム(Mg)、マンガン(Mn)、アルミニウム(Al)、カルシウム(Ca)、バナジウム(V)、クロム(Cr)、ジルコニウム(Zr)、モリブデン(Mo)、タングステン(W)、タンタル(Ta)、ニオブ(Nb)、ケイ素(Si)、ホウ素(B)、イットリウム(Y)、ユーロピウム(Eu)、ガドリニウム(Gd)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、イッテルビウム(Yb)、リチウム(Li)、カリウム(K)又はナトリウム(Na)等の金属元素を一種又は複数種含有してもよい。
上記の構成により、積層セラミックコンデンサ10では、第1外部電極14と第2外部電極15との間に電圧が印加されると、第1内部電極12と第2内部電極13との間の複数のセラミック層に電圧が加わる。これにより、積層セラミックコンデンサ10では、第1外部電極14と第2外部電極15との間の電圧に応じた電荷が蓄えられる。
なお、本実施形態に係る積層セラミックコンデンサ10は、積層部16及びサイドマージン部17を備えていればよく、その他の構成について適宜変更可能である。例えば、第1及び第2内部電極12,13の枚数は、積層セラミックコンデンサ10に求められるサイズや性能に応じて、適宜決定可能である。
また、図2,3では、第1及び第2内部電極12,13の対向状態を見やすくするために、第1及び第2内部電極12,13の枚数をそれぞれ4枚に留めている。しかし、実際には、積層セラミックコンデンサ10の容量を確保するために、より多くの第1及び第2内部電極12,13が設けられている。
図4は、図3に示した領域Qを拡大して示す模式図である。以下、図4を参照し、第1及び第2領域17a,17bについて説明する。
第1及び第2領域17a,17bは、図4に示すように、ポアPを含む。ここで、本実施形態では、第1領域17aのポア率が10%以下となり、第2領域17bのポア率が第1領域17aのポア率よりも高く、且つ10%以上25%以下となるように、第1及び第2領域17a,17bのポア率が調整されている。
本実施形態では、第1領域17aのポア率が10%以下であることにより、第1領域17aの緻密性が高い。これにより、第1領域17aが積層部16のバリア層として機能し、外界から積層部16への水分等の侵入が抑制される。従って、積層セラミックコンデンサ10の耐湿性が確保される。
また、積層部16の側面S1,S2を被覆する第1領域17aの緻密性が高いことから、積層セラミックコンデンサ10に高電圧を印加することで内部電極12,13が凝集し、球状化したとしても、第1領域17aが絶縁破壊しにくくなる。よって、積層セラミックコンデンサ10の耐電圧性も確保される。
さらに、第1領域17aのY軸方向の寸法D2は、サイドマージン部17のY軸方向の寸法D1の1/4であり、第2領域17bのY軸方向の寸法D3は、サイドマージン部17のY軸方向の寸法D1の3/4である。
つまり、サイドマージン部17には、図4に示すように、第1領域17aよりもポアPが多い第2領域17bが第1領域17aよりも多く形成されている。従って、積層セラミックコンデンサ10では、サイドマージン部17に緻密性の高い第1領域17aが形成されていても、第2領域17bにより柔軟性が得られるため、物理的な衝撃に対する耐衝撃性が確保される。
これにより、積層セラミックコンデンサ10に電圧を印加した際に生じる機械ひずみ(電歪効果)によるクラック等の構造破壊が抑制される。
図4では、説明の便宜上、第1領域17aと第2領域17bが一点鎖線により区分され、第1及び第2領域17a,17bのY軸方向の寸法D2,D3がZ軸方向に均一な寸法となっている。しかし、本実施形態では、第1及び第2領域17a,17bのY軸方向の寸法D2,D3は、同図に示すように、均一な寸法になっていなくてもよい。
なお、本実施形態の第1領域17aのポア率は、例えば、第1領域17aの断面をSEM(Scanning Electron Microscope)によって所定の倍率で撮像し、撮像した画像から算出可能である。第2領域17bのポア率も、上記と同様算出可能である。
<積層セラミックコンデンサ10の製造方法>
図5は、積層セラミックコンデンサ10の製造方法を示すフローチャートである。図6~17は積層セラミックコンデンサ10の製造過程を示す図である。以下、積層セラミックコンデンサ10の製造方法について、図5に沿って、図6~17を適宜参照しながら説明する。
[ステップS01:セラミックシート準備工程]
ステップS01では、容量形成部18を形成するための第1セラミックシート101及び第2セラミックシート102と、カバー部19を形成するための第3セラミックシート103と、を準備する。セラミックシート101,102,103は、絶縁性セラミックスを主成分とし、未焼成の誘電体グリーンシートとして構成される。セラミックシート101,102,103は、例えば、ロールコーターやドクターブレードを用いてシート状に成形される。
図6は、セラミックシート101,102,103の平面図である。この段階では、セラミックシート101,102,103は各積層セラミックコンデンサ10ごとに切り分けられていない。図6には、各積層セラミックコンデンサ10ごとに切り分ける際の切断線Lx,Lyが示されている。切断線LxはX軸に平行であり、切断線LyはY軸に平行である。
図6に示すように、第1セラミックシート101には第1内部電極12に対応する未焼成の第1内部電極112が形成され、第2セラミックシート102には第2内部電極13に対応する未焼成の第2内部電極113が形成されている。なお、カバー部19に対応する第3セラミックシート103には内部電極が形成されていない。
第1及び第2内部電極112,113は、例えば、ニッケル(Ni)を含む導電性ペーストを用いて形成することができる。導電性ペーストによる第1及び第2内部電極112,113の形成には、例えば、スクリーン印刷法やグラビア印刷法を用いることができる。
第1及び第2内部電極112,113は、切断線Lyによって仕切られたX軸方向に隣接する2つの領域にわたって配置され、Y軸方向に帯状に延びている。第1内部電極112と第2内部電極113とでは、切断線Lyによって仕切られた領域1列ずつX軸方向にずらされている。つまり、第1内部電極112の中央を通る切断線Lyが第2内部電極113の間の領域を通り、第2内部電極113の中央を通る切断線Lyが第1内部電極112の間の領域を通っている。
[ステップS02:積層工程]
ステップS02では、ステップS01で準備したセラミックシート101,102,103を積層することにより積層シート104を作製する。
図7は、ステップS02で得られる積層シート104の分解斜視図である。図7では、説明の便宜上、セラミックシート101,102,103を分解して示している。しかし、実際の積層シート104では、セラミックシート101,102,103が静水圧加圧や一軸加圧などにより圧着されて一体化される。これにより、高密度の積層シート104が得られる。
積層シート104では、容量形成部18に対応する第1セラミックシート101及び第2セラミックシート102がZ軸方向に交互に積層されている。
また、積層シート104では、交互に積層された第1及び第2セラミックシート101,102のZ軸方向上下面にカバー部19に対応する第3セラミックシート103が積層される。なお、図7に示す例では、第3セラミックシート103がそれぞれ3枚ずつ積層されているが、第3セラミックシート103の枚数は適宜変更可能である。
[ステップS03:切断工程]
ステップS03では、ステップS02で得られた積層シート104を回転刃や押し切り刃などによって切断することにより未焼成の積層チップ116を作製する。
図8は、ステップS03の後の積層シート104の平面図である。積層シート104は、保持部材Cに固定された状態で、切断線Lx,Lyに沿って切断される。これにより、積層シート104が個片化され、積層チップ116が得られる。このとき、保持部材Cは切断されておらず、各積層チップ116は保持部材Cによって接続されている。
図9は、ステップS03で得られる積層チップ116の斜視図である。積層チップ116には、未焼成の容量形成部118及びカバー部119が形成されている。積層チップ116では、切断面であるY軸方向を向いた両側面S1,S2に未焼成の第1及び第2内部電極112,113が露出している。
[ステップS04:サイドマージン部形成工程]
ステップS04では、積層チップ116の側面S1,S2に未焼成のサイドマージン部117を設けることにより、未焼成の素体111を作製する。
ステップS04では、積層チップ116の両側面S1,S2にサイドマージン部117を設けるために、テープなどの保持部材の貼り替えなどにより積層チップ116の向きが適宜変更される。
特に、ステップS04では、ステップS03における積層チップ116の切断面であるY軸方向を向いた両側面S1,S2にサイドマージン部117が設けられる。このため、ステップS04では、予め保持部材Cから積層チップ116を剥がし、積層チップ116の向きを90度回転させておくことが好ましい。
次いで、積層チップ116の側面S1,S2にサイドマージン部117を貼り付けることで、素体111を作製する。
図10は、ステップS04によって得られる未焼成の素体111の断面図である。未焼成の素体111は、側面S1,S2に露出している内部電極112,113の端部がサイドマージン部117に覆われ、内部電極112,113のX軸方向の端部がX軸方向端面に露出する構成をとる。
また、素体111において、積層チップ116の側面S1,S2に貼り付けられているサイドマージン部117は、図10に示すように、第1領域117aと第2領域117bに区分されている。
ここで、第1領域117aは絶縁性セラミックスの粒子が高密度に凝集している領域であり、第2領域117bは第1領域117aよりも、絶縁性セラミックスの粒子の密度が低い領域である。
このようなサイドマージン部117は、例えば、以下の手順により作製することができる。図11~14は、本実施形態に係るセラミックシート117sの製造過程を示す模式図である。また、図15~図17は、積層チップ116にセラミックシート117sが打ち抜かれる様子を示す図である。以下、積層チップ116の側面S1,S2にサイドマージン部117を形成するプロセスについて順を追って説明する。
先ず、図11に示すように、絶縁性セラミックスを主成分とし、バインダと、第1の溶剤と、第1の溶剤より沸点の高い第2の溶剤等を含むセラミックスラリーを基材Bに塗工する。これにより、基材B上に未焼成の誘電体グリーンシートとして膜117cが形成される。
第1の溶剤は、適切な沸点のものを適宜選択可能であり、例えば、エタノール、1-プロパノール、2-プロパノール、トルエン、アセトン、メチルエチルケトン等から任意に選択された1種類以上の溶剤を混合した混合溶剤である。
第2の溶剤は、例えば、第1及び第2の溶剤の全量に対して5%程度添加される。また、第2の溶剤は、第1の溶剤よりも沸点が高ければ特に限定されず、例えば、1-ブタノール、2-ブタノール、エチレングリコール又はプロピレングルコールとすることができる。また、基材Bの種類も特に限定されず、例えば、PET(Polyethylene terephthalate)フィルムであってもよい。
膜117cは、例えばロールコーターやドクターブレードが用いられることにより、シート状に成形される。基材Bに膜117cが形成された段階では、図11に示すように、絶縁性セラミックスの粒子Gが膜117c中に分散している。
次に、基材B上に形成された膜117cに、図12に示すように、膜117cの片面である表面S側から熱風を吹き付ける。これにより、第1の溶剤が、絶縁性セラミックスの粒子Gが凝集する前に急速に蒸発することで、図13に示すように、膜117cに絶縁性セラミックスの粒子Gの凝集密度が低い第2領域117bが形成される。
一方、第2の溶剤は第1の溶剤よりも沸点が高いことから、第1の溶剤が蒸発している間はほとんど蒸発せずに、膜117cの基材B側に残存する。これにより、第1の溶剤が蒸発している間に第2の溶剤中の絶縁性セラミックスの粒子Gが、膜117cの基材B側に凝集する。従って、膜117cを乾燥することにより得られたセラミックシート117sには、図14に示すように、基材B側に緻密性の高い第1領域117aが形成される。
つまり、ステップS04では、膜117cを片面(表面S)から乾燥することにより、図14に示すように、基材B側に絶縁性セラミックスの粒子Gが高密度に凝集している第1領域117aと、第1領域117aより絶縁性セラミックスの粒子Gの密度が低い第2領域117bが、セラミックシート117sに形成される。
次いで、図15に示すように、平板状の弾性体400の上に上記手順により作製したセラミックシート117sを配置する。そして、積層チップ116の側面S2とセラミックシート117sがY軸方向に対向するように、積層チップ116が配置される。
この際、セラミックシート117sの第1領域117aが側面S2側に配置され、第2領域117bが弾性体400側に配置されるように、セラミックシート117sを弾性体400の上に配置する。
ステップS04では、積層チップ116の向きがテープ等の保持部材の貼り替え工程によって適宜変更されることにより、図15に示すように、積層チップ116の側面S1がテープTに保持されている。
続いて、積層チップ116をセラミックシート117sに向かってY軸方向に移動させることにより、積層チップ116の側面S2をセラミックシート117sに押し付ける。
この際、図16に示すように、積層チップ116がセラミックシート117sと共に弾性体400に食い込む。これに伴い、積層チップ116から弾性体400に加わるY軸方向の押圧力によって、弾性体400がY軸方向に隆起してセラミックシート117sを押し上げる。
これにより、弾性体400からセラミックシート117sにせん断力が加わり、側面S2とY軸方向に対向するセラミックシート117sが切り離される。そして、このセラミックシート117sが側面S2に貼り付く。
次いで、積層チップ116が弾性体400と離間するように積層チップ116をY軸方向に移動させると、図17に示すように、側面S2に貼り付いたセラミックシート117sのみが弾性体400と離間する。これにより、積層チップ116の側面S2にサイドマージン部117が形成される。
続いて、テープTに保持されている積層チップ116を別のテープに保持させることにより、積層チップ116の側面S1を露出させ、側面S1とセラミックシート117sとをY軸方向に対向させる。そして、側面S2にサイドマージン部117を形成する上記工程と同様の工程を経て、側面S1にもサイドマージン部117を形成する。
これにより、積層チップ116の両側面S1,S2に、サイドマージン部117が形成された未焼成の素体111が得られる。
[ステップS05:焼成工程]
ステップS05では、ステップS04で得られた未焼成の素体111を焼成することにより、図1~3に示す積層セラミックコンデンサ10の素体11を作製する。
つまり、ステップS05により第1及び第2内部電極112,113が第1及び第2内部電極12,13になり、積層チップ116が積層部16になり、サイドマージン部117がサイドマージン部17になる。また、第1領域117aが第1領域17aとなり、第2領域117bが第2領域17bになる。
ステップS05における素体111の焼成温度は、積層チップ116及びサイドマージン部117の焼結温度に基づいて決定することができる。例えば、セラミックスとしてチタン酸バリウム(BaTiO)系材料を用いる場合には、素体111の焼成温度は1000~1300℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
本実施形態では、先のステップS04により、サイドマージン部117に絶縁性セラミックスの粒子Gが高密度に凝集している第1領域117aと、第1領域117aよりも絶縁性セラミックスの粒子Gの密度が低い第2領域117bが形成される。ここで、素体111では、図10に示すように、第1領域117aよりも第2領域117bがサイドマージン部117に多く形成されている。
これにより、未焼成の素体111では、第2領域117bによりサイドマージン部117の柔軟性が確保される。従って、未焼成の素体111の焼成時において、積層チップ116とサイドマージン部117と間に生じる収縮挙動の差による応力が緩和されるため、クラック等の構造破壊が抑制される。
[ステップS06:外部電極形成工程]
ステップS06では、ステップS05で得られた素体11に第1及び第2外部電極14,15を形成することにより、図1~3に示す積層セラミックコンデンサ10を作製する。
ステップS06では、まず、素体11の一方のX軸方向端面を覆うように未焼成の電極材料を塗布し、素体11の他方のX軸方向端面を覆うように未焼成の電極材料を塗布する。塗布された未焼成の電極材料を、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において焼き付け処理を行って、素体11に下地膜を形成する。そして、素体11に焼き付けられた下地膜の上に、中間膜及び表面膜を電解メッキなどのメッキ処理で形成して、第1及び第2外部電極14,15が完成する。
なお、上記のステップS06における処理の一部を、ステップS05の前に行ってもよい。例えば、ステップS05の前に未焼成の素体111のX軸方向両端面に未焼成の電極材料を塗布し、ステップS05において、未焼成の素体111を焼結させると同時に、未焼成の電極材料を焼き付けて第1及び第2外部電極14,15の下地膜を形成してもよい。
[変形例]
積層セラミックコンデンサ10の製造方法は、上述の製造方法に限定されず、製造工程の変更や追加等が適宜行われてもよい。
積層チップ116の側面S1,S2にサイドマージン部117を形成する方法は、上記の方法に限定されない。
例えば、セラミックスラリーに積層チップ116の両側面S1,S2を浸漬させて、引き上げるディップ法によって、積層チップ116の両側面S1,S2にセラミックスラリーの膜を形成することにより、サイドマージン部117を形成してもよい。
この場合、セラミックスラリーの膜を表面から乾燥することにより、第1及び第2領域117a,117bを有するサイドマージン部117を形成してもよい。
<実施例>
以下、本発明の実施例について説明する。
[積層セラミックコンデンサの作製]
実施例1~3及び比較例1~7に係る積層セラミックコンデンサのサンプルを、上記製造方法に従ってそれぞれ100個作製した。実施例1~3及び比較例1~7に係るサンプルは、サイドマージン部の厚みと、第1及び第2領域の寸法とポア率がそれぞれ異なるが、これ以外は共通する製造条件により作製した。
(実施例1)
実施例1に係るサンプルは、サイドマージン部117の寸法D1が19.3μmである。また、第1領域117aの寸法D2が4.8μmであり、第2領域117bの寸法D3が14.5μmである。さらに、第1領域117aのポア率が0.9%であり、第2領域117bのポア率が11.7%である。
(実施例2)
実施例2に係るサンプルは、サイドマージン部117の寸法D1が22.0μmである。また、第1領域117aの寸法D2は5.5μmであり、第2領域117bの寸法D3は16.5μmである。さらに、第1領域117aのポア率が5.3%であり、第2領域117bのポア率が16.2%である。
(実施例3)
実施例3に係るサンプルは、サイドマージン部117の寸法D1が22.5μmである。また、第1領域117aの寸法D2は5.6μmであり、第2領域117bの寸法D3は16.9μmである。さらに、第1領域117aのポア率が7.3%であり、第2領域117bのポア率が23.1%である。
(比較例1)
比較例1に係るサンプルは、サイドマージン部の寸法が19.1μmである。また、第1領域の寸法は4.8μmであり、第2領域の寸法は14.3μmである。さらに、第1領域のポア率が0.9%であり、第2領域のポア率が0.8%である。
(比較例2)
比較例2に係るサンプルは、サイドマージン部の寸法が20.1μmである。また、第1領域の寸法は5.0μmであり、第2領域の寸法は15.1μmである。さらに、第1領域のポア率が4.9%であり、第2領域のポア率が5.1%である。
(比較例3)
比較例3に係るサンプルは、サイドマージン部の寸法が21.1μmである。また、第1領域の寸法は5.3μmであり、第2領域の寸法は15.8μmである。さらに、第1領域のポア率が9.6%であり、第2領域のポア率が5.6%である。
(比較例4)
比較例4に係るサンプルは、サイドマージン部の寸法が22.0μmである。また、第1領域の寸法は5.5μmであり、第2領域の寸法は16.5μmである。さらに、第1領域のポア率が11.0%であり、第2領域のポア率が8.0%である。
(比較例5)
比較例5に係るサンプルは、サイドマージン部の寸法が23.1μmである。また、第1領域の寸法は5.8μmであり、第2領域の寸法は17.3μmである。さらに、第1領域のポア率が13.3%であり、第2領域のポア率が12.1%である。
(比較例6)
比較例6に係るサンプルは、サイドマージン部の寸法が23.9μmである。また、第1領域の寸法は6.0μmであり、第2領域の寸法は17.9μmである。さらに、第1領域のポア率が13.2%であり、第2領域のポア率が28.5%である。
(比較例7)
比較例7に係るサンプルは、サイドマージン部の寸法が24.0μmである。また、第1領域の寸法は6.0μmであり、第2領域の寸法は18.0μmである。さらに、第1領域のポア率が9.5%であり、第2領域のポア率が28.9%である。
[積層セラミックコンデンサの評価]
(クラックの評価)
実施例1~3及び比較例1~7に係る積層セラミックコンデンサのサンプルについて、クラックのあるサンプルが100個中いくつあるか調べた。サンプルにクラックがあるか否は、サンプルの断面を光学顕微鏡で観察することにより判断した。
(耐電圧性の評価)
実施例1~3及び比較例1~7に係る積層セラミックコンデンサのサンプルについて、耐電圧性を評価した。
具体的には、実施例1~3及び比較例1~7に係る積層セラミックコンデンサのサンプルを、25℃の温度下で、1~200Vまで1秒ごとに1Vずつ電圧を挙げた際の故障電圧を測定した。この際、故障電圧が40Vを超えるサンプルを耐電圧性が確保されているとして評価Aと判定し、40V以下のサンプルを耐電圧性に劣るとして評価Bと判定した。
なお、耐電圧性の評価では、焼成時にクラックが発生しなかったサンプルのうち、半数のサンプルを用いた。そして、残りの半数のサンプルにおいて後述する耐湿性の評価を行った。
(耐湿性の評価)
実施例1~3及び比較例1~7に係る積層セラミックコンデンサのサンプルについて、耐湿性の評価を行った。
具体的には、実施例1~3及び比較例1~7に係る積層セラミックコンデンサのサンプルを、温度45℃、湿度95%、10Vの定格電圧を印加した状態で保持する吸湿性試験を行った。そして、吸湿性試験後の各サンプルについて電気抵抗値を測定し、電気抵抗値が10MΩ以上のサンプルを耐湿性が確保されているとして評価Aと判定し、10MΩ未満のサンプルを耐湿性に劣るサンプルとして評価Bと判定した。
なお、耐湿性の評価では、上述のとおり、焼成時にクラックが発生しなかったサンプルのうち半数のサンプルを用いた。
[評価結果]
表1は、上記積層セラミックコンデンサの評価結果をまとめた表である。
Figure 0007044465000001
表1を参照すると、実施例1~3に係る積層セラミックコンデンサ10のサンプルではいずれも、クラックのあるサンプルが確認されなかった。また、耐電圧性と耐湿性のどちらも確保されていることが確認された。
実施例1~3に係る積層セラミックコンデンサ10のサンプルは、第1領域17aのポア率が10%以下であり、第2領域17bのポア率が10%以上25%以下である。
一方、比較例1~4に係る積層セラミックコンデンサのサンプルでは、クラックのあるサンプルが確認された。また、比較例1~3に係る積層セラミックコンデンサのサンプルは耐湿性が確保されていたものの、耐電圧性に劣ることが確認された。そして、比較例4に係る積層セラミックコンデンサのサンプルにおいては、耐湿性と耐電圧性の両方に劣ることが確認された。
比較例1~4に係る積層セラミックコンデンサのサンプルに、クラックのあるサンプルが確認された要因としては、第2領域のポア率が10%より低いことによって、サイドマージン部の柔軟性が不十分となり、焼成時にクラックが発生したものと推察される。
また、比較例1~4に係る積層セラミックコンデンサのサンプルが耐電圧性に劣る要因としては、上記と同様に、第2領域のポア率が10%より低いことによって、サイドマージン部の柔軟性が不十分となり、積層セラミックコンデンサに電歪効果によるクラックが発生したためと推察される。
さらに、比較例4に係る積層セラミックコンデンサのサンプルが耐電圧性に劣る要因としては、上記理由に加えて、第1領域のポア率が10%より高いことにより、積層セラミックコンデンサに高電圧が印加された際に内部電極に生じる球状化を抑制できず、サイドマージン部付近において絶縁不良が生じたためとも推察される。
加えて、比較例4に係る積層セラミックコンデンサのサンプルが耐湿性に劣る要因としては、第1領域のポア率が10%より高いため、第1領域が積層部のバリア層として十分に機能しなかったために、耐湿不良が発生したと推察される。
比較例5,6に係る積層セラミックコンデンサのサンプルついては、クラックのあるサンプルが確認されなかったものの、耐湿性と耐電圧性の両方に劣ることが確認された。
比較例5,6に係る積層セラミックコンデンサのサンプルが耐電圧性に劣る要因としては、第1領域のポア率が10%より高いことから、比較例4に係るサンプルと同様にサイドマージン部付近において絶縁不良が生じたためと推察される。
また、比較例5,6に係る積層セラミックコンデンサのサンプルが耐湿性に劣る要因としては、第1領域のポア率が10%より高いことから、比較例4に係るサンプルと同様の理由により、耐湿不良が発生したと推察される。
さらに、比較例6に係る積層セラミックコンデンサのサンプルが耐湿性に劣る要因としては、上記理由に加えて、第2領域のポア率が25%より高いことにより、外界から積層部への水分等の侵入が抑制できなかったため、耐湿不良が発生したとも推察される。
比較例7に係る積層セラミックコンデンサのサンプルについては、クラックのあるサンプルが確認されなかったものの、耐湿性に劣ることが確認された。
比較例7に係る積層セラミックコンデンサのサンプルが耐湿性に劣る要因としては第2領域のポア率が25%より高いことから、比較例6に係るサンプルと同様の理由により、耐湿不良が発生したと推察される。
以上の結果から、積層セラミックコンデンサおいて、サイドマージン部の第2領域のポア率が10%以上であれば、焼成時のクラックの発生を抑制可能であることが確認された。
また、積層セラミックコンデンサのサイドマージン部において、第1領域のポア率が10%以下であり、第2領域のポア率が10%以上であれば、耐電圧性が確保されることが確認された。
さらに、第1領域のポア率が10%以下であり、第2領域のポア率が25%以下であれば、耐湿性も確保されることが確認された。
つまり、上記実施形態に係る積層セラミックコンデンサ10は、サイドマージン部17における第1領域17aのポア率が10%以下であり、第2領域17bのポア率が10%以上25%以下であることにより、焼成時におけるクラックの発生が抑制され、耐電圧性及び耐湿性が確保された構成となることが実験的に確認された。
<その他の実施形態>
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
例えば、積層セラミックコンデンサ10では、容量形成部18がZ軸方向に複数に分割して設けられていてもよい。この場合、各容量形成部18において第1及び第2内部電極12,13がZ軸方向に沿って交互に配置されていればよく、容量形成部18が切り替わる部分において第1内部電極12又は第2内部電極13が連続して配置されていてもよい。
10…積層セラミックコンデンサ
11…素体
12,112…第1内部電極
13,113…第2内部電極
14…第1外部電極
15…第2外部電極
16…積層部
17,117…サイドマージン部
17a,117a…第1領域
17b,117b…第2領域
18…容量形成部
19…カバー部
111…未焼成の素体
116…未焼成の積層チップ
117c…セラミックスラリーの膜

Claims (2)

  1. 第1の方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置された複数の内部電極と、前記複数の内部電極が露出し、前記第1の方向に直交する第2の方向を向いた側面とを有する積層部と、前記側面を覆うサイドマージン部と、を具備し、
    前記サイドマージン部は、ポア率が10%以下であり、前記側面からの前記第2の方向の寸法が前記サイドマージン部の前記第2の方向の寸法の1/4である第1領域と、ポア率が10%以上25%以下であり、且つ前記第1領域よりもポア率が高く前記第1領域を前記第2の方向から覆う第2領域と、から構成され、
    前記第1領域では、その全体にわたって前記第2領域よりもポア率が高
    積層セラミックコンデンサ。
  2. 請求項1に記載の積層セラミックコンデンサであって、
    前記サイドマージン部の前記第2の方向の寸法は、25μm以下である
    積層セラミックコンデンサ。
JP2016250858A 2016-12-26 2016-12-26 積層セラミックコンデンサ Active JP7044465B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016250858A JP7044465B2 (ja) 2016-12-26 2016-12-26 積層セラミックコンデンサ
US15/845,666 US10153091B2 (en) 2016-12-26 2017-12-18 Multi-layer ceramic capacitor and method of producing the same
JP2021073253A JP7273093B2 (ja) 2016-12-26 2021-04-23 積層セラミックコンデンサ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016250858A JP7044465B2 (ja) 2016-12-26 2016-12-26 積層セラミックコンデンサ

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021073253A Division JP7273093B2 (ja) 2016-12-26 2021-04-23 積層セラミックコンデンサ及びその製造方法

Publications (2)

Publication Number Publication Date
JP2018107239A JP2018107239A (ja) 2018-07-05
JP7044465B2 true JP7044465B2 (ja) 2022-03-30

Family

ID=62630013

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2016250858A Active JP7044465B2 (ja) 2016-12-26 2016-12-26 積層セラミックコンデンサ
JP2021073253A Active JP7273093B2 (ja) 2016-12-26 2021-04-23 積層セラミックコンデンサ及びその製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2021073253A Active JP7273093B2 (ja) 2016-12-26 2021-04-23 積層セラミックコンデンサ及びその製造方法

Country Status (2)

Country Link
US (1) US10153091B2 (ja)
JP (2) JP7044465B2 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10971308B2 (en) * 2018-07-20 2021-04-06 Samsung Electro-Mechanics Co., Ltd Multilayer capacitor
KR102609156B1 (ko) * 2018-08-29 2023-12-04 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
KR102597153B1 (ko) * 2018-08-03 2023-11-02 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
JP7435947B2 (ja) * 2018-08-29 2024-02-21 サムソン エレクトロ-メカニックス カンパニーリミテッド. 積層型キャパシタ
US11276526B2 (en) * 2018-08-29 2022-03-15 Samsung Electro-Mechanics Co., Ltd. Multilayer capacitor
KR102132794B1 (ko) * 2018-09-06 2020-07-10 삼성전기주식회사 커패시터 부품
US11094469B2 (en) 2018-09-05 2021-08-17 Samsung Electro-Mechanics Co., Ltd. Multilayer capacitor
US11145463B2 (en) * 2018-09-05 2021-10-12 Samsung Electro-Mechanics Co., Ltd. Multilayer capacitor
JP2020057738A (ja) * 2018-10-04 2020-04-09 株式会社村田製作所 電子部品、回路基板、および電子部品の回路基板への実装方法
JP7328749B2 (ja) * 2018-10-24 2023-08-17 太陽誘電株式会社 積層セラミック電子部品及びその製造方法
KR102144765B1 (ko) 2018-11-08 2020-08-14 삼성전기주식회사 적층형 커패시터
KR102144766B1 (ko) 2018-11-12 2020-08-14 삼성전기주식회사 적층형 커패시터
JP7221718B2 (ja) * 2019-02-13 2023-02-14 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
JP7292101B2 (ja) * 2019-05-20 2023-06-16 太陽誘電株式会社 積層セラミック電子部品及び積層セラミック電子部品の製造方法
KR20190116113A (ko) 2019-06-21 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
KR20190116119A (ko) 2019-07-01 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
KR20190116128A (ko) 2019-07-05 2019-10-14 삼성전기주식회사 커패시터 부품
JP7331750B2 (ja) 2020-03-25 2023-08-23 株式会社デンソー岩手 製造装置監視システムおよびそれを用いた半導体装置の製造方法
KR20220063555A (ko) * 2020-11-10 2022-05-17 삼성전기주식회사 적층 세라믹 커패시터
KR20220098620A (ko) * 2021-01-04 2022-07-12 삼성전기주식회사 적층형 전자 부품
JP2022133553A (ja) * 2021-03-02 2022-09-14 太陽誘電株式会社 積層セラミックコンデンサ
KR20230068724A (ko) * 2021-11-11 2023-05-18 삼성전기주식회사 커패시터 부품

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278557A (ja) 2005-03-28 2006-10-12 Tdk Corp 積層セラミック電子部品
JP2014204116A (ja) 2013-04-08 2014-10-27 サムソン エレクトロ−メカニックス カンパニーリミテッド. 積層セラミックキャパシタ及びその製造方法
JP2016162868A (ja) 2015-02-27 2016-09-05 太陽誘電株式会社 積層セラミックコンデンサ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003309039A (ja) * 2002-04-17 2003-10-31 Murata Mfg Co Ltd 積層セラミック電子部品の製造方法および積層セラミック電子部品
KR101124091B1 (ko) * 2009-12-10 2012-03-20 삼성전기주식회사 적층 세라믹 커패시터
KR20130049295A (ko) * 2011-11-04 2013-05-14 삼성전기주식회사 적층 세라믹 커패시터
KR102089700B1 (ko) * 2014-05-28 2020-04-14 삼성전기주식회사 적층 세라믹 커패시터, 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터의 실장 기판
KR102145315B1 (ko) * 2015-01-06 2020-08-18 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278557A (ja) 2005-03-28 2006-10-12 Tdk Corp 積層セラミック電子部品
JP2014204116A (ja) 2013-04-08 2014-10-27 サムソン エレクトロ−メカニックス カンパニーリミテッド. 積層セラミックキャパシタ及びその製造方法
JP2016162868A (ja) 2015-02-27 2016-09-05 太陽誘電株式会社 積層セラミックコンデンサ

Also Published As

Publication number Publication date
US10153091B2 (en) 2018-12-11
US20180182555A1 (en) 2018-06-28
JP7273093B2 (ja) 2023-05-12
JP2018107239A (ja) 2018-07-05
JP2021108398A (ja) 2021-07-29

Similar Documents

Publication Publication Date Title
JP7044465B2 (ja) 積層セラミックコンデンサ
CN107958782B (zh) 层叠陶瓷电容器及其制造方法
JP6835561B2 (ja) 積層セラミックコンデンサ及びその製造方法
JP7167227B2 (ja) 積層セラミックコンデンサ
JP7028416B2 (ja) 積層セラミック電子部品
JP2018037492A (ja) 積層セラミックコンデンサ及びその製造方法
JP4859593B2 (ja) 積層セラミックコンデンサおよびその製法
JP7036430B2 (ja) 積層セラミックコンデンサ及びその製造方法
JP2019186394A (ja) 積層セラミックコンデンサ及びその製造方法
JP2021044533A (ja) 積層セラミックキャパシタ及びその製造方法
JP2023015365A (ja) 積層セラミックコンデンサ及びその製造方法
KR102398178B1 (ko) 적층 세라믹 콘덴서
JP2020191330A (ja) 積層セラミック電子部品及び積層セラミック電子部品の製造方法
JP6975200B2 (ja) 積層セラミックコンデンサ及びその製造方法
JP7283357B2 (ja) 積層セラミックコンデンサ
JP6596547B2 (ja) 積層セラミックコンデンサ
JP7209072B2 (ja) 積層セラミックコンデンサ
JP7162690B2 (ja) 積層セラミックコンデンサ
JP2020188086A (ja) 積層セラミック電子部品
JP7171796B2 (ja) 積層セラミックコンデンサ
JP7272881B2 (ja) 積層セラミックコンデンサ及びその製造方法
JP7238086B2 (ja) 積層セラミックコンデンサ
JP2022060476A (ja) 積層セラミックコンデンサ及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200907

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200915

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20210126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210423

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20210423

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20210430

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20210511

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20210604

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20210608

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20211019

C13 Notice of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: C13

Effective date: 20211109

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211228

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20211228

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20220125

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20220301

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20220301

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220317

R150 Certificate of patent or registration of utility model

Ref document number: 7044465

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150