JP2023099464A - 積層型キャパシタ - Google Patents

Abstract

【課題】積層型キャパシタを提供する。【解決手段】本発明の一実施形態による積層型キャパシタは、少なくとも一つの第１内部電極と少なくとも一つの第２内部電極が少なくとも一つの誘電体層を間に挟んで第１方向に交互に積層された容量領域を含む本体と、少なくとも一つの第１内部電極と少なくとも一つの第２内部電極にそれぞれ連結されるように互いに離隔して本体に配置された第１及び第２外部電極を含み、本体は容量領域に第１方向に重なるように配置されたカバー層をさらに含み、カバー層の複数の結晶粒のそれぞれの長軸長さであるＬｘの合計を複数の結晶粒のそれぞれの短軸長さであるＳｘの合計で割った値は、１．１１以上であることができる。【選択図】図４

Description

本発明は、積層型キャパシタに関するものである。

積層型キャパシタは、小型でありながらも高容量が保障され、実装が容易であるという利点により、コンピュータ、ＰＤＡ、携帯電話などの電子機器部品として広く用いられており、高信頼性、高強度特性を有しているため、電気機器（車両を含む）部品としても広く用いられている。

積層型キャパシタが電子機器に用いられる場合、積層型キャパシタは小型化されることがあり、積層型キャパシタの体積に比べて大きい静電容量を有することがさらに重要となる。体積に対して大きい静電容量を形成するために有利な構造の積層型キャパシタの強度向上やクラック（ｃｒａｃｋ）発生率低下の重要度は高くなることができる。

また、積層型キャパシタが電気機器に用いられる場合、積層型キャパシタは過酷な環境（例：高電圧、高温、外部衝撃の可能性）に晒される可能性があり、強度向上やクラック（ｃｒａｃｋ）発生率低下の重要性は、過酷な環境で信頼性を確保するために重要となってくる。

韓国公開特許公報第１０－２０１４－００１２４９３号

本発明は積層型キャパシタを提供する。

本発明の一実施形態による積層型キャパシタは、少なくとも一つの第１内部電極と少なくとも一つの第２内部電極とが少なくとも一つの誘電体層を間に挟んで第１方向に交互に積層された容量領域を含む本体と、上記少なくとも一つの第１内部電極と上記少なくとも一つの第２内部電極とにそれぞれ連結されるように互いに離隔して上記本体に配置された第１外部電極及び第２外部電極と、を含み、上記本体は、上記容量領域に上記第１方向に重なるように配置されたカバー層をさらに含み、上記カバー層の複数の結晶粒のそれぞれの長軸長さであるＬｘの合計を上記複数の結晶粒のそれぞれの短軸長さであるＳｘの合計で割った値は、１．１１以上であることができる。

本発明の一実施形態による積層型キャパシタは、少なくとも一つの第１内部電極と少なくとも一つの第２内部電極とが少なくとも一つの誘電体層を間に挟んで第１方向に交互に積層された容量領域を含む本体と、上記少なくとも一つの第１内部電極と上記少なくとも一つの第２内部電極とにそれぞれ連結されるように互いに離隔して上記本体に配置された第１外部電極及び第２外部電極と、を含み、上記本体は、上記容量領域に上記第１方向に重なるように配置されたカバー層をさらに含み、上記カバー層の複数の結晶粒のそれぞれの長軸長さであるＬｘの合計を上記複数の結晶粒のそれぞれの短軸長さであるＳｘの合計で割った値は、上記少なくとも一つの誘電体層の複数の結晶粒のそれぞれの長軸長さの合計を上記複数の結晶粒のそれぞれの短軸長さの合計で割った値よりも大きいことができる。

本発明の一実施形態による積層型キャパシタは、より強い強度や減少したクラック不良率を効率的に得ることができる。

本発明の一実施形態による積層型キャパシタを示した斜視図である。 図１のＡ－Ａ’を示した断面図である。 図１のＢ－Ｂ’を示した断面図である。 本発明の一実施形態による積層型キャパシタの外部電極を示した断面図である。 本発明の一実施形態による積層型キャパシタのカバー層の結晶粒とこれによるクラック（ｃｒａｃｋ）経路の迂回を示した断面図である。 本発明の一実施形態による積層型キャパシタのカバー層の複数の第１結晶粒及び複数の第２結晶粒が混合された構造を示した図面である。 本発明の一実施形態による積層型キャパシタのカバー層の複数の第１結晶粒及び複数の第２結晶粒が混合された構造を示した写真である。 本発明の一実施形態による積層型キャパシタのカバー層が複数の第１結晶粒のみを含む構造を示した写真である。 本発明の一実施形態による積層型キャパシタの少なくとも一つの誘電体層の複数の結晶粒を示した図面である。 本発明の一実施形態による積層型キャパシタの少なくとも一つの誘電体層の複数の結晶粒を示した写真である。 本発明の一実施形態による積層型キャパシタの複数の第１結晶粒の長軸長さ及び短軸長さを示した図面である。 本発明の一実施形態による積層型キャパシタの複数の第１結晶粒の長軸長さ及び短軸長さを示した図面である。 本発明の一実施形態による積層型キャパシタの複数の第２結晶粒の長軸長さ及び短軸長さを示した図面である。 本発明の一実施形態による積層型キャパシタのクラック（ｃｒａｃｋ）不良率を測定する過程を示した図面である。

本発明の実施形態は、いくつかの他の形態に変形することができ、本発明の範囲が以下説明する実施形態に限定されるものではない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。

そして、図面において本発明を明確に説明するために説明と関係のない部分は省略し、複数の層及び領域を明確に表現するために厚さを拡大して示し、同一思想の範囲内の機能が同一である構成要素は、同一参照符号を用いて説明する。

明細書全体において、ある部分がある構成要素を「含む」というのは、特に反対される記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。

本発明の実施形態を明確に説明するために、六面体の方向を定義すると、図面上に示されているＬ、Ｗ、及びＴはそれぞれ、長さ方向、幅方向、及び厚さ方向を示す。ここで、厚さ方向は、誘電体層が積層される積層方向（または第１方向）と同一の概念として用いられる。

以下では、本発明の一実施形態による積層型キャパシタを説明するが、特に積層セラミックキャパシタ（Ｍｕｌｔｉ－ｌａｙｅｒ ｃｅｒａｍｉｃ ｃａｐａｃｉｔｏｒ、ＭＬＣＣ）として説明するが、これに制限されるものではない。

図１は、本発明の一実施形態による積層型キャパシタを示した斜視図であり、図２は、図１のＡ－Ａ’を示した断面図であり、図３ａは、図１のＢ－Ｂ’を示した断面図である。図１は、本体１１０の内部を示すために体積の約１／４が切断された形態を示しているが、実際の積層型キャパシタ１００は体積の約１／４が切断されていない場合があり、中心からＬ方向、Ｗ方向及びＴ方向のそれぞれを基準としてほぼ対称的な形態であることができる。

図１、図２及び図３ａを参照すると、本発明の一実施形態による積層型キャパシタ１００は、本体１１０、第１外部電極１３１及び第２外部電極１３２を含むことができる。

本体１１０は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２が少なくとも一つの誘電体層１１１を間に挟んで第１方向（例：Ｔ方向）に交互に積層された容量領域を含むことができる。

例えば、本体１１０は、容量領域の焼成によってセラミック本体で構成されることができる。ここで、本体１１０に配置された少なくとも一つの誘電体層１１１は焼結された状態であり、隣接する誘電体層の間の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認しにくいほど一体化することができる。

例えば、本体１１０は、長さ方向Ｌの両側面、幅方向Ｗの両側面及び厚さ方向Ｔの両側面を有する六面体から形成されることができ、上記六面体の角及び／またはコーナーは研磨されることによって丸い形であることができる。但し、本体１１０の形状、寸法及び誘電体層１１１の積層数が本実施形態に示されたものに限定されるものではない。

少なくとも一つの誘電体層１１１は、その厚さを積層型キャパシタ１００の容量設計に合わせて任意に変更することができ、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系粉末を含むことができるが、本発明がこれに限定されるものではない。また、積層型キャパシタ１００の要求規格に応じて、セラミック粉末に様々なセラミック添加剤（例：ＭｇＯ、Ａｌ_２Ｏ_３、ＳｉＯ_２、ＺｎＯ）、有機溶剤、可塑剤、結合剤、分散剤などが添加されることができる。

少なくとも一つの誘電体層１１１の形成に用いられるセラミック粉末の平均粒径は特に制限されず、積層型キャパシタ１００の要求規格（例：電子機器用キャパシタのように小型化及び／または高容量が要求されるか、電気機器用キャパシタのように高い耐電圧特性及び／または強い強度が要求されるなど）によって調節されることができるが、例えば、４００ｎｍ以下に調節されることができる。

例えば、少なくとも一つの誘電体層１１１は、チタン酸バリウム（ＢａＴｉＯ_３）などのパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して複数個のセラミックシートを設けることによって形成されることができる。上記セラミックシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作することによって形成されることができるが、これに限定されない。

少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２は、導電性金属を含む導電性ペーストを印刷して誘電体層の積層方向（例：Ｔ方向）に沿って本体１１０の長さ方向Ｌの一側面と他側面に交互に露出するように形成されることができ、中間に配置された誘電体層によって互いに電気的に絶縁されることができる。

例えば、少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２のそれぞれは、粒子平均大きさが０．１～０．２μｍであり、４０～５０重量％の導電性金属粉末を含む内部電極用導電性ペーストによって形成されることができるが、これに限定されない。上記導電性ペーストは、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、鉛（Ｐｂ）または白金（Ｐｔ）などの単独またはこれらの合金であることができるが、本発明がこれに限定されるものではない。

例えば、上記セラミックシート上に上記内部電極用導電性ペーストを印刷工法などで塗布して内部電極パターンを形成することができる。上記導電性ペーストの印刷方法は、スクリーン印刷法、グラビア印刷法、及びインクジェット印刷法などを用いることができるが、本発明がこれに限定されるものではない。例えば、上記内部電極パターンが印刷されたセラミックシートを２００～３００層積層し、圧着、焼成することで本体１１０を製作することができる。

積層型キャパシタ１００の静電容量は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２との間の積層方向（例：Ｔ方向）の重なり面積に比例し、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２の総積層数に比例し、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２との間の間隔に反比例することができる。上記内部電極の間隔は、少なくとも一つの誘電体層１１１のそれぞれの厚さと実質的に同一であることができる。

積層型キャパシタ１００は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２との間の間隔が短いほど、厚さに比べてさらに大きい静電容量を有することができる。一方、積層型キャパシタ１００の耐電圧は、上記内部電極の間隔が長いほど高いことができる。したがって、上記内部電極の間隔は積層型キャパシタ１００の要求規格（例：電子機器用キャパシタのように小型化及び／または高容量が要求されるか、電気機器用キャパシタのように高い耐電圧特性及び／または強い強度が要求されるなど）によって調節されることができる。少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２のそれぞれの厚さも上記内部電極の間隔の影響を受けることができる。

例えば、積層型キャパシタ１００は、高い耐電圧特性及び／または強い強度が要求される場合に、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２との間の間隔がそれぞれの厚さの２倍を超えるように設計されることができる。例えば、積層型キャパシタ１００は、小型化及び／または高容量が要求される場合に、少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２のそれぞれの厚さが０．４μｍ以下であり、総積層数が４００層以上になるように設計されることができる。

第１及び第２外部電極１３１、１３２は、少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２にそれぞれ連結されるように互いに離隔して本体１１０に配置されることができる。

例えば、第１及び第２外部電極１３１、１３２のそれぞれは、金属成分が含まれたペーストにディッピング（ｄｉｐｐｉｎｇ）する方法、導電性ペーストを印刷する方法、シート（Ｓｈｅｅｔ）転写、パッド（Ｐａｄ）転写方法、スパッタめっきまたは電解めっきなどで形成されることができる。例えば、第１及び第２外部電極１３１、１３２は、上記ペーストが焼成されることによって形成された焼成層及び上記焼成層の外面に形成されためっき層を含むことができ、上記焼成層と上記めっき層との間に導電性樹脂層をさらに含むことができる。例えば、上記導電性樹脂層は、エポキシなどの熱硬化性樹脂に導電性粒子が含有されることによって形成されることができる。上記金属成分は、銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、鉛（Ｐｂ）、スズ（Ｓｎ）などの単独またはこれらの合金であることができるが、これに限定されない。

積層型キャパシタ１００は、外部基板（例：プリント回路基板）に実装または埋め込まれることができ、第１及び第２外部電極１３１、１３２を介して上記外部基板の配線、ランド、はんだ及びバンプの少なくとも一つに連結されることによって、上記外部基板に電気的に連結された回路（例：集積回路、プロセッサ）に電気的に連結されることができる。

図１、図２及び図３ａを参照すると、本体１１０は上部カバー層１１２、下部カバー層１１３、及びコア領域１１５を含むことができ、コア領域１１５はマージン領域１１４及び容量領域１１６を含むことができる。

上部及び下部カバー層１１２、１１３は、第１方向（例：Ｔ方向）にコア領域１１５を間に挟むように配置され、それぞれ少なくとも一つの誘電体層１１１のそれぞれよりもさらに厚いことができる。上部カバー層１１２は本体１１０の上面を提供し、下部カバー層１１３は本体１１０の下面を提供することができる。第１及び第２外部電極１３１、１３２のそれぞれの一部分は、本体１１０の上面の一部分と下面の一部分に配置されることができる。

上部及び下部カバー層１１２、１１３は、外部環境要素（例：水分、めっき液、異物）がコア領域１１５に浸透することを防止することができ、本体１１０を外部衝撃から保護することができ、本体１１０の曲げ強度も向上させることができる。

例えば、上部及び下部カバー層１１２、１１３は、少なくとも一つの誘電体層１１１と同一材料や他の材料（例：エポキシ樹脂などの熱硬化性樹脂）を含むことができる。

容量領域１１６は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２との間を含むことができるため、積層型キャパシタ１００の静電容量を形成することができる。

容量領域１１６は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２が少なくとも一つの誘電体層１１１を間に挟んで第１方向（例：Ｔ方向）に交互に積層された容量領域を含むことができ、上記容量領域と同一のサイズを有することができる。

マージン領域１１４は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２の境界線Ｍと本体１１０の表面との間を含むことができる。

複数のマージン領域１１４は、第１方向（例：Ｔ方向）に垂直な第２方向（例：Ｗ方向）において容量領域１１６を間に挟むように配置されることができる。例えば、複数のマージン領域１１４は、少なくとも一つの誘電体層１１１と類似した方式（積層方向は異なる）で形成されることができる。

複数のマージン領域１１４は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２が本体１１０から第２方向（例：Ｗ方向）の表面に露出することを防止することができるため、外部環境要素（例：水分、めっき液、異物）が上記第２方向の表面を介して少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２に浸透することを防止することができ、積層型キャパシタ１００の信頼性及び寿命を向上させることができる。また、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２は、複数のマージン領域１１４によって第２方向に効率的に拡張して形成されることができるため、複数のマージン領域１１４は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２との重なり面積を広げて、積層型キャパシタ１００の静電容量の向上にも寄与することができる。

図３ｂは、本発明の一実施形態による積層型キャパシタの外部電極を示した断面図である。

図３ｂを参照すると、第１及び第２外部電極１３１、１３２の少なくとも一つは、樹脂を含む導電性樹脂層１３１ｂ、１３２ｂと、導電性樹脂層１３１ｂ、１３２ｂと本体１１０の間に配置され、導電性樹脂層１３１ｂ、１３２ｂよりもさらに高い導電性を有するベース電極層１３１ａ、１３２ａと、第１及び第２外部電極１３１、１３２のうち一つの外面を提供するめっき層１３１ｃ、１３２ｃの少なくとも一つを含むことができる。本体１１０の表面（例：上面、下面）の一部分はコーティング層１５０によって覆われることができる。

例えば、ベース電極層１３１ａ、１３２ａは、本体１１０の一部分が金属材料及び／またはガラスフリット（ｆｒｉｔ）を含むペーストにディッピングされるか、または本体１１０の一部分に上記ペーストが印刷された状態で焼成されることで形成されることができ、シート（Ｓｈｅｅｔ）転写、パッド（Ｐａｄ）転写方式によって形成されることもできる。上記金属材料は、本体１１０への電気的連結性を向上させるために銅（Ｃｕ）であってもよいが、これに限定されない。例えば、上記金属材料は、銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）及び鉛（Ｐｂ）の少なくとも一つを含むことができ、本体１１０内の内部電極の金属材料によって変わることもできる。

例えば、めっき層１３１ｃ、１３２ｃは、スパッタまたは電解めっき（Ｅｌｅｃｔｒｉｃ Ｄｅｐｏｓｉｔｉｏｎ）によって形成されることができるが、これに限定されない。例えば、めっき層１３１ｃ、１３２ｃは、ニッケル（Ｎｉ）を含有する内側めっき層及びスズ（Ｓｎ）を含有する外側めっき層を含むことができる。

例えば、導電性樹脂層１３１ｂ、１３２ｂは、エポキシ（ｅｐｏｘｙ）などの熱硬化性樹脂及び複数の導電性粒子（例：ベース電極層の金属材料と同一）を含むことができる。但し、上記熱硬化性樹脂に限定されず、導電性樹脂層１３１ｂ、１３２ｂは、ビスフェノールＡ樹脂、グリコールエポキシ樹脂、ノボラックエポキシ樹脂またはこれらの誘導体のうち分子量が小さくて常温で液状である樹脂を含むことができる。

導電性樹脂層１３１ｂ、１３２ｂは、第１及び第２外部電極１３１、１３２の外部衝撃に対する耐久性を向上させるか、外部の水分やめっき液が本体１１０に浸透することを防止することができる。したがって、導電性樹脂層１３１ｂ、１３２ｂは、第１及び第２外部電極１３１、１３２が過酷な環境に晒されても第１及び第２外部電極１３１、１３２の信頼性が低下する速度を減少することができる。

コーティング層１５０は、上部及び下部カバー層１１２、１１３の外面を覆うことができ、設計に応じて第１及び第２外部電極１３１、１３２の一部分及び／またはサイドマージン部の外面をさらに覆うことができる。例えば、コーティング層１５０は、本体１１０の耐湿信頼性を向上させるためにＳｉを含む有／無機系化合物から構成されることができ、フッ素（Ｆ）を含む有／無機物及びポリマー成分から構成されることもできる。例えば、コーティング層１５０は、撥水性能を有するようにシランカップリング剤、シリコン－レジンで実現されることができる。

図４は、本発明の一実施形態による積層型キャパシタのカバー層の結晶粒とこれによるクラック（ｃｒａｃｋ）経路の迂回を示した断面図であり、図７ａ及び図７ｂは、本発明の一実施形態による積層型キャパシタの複数の第１結晶粒の長軸長さ及び短軸長さを示した図面であり、図７ｃは、本発明の一実施形態による積層型キャパシタの複数の第２結晶粒の長軸長さ及び短軸長さを示した図面である。

図４を参照すると、本発明の一実施形態による積層型キャパシタのカバー層は、上部カバー層１１２及び下部カバー層１１３の少なくとも一つであり、複数の第１結晶粒Ｇ１及び／または複数の第２結晶粒Ｇ２を含むことができる。

図７ａ及び図７ｂを参照すると、複数の第１結晶粒Ｇ１のそれぞれは、複数の第１結晶粒Ｇ１のそれぞれの中心ｘを通る最も長い軸である長軸長さＬｘと、中心ｘを通る最も短い軸である短軸長さＳｘを有することができる。長軸長さＬｘの方向と短軸長さＳｘの方向は、互いに垂直であることができるが、これに限定されない。

図７ｃを参照すると、複数の第２結晶粒Ｇ２のそれぞれは、複数の第２結晶粒Ｇ２のそれぞれの中心ｘ’を通る最も長い軸である長軸長さＬｘ’と、中心ｘ’を通る最も短い軸である短軸長さＳｘ’を有することができる。長軸長さＬｘ’の方向と短軸長さＳｘ’の方向は、互いに垂直であることができるが、これに限定されない。

図７ａ～図７ｃを参照すると、複数の第１結晶粒Ｇ１のそれぞれの長軸長さＬｘを短軸長さＳｘで割った値の合計は、複数の第２結晶粒Ｇ２のそれぞれの長軸長さＬｘ’を短軸長さＳｘ’で割った値の合計よりも大きいことができる。したがって、複数の第１結晶粒Ｇ１のそれぞれは、板に比較的近い形態を有し、複数の第２結晶粒Ｇ２のそれぞれは、球に比較的近い形態を有することができる。複数の第２結晶粒Ｇ２のそれぞれの長軸長さＬｘ’及び短軸長さＳｘ’は互いに同一であることができるが、これに限定されない。

例えば、複数の第１結晶粒Ｇ１の長軸長さＬｘが短軸長さＳｘよりもさらに長い形態は、上部カバー層１１２と下部カバー層１１３の少なくとも一つの材料（例：チタン酸バリウム）のパウダーを含んで形成されたスラリーを射出成形することによって形成されるグリーンシートの表面に強いせん断応力を加わることによって形成されることができる。例えば、強いせん断応力は、グリーンシートが射出成形機の吐出部から吐出される状態で加わることができる。

例えば、上記強いせん断応力は、複数のロール間でグリーンシートを通過させる圧延工程によってグリーンシートに加わることができる。これによって、複数の第１結晶粒Ｇ１の長軸長さＬｘが短軸長さＳｘよりもさらに長い形態は、グリーンシートを射出形成しなくても形成されることができる。設計に応じて、射出形成及び圧延工程を全て行うことができる。

例えば、射出形成及び圧延工程を進行しなくても、複数の第１結晶粒Ｇ１の長軸長さＬｘが短軸長さＳｘよりもさらに長い形態は、ビスマスなどの添加剤をパウダーやスラリーに添加することで、グリーンシートの形成過程やその後の過程（例：積層型キャパシタの圧着工程）を介して形成されることができる。

射出形成と圧延工程とビスマス添加の適用可否は、複数の第１結晶粒Ｇ１のそれぞれの長軸長さＬｘを短軸長さＳｘで割った値の合計がどれだけ大きく要求されるか、複数の第１結晶粒Ｇ１の長軸長さＬｘの方向がＬ方向にどれだけ近く配向される必要があるか、積層型キャパシタ１００に要求される強度がどれだけ強いか、または上部カバー層１１２及び／または下部カバー層１１３の厚さや材料によって変わることができる。

例えば、複数の第２結晶粒Ｇ２は、複数の第１結晶粒Ｇ１に比べて射出形成と圧延工程とビスマス添加の適用を少なくしたり、適用しないことによって形成されることができる。例えば、複数の第１結晶粒Ｇ１及び複数の第２結晶粒Ｇ２の混合構造は、加えられたせん断応力が互いに異なるか、ビスマスなどの添加剤の添加量が異なる第１及び第２パウダー（またはスラリー）を互いに混合した状態でグリーンシートを形成することによって実現されることができる。

図４を参照すると、クラック経路ＣＰは、複数の第１結晶粒Ｇ１及び／または複数の第２結晶粒Ｇ２の境界面に沿って形成されることができる。クラック経路ＣＰの開始地点は、上部カバー層１１２の上面及び／または下部カバー層１１３の下面であることができる。

上部カバー層１１２及び／または下部カバー層１１３に単位の力（例：外力、内部応力）が加わる場合、上部カバー層１１２及び／または下部カバー層１１３のクラック発生率はクラック経路ＣＰが長いほど低くなることができる。

複数の第１結晶粒Ｇ１のそれぞれの長軸長さＬｘを短軸長さＳｘで割った値が大きいほど、クラック経路ＣＰはさらに迂回して形成されることがあるため、クラック経路ＣＰの長さはさらに長くなることがある。

下記表１は、複数の第１及び第２結晶粒Ｇ１、Ｇ２のそれぞれの長軸長さＬｘを短軸長さＳｘで割った値の合計（ΣＬｘ／ΣＳｘ）及び／または複数の第１結晶粒Ｇ１と複数の第２結晶粒Ｇ２の総重量に対して複数の第１結晶粒Ｇ１の重量比率（Ｇ１／（Ｇ１＋Ｇ２））が互いに異なる１２個の積層型キャパシタサンプルのクラック不良率及びショート不良率を示す。ショート（ｓｈｏｒｔ）経路は、クラックが形成されていない部分に対してクラックが形成された部分に形成される可能性がさらに高いため、ショート不良率とクラック不良率との間に相関関係がある可能性がある。

表１のサンプル１及びサンプル２を参照すると、複数の第１及び第２結晶粒Ｇ１、Ｇ２のそれぞれの長軸長さＬｘを短軸長さＳｘで割った値の合計（ΣＬｘ／ΣＳｘ）が１．０５以下である場合、クラック不良率は４０．０％以上であり、ショート不良率は３２．５％以上であることができる。

表１のサンプル３～サンプル１２を参照すると、複数の第１及び第２結晶粒Ｇ１、Ｇ２のそれぞれの長軸長さＬｘを短軸長さＳｘで割った値の合計（ΣＬｘ／ΣＳｘ）が１．１１以上である場合、クラック不良率は２７．５％以下であり、ショート不良率は１５．０％以下であることができる。

表１のサンプル２とサンプル３との間の(ΣＬｘ／ΣＳｘ)の差は小さいことがあるため、(ΣＬｘ／ΣＳｘ)が１.０５～１.１１の間の範囲は、（ΣＬｘ／ΣＳｘ）の変化によるクラック不良率及びショート不良率の変化率が大きい臨界点を含むことができる。

したがって、本発明の一実施形態による積層型キャパシタのカバー層は、複数の第１及び第２結晶粒Ｇ１、Ｇ２のそれぞれの長軸長さＬｘを短軸長さＳｘで割った値の合計（ΣＬｘ／ΣＳｘ）が１．１１以上である構造を有することにより、クラック不良率及びショート不良率を効率的に減らすことができる。

表１のサンプル１、サンプル２、サンプル３、サンプル１１及びサンプル１２を参照すると、（ΣＬｘ／ΣＳｘ）が１．１５未満または２．８５超過である場合、ショート不良率は０％よりも高いことができる。

表１のサンプル４～サンプル１０を参照すると、（ΣＬｘ／ΣＳｘ）が１．１５以上２．８５以下である場合、ショート不良率は０％であることができる。クラック不良率が０％よりも高くても、当該クラックはショートの経路に容易に用いられない程度に僅かであることがある。したがって、０％のショート不良率を有する積層型キャパシタは、高い信頼性を有するものと見なすことができる。

したがって、本発明の一実施形態による積層型キャパシタのカバー層は、複数の第１及び第２結晶粒Ｇ１、Ｇ２のそれぞれの長軸長さＬｘを短軸長さＳｘで割った値の合計（ΣＬｘ／ΣＳｘ）が１．１５以上２．８５以下である構造を有することで、高い信頼性を有することができる。

表１のサンプル４～サンプル１０を参照すると、（Ｇ１／（Ｇ１＋Ｇ２））が１９．４％以上８４．７％以下である場合、ショート不良率は０％であることができる。したがって、本発明の一実施形態による積層型キャパシタのカバー層は、複数の第１結晶粒Ｇ１と複数の第２結晶粒Ｇ２の総重量に対して複数の第１結晶粒Ｇ１の重量比率（Ｇ１／（Ｇ１＋Ｇ２））が１９．４％以上８４．７％以下である構造を有することで、高い信頼性を有することができる。

例えば、長軸長さＬｘ、Ｌｘ’及び短軸長さＳｘ、Ｓｘ’は、本体１１０の中心を含むＬＴ平面に本体１１０を切断または研磨（Ｗ方向）した後に露出するＬＴ断面において、長軸長さＬｘ、Ｌｘ’及び短軸長さＳｘ、Ｓｘ’に該当される部分の平均厚さとして測定されることができる。例えば、ＬＴ断面は、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）、光学顕微鏡及びｓｕｒｆａｃｅ ｐｒｏｆｉｌｅｒの少なくとも一つを用いた分析に適用されることができ、厚さａ１、ａ２、Ｔ１、Ｔ２は、上記分析によって取得されるイメージに対する目視確認またはイメージ処理（例：ピクセルの色相または明度に基づいたピクセル識別、ピクセル識別の効率のためのピクセル値のフィルタリング、識別されたピクセル間の距離積分など）によって測定されることができる。

例えば、長軸長さＬｘの合計または短軸長さＳｘの合計の測定に用いられる複数の結晶粒は、上部カバー層１１２と下部カバー層１１３のうち一つの中心を含み、第１及び第２外部電極１３１、１３２が向かい合う方向（例：Ｌ方向）と第１方向（例：Ｔ方向）がなす断面（ＬＴ断面）において、上記中心に最も隣接した複数の結晶粒であることができる。

例えば、ＬＴ断面において、上部カバー層１１２及び下部カバー層１１３のうち一つの中心に最も隣接した少なくとも４つの結晶粒のうち、（Ｌｘ／Ｓｘ）が大きい第１範囲内である複数の第１結晶粒Ｇ１と（Ｌｘ／Ｓｘ）が小さい第２範囲内である複数の第２結晶粒Ｇ２は、互いに分類されることができる。この後、複数の第１結晶粒Ｇ１の（Ｌｘ／Ｓｘ）と複数の第２結晶粒Ｇ２の（Ｌｘ’／Ｓｘ’）は、それぞれ計算されるかまたは統合して計算されることができる。例えば、（Σ（Ｌｘ＋Ｌｘ’）／Σ（Ｓｘ＋Ｓｘ’））は、１．１５以上２．８５以下であることができる。

例えば、本発明の一実施形態による積層型キャパシタのカバー層の（Σ（Ｌｘ＋Ｌｘ’）／Σ（Ｓｘ＋Ｓｘ’））は、１．１１以上であり、複数の第２結晶粒Ｇ２のそれぞれが球状であることができ、複数の第１結晶粒Ｇ１の個数と複数の第２結晶粒Ｇ２の個数が互いに同一であることができるため、（ΣＬｘ’／ΣＳｘ’）は１であることができ、（ΣＬｘ／ΣＳｘ）は１．２２以上であることができる。１．２２は上記第１範囲を定める基準になることができ、１は上記第２範囲を定める基準になることができる。

このように、（ΣＬｘ／ΣＳｘ）が（ΣＬｘ’／ΣＳｘ’）の１．２２倍以上である場合、大きい（ΣＬｘ／ΣＳｘ）を有する複数の第１結晶粒Ｇ１と小さい（ΣＬｘ’／ΣＳｘ’）を有する複数の第２結晶粒Ｇ２は、互いの隙間に効率的に配置されることができるため、複数の第１結晶粒Ｇ１と複数の第２結晶粒Ｇ２は、上部カバー層１１２と下部カバー層１１３の少なくとも一つ内でさらに緻密に配置されることができる。上部カバー層１１２と下部カバー層１１３の少なくとも一つの結晶粒配置の緻密さがさらに高いほど、上部カバー層１１２と下部カバー層１１３の少なくとも一つのクラック不良率は低くなることができる。

例えば、カバー層の少なくとも４つの結晶粒のうち、Ｓｘに対してＬｘが比較的長い複数の第１結晶粒Ｇ１のそれぞれのＬｘの合計をＳｘの合計で割った値（ΣＬｘ／ΣＳｘ）は、少なくとも４個の結晶粒のうち、Ｓｘ’に対してＬｘ’が比較的短い複数の第２結晶粒Ｇ２のそれぞれのＬｘ’の合計をＳｘ’の合計で割った値（ΣＬｘ’／ΣＳｘ’）に対して１．３倍以上であることができる。

また、ＬＴ断面において、複数の第１結晶粒Ｇ１の長軸長さＬｘの方向と短軸長さＳｘの方向も識別されることができる。例えば、Ｌｘの方向とＳｘの方向のうち、Ｌｘの方向は、第１方向（例：Ｔ方向）に比べて第１及び第２外部電極１３１、１３２が向かい合う方向（例：Ｌ方向）に比較的より近く、Ｓｘの方向は、第１及び第２外部電極１３１、１３２が向かい合う方向（例：Ｌ方向）に比べて第１方向（例：Ｔ方向）に比較的より近いことができる。これにより、クラック経路ＣＰはさらに多く迂回することができるため、上部カバー層１１２及び／または下部カバー層１１３のクラック発生率はさらに減少することができる。

図５ａは、本発明の一実施形態による積層型キャパシタのカバー層の複数の第１結晶粒と複数の第２結晶粒が混合された構造を示した図面であり、図５ｂは、本発明の一実施形態による積層型キャパシタのカバー層の複数の第１結晶粒と複数の第２結晶粒が混合された構造を示した写真であり、図５ｃは、本発明の一実施形態による積層型キャパシタのカバー層が複数の第１結晶粒のみを含む構造を示した写真である。

図５ａ及び図５ｂを参照すると、本発明の一実施形態による積層型キャパシタの上部カバー層及び／または下部カバー層１１３ａの複数の第１結晶粒Ｇ１は板状を有し、複数の第２結晶粒Ｇ２は球状を有することができる。

板に近い形態は針状を含むことができるが、針状も長軸長さが短軸長さよりもさらに長い形態であることができる。板状は、複数の結晶粒のＬｘの方向とＳｘの方向がなす平面に垂直な方向の長さがＳｘよりも長い形態と定義することができる。

針状に比べて、板状は、上部カバー層及び／または下部カバー層１１３ａにおけるクラック経路をさらに多く迂回させることができるため、上部カバー層及び／または下部カバー層１１３ａのクラック不良率をさらに効率的に減らすことができる。

図５ｃを参照すると、本発明の一実施形態による積層型キャパシタの上部カバー層及び／または下部カバー層１１３ｂは、複数の第１結晶粒Ｇ１を含むことができ、複数の第２結晶粒を含まないことができる。すなわち、本発明において、上部カバー層及び／または下部カバー層１１３ｂの構造は、板に近い形態の複数の第１結晶粒と球に近い形態の複数の第２結晶粒の混合構造に限定して解釈されない。

図６ａは、本発明の一実施形態による積層型キャパシタの少なくとも一つの誘電体層の複数の結晶粒を示した図面であり、図６ｂは、本発明の一実施形態による積層型キャパシタの少なくとも一つの誘電体層の複数の結晶粒を示した写真である。

図６ａ及び図６ｂを参照すると、少なくとも一つの誘電体層１１１の複数の結晶粒Ｇ２は球状であることができる。したがって、上部カバー層及び／または下部カバー層の複数の結晶粒のＬｘの合計をＳｘの合計で割った値は、少なくとも一つの誘電体層１１１の複数の結晶粒のそれぞれの長軸長さの合計を短軸長さの合計で割った値よりも大きいことができる。

例えば、少なくとも一つの誘電体層１１１の複数の結晶粒は、少なくとも一つの誘電体層１１１のうち、本体の中心に最も隣接した誘電体層から上記中心に最も隣接した複数の結晶粒であることができる。

例えば、板に近い形態の複数の第１結晶粒の１個当たりの体積は、球状に近い形態の複数の結晶粒の１個当たりの体積よりも大きいことができる。したがって、板に近い形態の結晶粒の比率が高い上部カバー層及び／または下部カバー層の複数の結晶粒の１個当たりの体積は、少なくとも一つの誘電体層１１１の複数の結晶粒の１個当たりの体積よりも大きいことができる。

図８は、本発明の一実施形態による積層型キャパシタのクラック（ｃｒａｃｋ）不良率を測定する過程を示した図面である。

図８を参照すると、上部カバー層１１２及び下部カバー層１１３を含む本体は、外部からの力Ｆによって測定板３１０に向かって所定の速度（例：１ｍ／ｓ）で移動することができる。測定板３１０は、曲がっていない第１状態３１１または曲がった第２状態３１２であることができ、支持部３２０によって支持され、ダンパ３３０によってダンピング（ｄａｍｐｉｎｇ）されることができる。ダンパ３３０は、接着部３４０を介して測定板３１０に接着されることができる。

本体の衝突後に上部カバー層１１２及び／または下部カバー層１１３に形成されるクラック（ｃｒａｃｋ）の有無は、サンプル別に累積記録されることができ、クラック発生率は累積記録された結果に基づいて計算されることができる。

以上、本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態及び添付の図面によって限定されるものではなく、添付の請求の範囲によって限定される。したがって、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で、当技術分野における通常の知識を有する者によって多様な形態の置換、変形、及び変更が可能であり、これも本発明の範囲に属するといえる。

１００ 積層型キャパシタ
１１０ 本体（ｂｏｄｙ）
１１１ 誘電体層
１１２ 上部カバー層
１１３ 下部カバー層
１１４ マージン領域
１１５ コア領域
１１６ 容量領域
１２１ 第１内部電極
１２２ 第２内部電極
１３１ 第１外部電極
１３２ 第２外部電極
ＣＰ クラック（ｃｒａｃｋ）経路
Ｇ１ 複数の第１結晶粒
Ｇ２ 複数の第２結晶粒
Ｌｘ 複数の結晶粒のそれぞれの長軸長さ
Ｓｘ 複数の結晶粒のそれぞれの短軸長さ

Claims (16)

1. 少なくとも一つの第１内部電極と少なくとも一つの第２内部電極とが少なくとも一つの誘電体層を間に挟んで第１方向に交互に積層された容量領域を含む本体と、
   前記少なくとも一つの第１内部電極と前記少なくとも一つの第２内部電極とにそれぞれ連結されるように互いに離隔して前記本体に配置された第１外部電極及び第２外部電極と、
   を含み、
   前記本体は、前記容量領域に前記第１方向に重なるように配置されたカバー層をさらに含み、
   前記カバー層の複数の結晶粒のそれぞれの長軸長さであるＬｘの合計を前記複数の結晶粒のそれぞれの短軸長さであるＳｘの合計で割った値は、１．１１以上である、積層型キャパシタ。
2. 前記Ｌｘの合計を前記Ｓｘの合計で割った値は、１．１５以上２．８５以下である、請求項１に記載の積層型キャパシタ。
3. 前記カバー層は、前記本体の上面を提供する上部カバー層と、前記本体の下面を提供する下部カバー層と、を含み、
   前記第１外部電極及び前記第２外部電極のそれぞれの一部分は、前記本体の前記上面の一部分と前記下面の一部分とに配置され、
   前記上部カバー層と前記下部カバー層とのうち一つの複数の結晶粒のそれぞれの長軸長さの合計を前記複数の結晶粒のそれぞれの短軸長さの合計で割った値が１．１５以上である、請求項１に記載の積層型キャパシタ。
4. 前記Ｌｘの合計は、前記上部カバー層と前記下部カバー層とのうち一つの中心を含み、前記第１外部電極及び前記第２外部電極が向かい合う方向と前記第１方向とがなす断面において、前記中心に最も隣接した複数の結晶粒の長軸長さの合計であり、
   前記Ｓｘの合計は、前記断面において、前記中心に最も隣接した複数の結晶粒の短軸長さの合計である、請求項３に記載の積層型キャパシタ。
5. 前記Ｌｘの方向と前記Ｓｘの方向とのうち、前記Ｌｘの方向は、前記第１方向に比べて前記第１外部電極及び前記第２外部電極が向かい合う方向により近く、
   前記Ｌｘの方向と前記Ｓｘの方向とのうち、前記Ｓｘの方向は、前記第１外部電極及び前記第２外部電極が向かい合う方向に比べて前記第１方向により近い、請求項１に記載の積層型キャパシタ。
6. 前記カバー層の複数の結晶粒の前記Ｌｘの方向と前記Ｓｘの方向とがなす平面に垂直な方向の長さは、前記Ｓｘよりも長い、請求項１に記載の積層型キャパシタ。
7. 前記カバー層は、チタン酸バリウム（ＢａＴｉＯ_３）系セラミック材料を含み、前記少なくとも一つの誘電体層の１つの厚さよりもさらに厚い、請求項１に記載の積層型キャパシタ。
8. 前記カバー層の少なくとも４つの結晶粒のうち、前記Ｓｘに対して前記Ｌｘが長い複数の第１結晶粒のそれぞれの前記Ｌｘの合計を前記Ｓｘの合計で割った値は、前記少なくとも４つの結晶粒のうち短軸長さに対して長軸長さが短い複数の第２結晶粒のそれぞれの長軸長さであるＬｘ’の合計を前記複数の第２結晶粒のそれぞれの短軸長さであるＳｘ’の合計で割った値に対して１．２２倍以上である、請求項１に記載の積層型キャパシタ。
9. 前記カバー層の少なくとも４つの結晶粒のうち、前記Ｓｘに対して前記Ｌｘが長い複数の第１結晶粒の重量は、前記少なくとも４つの結晶粒のうち、短軸長さに対して長軸長さが短い複数の第２結晶粒と前記複数の第１結晶粒との総重量の１９.４％以上８４.７％以下である、請求項１に記載の積層型キャパシタ。
10. 前記Ｌｘの合計を前記Ｓｘの合計で割った値は、前記少なくとも一つの誘電体層の複数の結晶粒のそれぞれの長軸長さの合計を前記複数の結晶粒のそれぞれの短軸長さの合計で割った値よりも大きい、請求項１に記載の積層型キャパシタ。
11. 少なくとも一つの第１内部電極と少なくとも一つの第２内部電極とが少なくとも一つの誘電体層を間に挟んで第１方向に交互に積層された容量領域を含む本体と、
    前記少なくとも一つの第１内部電極と前記少なくとも一つの第２内部電極とにそれぞれ連結されるように互いに離隔して前記本体に配置された第１外部電極及び第２外部電極と、を含み、
    前記本体は、前記容量領域に前記第１方向に重なるように配置されたカバー層をさらに含み、
    前記カバー層の複数の結晶粒のそれぞれの長軸長さであるＬｘの合計を前記複数の結晶粒のそれぞれの短軸長さであるＳｘの合計で割った値は、前記少なくとも一つの誘電体層の複数の結晶粒のそれぞれの長軸長さの合計を前記複数の結晶粒のそれぞれの短軸長さの合計で割った値よりも大きい、積層型キャパシタ。
12. 前記カバー層は、前記本体の上面を提供する上部カバー層及び前記本体の下面を提供する下部カバー層を含み、
    前記第１外部電極及び前記第２外部電極のそれぞれの一部分は、前記本体の前記上面の一部分と前記下面の一部分とに配置され、
    前記カバー層の複数の結晶粒は、前記上部カバー層と前記下部カバー層とのうち一つの中心を含み、前記第１外部電極及び前記第２外部電極が向かい合う方向と前記第１方向とがなす断面において、前記中心に最も隣接した複数の結晶粒であり、
    前記少なくとも一つの誘電体層の複数の結晶粒は、前記少なくとも一つの誘電体層のうち、前記本体の中心に最も隣接した誘電体層から前記中心に最も隣接した複数の結晶粒である、請求項１１に記載の積層型キャパシタ。
13. 前記少なくとも一つの誘電体層と前記カバー層とのそれぞれは、チタン酸バリウム（ＢａＴｉＯ_３）系セラミック材料を含み、
    前記カバー層は、前記少なくとも一つの誘電体層の１つの厚さよりもさらに厚い、請求項１１に記載の積層型キャパシタ。
14. 前記Ｌｘの合計を前記Ｓｘの合計で割った値は、１．１５以上２．８５以下である、請求項１１に記載の積層型キャパシタ。
15. 前記カバー層の複数の結晶粒の１個当たりの体積は、前記少なくとも一つの誘電体層の複数の結晶粒の１個当たりの体積よりも大きい、請求項１１に記載の積層型キャパシタ。
16. 前記カバー層の少なくとも４つの結晶粒のうち、前記Ｓｘに対して前記Ｌｘが長い複数の第１結晶粒の重量は、前記少なくとも４つの結晶粒のうち、短軸長さに対して長軸長さが短い複数の第２結晶粒と前記複数の第１結晶粒との総重量の１９.４％以上８４.７％以下である、請求項１１に記載の積層型キャパシタ。

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