KR20240088192A - 적층 세라믹 커패시터 - Google Patents

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KR20240088192A
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송영훈
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Abstract

본 발명의 일 실시 예에 따른 적층 세라믹 커패시터는, 복수의 제1 내부전극과 복수의 제2 내부전극이 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 용량 영역을 포함하는 바디와, 복수의 제1 내부전극과 복수의 제2 내부전극에 각각 연결되도록 서로 이격되어 바디에 배치된 제1 및 제2 외부전극을 포함하고, 용량 영역은, 각각 복수의 제1 내부전극과 복수의 제2 내부전극 중 2개 이상에서 제1 방향으로 중첩되어 연달아 개방되는 제1 개방부를 1개 이상 가지고, 제1 개방부 각각이 제1 방향으로 중첩되어 연달아 개방되는 내부전극의 개수는 복수의 제1 내부전극과 복수의 제2 내부전극의 총 개수보다 적을 수 있다.

Description

적층 세라믹 커패시터{Multi-layer ceramic capacitor}
본 발명은 적층 세라믹 커패시터에 관한 것이다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 전자기기 부품으로서 널리 사용되고 있으며, 고신뢰성, 고강도 특성을 가져서 전기기기(차량 포함) 부품으로서도 널리 사용되고 있다.
적층 세라믹 커패시터에 사용될 수 있는 강유전체(예: 티탄산바륨)는 압전성도 가질 수 있으므로, 적층 세라믹 커패시터는 전압의 인가에 따른 역압전(또는 전왜) 현상으로 인한 내부 응력의 영향을 받을 수 있고, 내부 응력은 적층 세라믹 커패시터의 크랙(crack)을 유발하거나 내전압 특성을 저하시킬 수 있다.
일본 공개특허공보 특개2009-283880호
본 발명은 전압의 인가에 따른 역압전(또는 전왜) 현상에 대해 더 강건할 수 있고 신뢰성도 효율적으로 확보할 수 있는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에 따른 적층 세라믹 커패시터는, 복수의 제1 내부전극과 복수의 제2 내부전극이 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 용량 영역을 포함하는 바디; 및 상기 복수의 제1 내부전극과 복수의 제2 내부전극에 각각 연결되도록 서로 이격되어 상기 바디에 배치된 제1 및 제2 외부전극; 을 포함하고, 상기 용량 영역은, 각각 상기 복수의 제1 내부전극과 복수의 제2 내부전극 중 2개 이상에서 상기 제1 방향으로 중첩되어 연달아 개방되는 제1 개방부를 1개 이상 가지고, 상기 제1 개방부 각각이 상기 제1 방향으로 중첩되어 연달아 개방되는 내부전극의 개수는 상기 복수의 제1 내부전극과 복수의 제2 내부전극의 총 개수보다 적을 수 있다.
본 발명의 일 실시 예에 따른 적층 세라믹 커패시터는, 복수의 제1 내부전극과 복수의 제2 내부전극이 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 용량 영역을 포함하는 바디; 및 상기 복수의 제1 내부전극과 복수의 제2 내부전극에 각각 연결되도록 서로 이격되어 상기 바디에 배치된 제1 및 제2 외부전극; 을 포함하고, 각각 상기 복수의 제1 내부전극과 복수의 제2 내부전극 중 1개 이상에서 상기 제1 방향으로 중첩되어 연달아 개방되는 제1 개방부를 1개 이상 가지고, 상기 제1 개방부 각각이 상기 제1 방향으로 중첩되어 연달아 개방되는 내부전극의 개수는 상기 복수의 제1 내부전극과 복수의 제2 내부전극의 총 개수보다 적고, 상기 제1 개방부 각각의 폭은 상기 복수의 제1 내부전극과 복수의 제2 내부전극 각각의 폭의 0.1% 초과 20% 미만일 수 있다.
본 발명의 일 실시 예에 따른 적층 세라믹 커패시터는 전압의 인가에 따른 역압전(또는 전왜) 현상에 대해 더 강건할 수 있고 신뢰성도 효율적으로 확보할 수 있다.
도 1a는 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터를 나타낸 사시도이다.
도 1b는 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터에 제2 및 제3 개방부가 더 추가된 구조를 나타낸 사시도이다.
도 1c는 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터의 복수의 제1 개방부의 다양한 형태를 예시한 사시도이다.
도 1d는 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터의 바디의 중심에 가까울수록 복수의 제1 개방부가 더 집중적으로 배치된 구조를 예시한 사시도이다.
도 2는 도 1의 A-A'를 나타낸 단면도이다.
도 3a는 도 1의 B-B'를 나타낸 단면도이다.
도 3b는 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터의 외부전극의 구체적 형태를 예시한 단면도이다.
도 4a는 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터의 제1 개방부의 구체적 형태를 예시한 평면도이다.
도 4a는 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터의 복수의 제1, 제2 및 제3 개방부의 구체적 배치를 예시한 평면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 실시형태들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층되는 적층 방향(또는 제1 방향)과 동일한 개념으로 사용될 수 있다.
도 1a, 도 2 및 도 3a를 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터(100a)는, 바디(110), 제1 외부전극(131) 및 제2 외부전극(132)를 포함할 수 있다.
바디(110)는 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122)이 유전체층(111)을 사이에 두고 제1 방향(예: T 방향)으로 교대로 적층된 용량 영역을 포함할 수 있다.
예를 들어, 바디(110)는 용량 영역의 소성에 의해 세라믹 바디로 구성될 수 있다. 여기서, 바디(110)에 배치된 유전체층(111)은 소결된 상태로서, 인접하는 유전체층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
예를 들어, 바디(110)는 길이 방향(L)의 양 측면, 폭 방향(W)의 양 측면 및 두께 방향(Z)의 양 측면을 갖는 육면체로 형성될 수 있으며, 상기 육면체의 모서리 및/또는 코너는 연마됨에 따라 둥근 형태일 수 있다. 다만, 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
유전체층(111)은 그 두께를 적층 세라믹 커패시터(100a)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 고유전율을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 적층 세라믹 커패시터(100a)의 요구 규격에 따라, 세라믹 분말에 다양한 세라믹 첨가제(예: MgO, Al2O3, SiO2, ZnO), 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
유전체층(111)의 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 적층 세라믹 커패시터(100a)의 요구 규격(예: 전자기기용 커패시터와 같이 소형화 및/또는 고용량이 요구되거나, 전기기기용 커패시터와 같이 높은 내전압 특성 및/또는 강한 강도가 요구되는 등)에 따라 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
예를 들어, 유전체층(111)은 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되지 않는다.
복수의 제1 내부전극(121)과 복수의 제2 내부전극(122)은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층의 적층 방향(예: T 방향)을 따라 바디(110)의 길이 방향(L)의 일 측면과 타 측면으로 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층에 의해 서로 전기적으로 절연될 수 있다.
예를 들어, 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122) 각각은 입자 평균 크기가 0.1 내지 0.2 ㎛이고 40 내지 50 중량%의 도전성 금속 분말을 포함하는 내부전극용 도전성 페이스트에 의해 형성될 수 있으나, 이에 한정되지 않는다. 상기 도전성 페이스트는 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
예를 들어, 상기 세라믹 시트 상에 상기 내부전극용 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부전극 패턴을 형성할 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법, 그라비아 인쇄법 및 잉크젯 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 상기 내부 전극 패턴이 인쇄된 세라믹 시트를 200 내지 300층 적층하고, 압착, 소성함으로써, 바디(110)를 제작할 수 있다.
적층 세라믹 커패시터(100a)의 정전용량은 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122) 간의 적층 방향(예: T 방향) 중첩 면적에 비례하고, 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122)의 총 적층 수에 비례하고, 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122) 간의 간격에 반비례할 수 있다. 상기 내부전극 간격은 유전체층(111) 각각의 두께와 실질적으로 동일할 수 있다.
적층 세라믹 커패시터(100a)는 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122) 간의 간격이 짧을수록 두께 대비 더 큰 정전용량을 가질 수 있다. 반면, 적층 세라믹 커패시터(100a)의 내전압은 상기 내부전극 간격이 길수록 높을 수 있다. 따라서, 상기 내부전극 간격은 적층 세라믹 커패시터(100a)의 요구 규격(예: 전자기기용 커패시터와 같이 소형화 및/또는 고용량이 요구되거나, 전기기기용 커패시터와 같이 높은 내전압 특성 및/또는 강한 강도가 요구되는 등)에 따라 조절될 수 있다. 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122) 각각의 두께도 상기 내부전극 간격의 영향을 받을 수 있다.
예를 들어, 적층 세라믹 커패시터(100a)은 높은 내전압 특성 및/또는 강한 강도가 요구될 경우에 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122) 간의 간격이 각각의 두께의 2배를 초과하도록 설계될 수 있다. 예를 들어, 적층 세라믹 커패시터(100a)은 소형화 및/또는 고용량이 요구될 경우에 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122) 각각의 두께가 0.4㎛ 이하이고 총 적층수가 400층 이상이 되도록 설계될 수 있다.
제1 및 제2 외부전극(131, 132)은 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122)에 각각 연결되도록 서로 이격되어 바디(110)에 배치될 수 있다.
예를 들어, 제1 및 제2 외부전극(131, 132) 각각은 금속 성분이 포함된 페이스트에 딥핑(dipping)하는 방법, 도전성 페이스트를 인쇄하는 방법, 시트(Sheet) 전사, 패드(Pad) 전사 방법, 스퍼터 도금 또는 전해 도금 등으로 형성될 수 있다. 예를 들어, 제1 및 제2 외부전극(131, 132)은 상기 페이스트가 소성됨에 따라 형성된 소성층과 상기 소성층의 외면에 형성된 도금층을 포함할 수 있고, 상기 소성층과 상기 도금층 사이에 도전성 수지층을 더 포함할 수 있다. 예를 들어, 상기 도전성 수지층은 에폭시 같은 열경화성 수지에 도전성 입자가 함유됨에 따라 형성될 수 있다. 상기 금속 성분은 구리(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 납(Pb), 주석(Sn) 등의 단독 또는 이들의 합금일 수 있으나, 이에 한정되지 않는다.
적층 세라믹 커패시터(100a)은 외부 기판(예: 인쇄회로기판)에 실장 또는 내장될 수 있고, 제1 및 제2 외부전극(131, 132)을 통해 상기 외부 기판의 배선, 랜드, 솔더 및 범프 중 적어도 하나에 연결됨으로써, 상기 외부 기판에 전기적으로 연결된 회로(예: 집적회로, 프로세서)에 전기적으로 연결될 수 있다.
도 1a, 도 2 및 도 3a를 참조하면, 바디(110)는 복수의 커버층(112, 113) 및 코어 영역(115)을 포함할 수 있고, 코어 영역(115)은 복수의 마진 영역(114) 및 용량 영역(116)을 포함할 수 있다.
복수의 커버층(112, 113)은 제1 방향(예: T 방향)으로 코어 영역(115)을 사이에 두도록 배치되고 각각 유전체층(111) 각각보다 더 두꺼울 수 있다. 복수의 커버층(112, 113)은 바디(110)의 상면 및 하면을 제공할 수 있다. 제1 및 제2 외부전극(131, 132) 각각의 일부분은 바디(110)의 상면의 일부분과 하면의 일부분에 배치될 수 있다.
복수의 커버층(112, 113)은 외부 환경 요소(예: 수분, 도금액, 이물질)가 코어 영역(115)으로 침투하는 것을 막을 수 있고, 바디(110)를 외부 충격으로부터 보호할 수 있고, 바디(110)의 휨강도도 향상시킬 수 있다. 예를 들어, 복수의 커버층(112, 113)은 유전체층(111)와 동일한 재료나 다른 재료(예: 에폭시 수지와 같은 열경화성 수지)를 포함할 수 있다.
복수의 마진 영역(114)은 제2 방향(예: W 방향)으로 용량 영역(116)을 사이에 두도록 배치될 수 있다. 예를 들어, 복수의 마진 영역(114)은 MF(Margin Formation) 공법에 따라 세라믹 그린시트가 용량 영역(116)의 측면에 부착됨에 따라 형성될 수 있다. 이에 따라, 복수의 마진 영역(114)과 용량 영역(116) 사이의 경계선(M)은 형성될 수 있으나, 이에 한정되지 않는다.
복수의 마진 영역(114)은 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122)이 바디(110)에서 제2 방향(예: W 방향) 표면으로 노출되는 것을 막을 수 있으므로, 외부 환경 요소(예: 수분, 도금액, 이물질)가 상기 제2 방향 표면을 통해 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122)으로 침투하는 것을 방지할 수 있고, 적층 세라믹 커패시터(100a)의 신뢰성 및 수명을 향상시킬 수 있다. 또한, 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122)은 복수의 마진 영역(114)으로 인해 제2 방향으로 효율적으로 확장하여 형성될 수 있으므로, 복수의 마진 영역(114)은 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122)의 중첩 면적을 넓혀서 적층 세라믹 커패시터(100a)의 정전용량 향상에도 기여할 수 있다.
용량 영역(116)은 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122)이 제1 방향(예: T 방향)으로 중첩된 구조를 가질 수 있으므로, 적층 세라믹 커패시터(100a)의 정전용량을 형성할 수 있다. 유전체층(111)이 강유전체(예: 티탄산바륨)를 함유할 수 있으므로, 적층 세라믹 커패시터(100a)의 전반적인 사이즈 대비 큰 정전용량을 형성할 수 있다. 적층 세라믹 커패시터(100a)에 사용될 수 있는 강유전체(예: 티탄산바륨)는 압전성도 가질 수 있으므로, 적층 세라믹 커패시터(100a)는 전압의 인가에 따른 역압전(또는 전왜) 현상으로 인한 내부 응력의 영향을 받을 수 있고, 내부 응력은 적층 세라믹 커패시터(100a)의 크랙(crack)을 유발하거나 내전압 특성을 저하시킬 수 있다.
바디(110)의 용량 영역(116)은, 각각 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122) 중 1개 이상에서 제1 방향(예: T 방향)으로 중첩되어 연달아 개방되는 제1 개방부(141)를 1개 이상 가질 수 있다. 도 1a는 총 15개의 제1 개방부(141)를 도시하나, 제1 개방부(141)의 개수는 특별히 한정되지 않는다. 제1 개방부(141)의 개방(opening)은 복수의 제1 및 제2 내부전극(121, 122) 중 적어도 하나의 특정 공간에 복수의 제1 및 제2 내부전극(121, 122)의 금속 재료가 배치되지 않는 형태일 수 있다. 연달아 개방된다는 것은 복수의 제1 및 제2 내부전극(121, 122)에서 개방된 공간들 사이를 복수의 제1 및 제2 내부전극(121, 122)의 금속 재료가 가로막지 않는 것을 의미할 수 있다. 따라서, 제1 방향(예: T 방향)으로 중첩되어 연달아 개방되는 형태는 제1 방향(예: T 방향)으로 연장된 기둥의 형태일 수 있다. 상기 개방된 공간들에 유전물질이 배치될 경우, 상기 기둥은 유전 매질로 구성될 수 있으므로, 유전 기둥으로 정의될 수 있다.
제1 개방부(141)로 인해, 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122)에서 제1 개방부(141)의 상단 또는 하단에 위치하는 부분(121P, 122P) 간의 이격 거리는, 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122) 간의 이격 거리보다 길 수 있다. 따라서, 제1 개방부(141)의 상단 또는 하단에 위치하는 부분(121P, 122P) 간에 형성되는 전기장은 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122) 간에 형성되는 전기장보다 작을 수 있다. 제1 개방부(141)의 상단 또는 하단에 위치하는 부분(121P, 122P)의 극성이 같을 경우(예: 제1 내부전극끼리 마주보거나 제2 내부전극끼리 마주보는 경우), 제1 개방부(141)의 상단 또는 하단에 위치하는 부분(121P, 122P) 간에 형성되는 전기장은 없을 수 있다. 역압전(또는 전왜) 현상은 강유전체에 전기장이 형성됨에 기인할 수 있으므로, 전기장이 형성되지 않거나 작게 형성되는 제1 개방부(141) 근처에서의 역압전(또는 전왜) 현상은 감소할 수 있다. 이에 따라, 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터(100a)의 전반적인 역압전(또는 전왜) 현상은 감소할 수 있고, 적층 세라믹 커패시터(100a)에 고전압이 인가됨에 따른 동작의 신뢰성은 향상될 수 있다.
제1 개방부(141)의 내부는 내부전극을 포함하지 않으므로, 바디(110)가 제1 방향으로 압착될 때에 제1 개방부(141)를 둘러싸고 내부전극이 배치되는 부분과의 단차가 발생될 수 있다. 상기 단차는 제1 개방부(141) 주변에서의 유전체층(111)과 그 인접 내부전극들 간의 접착력 감소에 영향을 줄 수 있으므로, 제1 개방부(141) 주변에서의 박리(delamination) 발생 변수로 작용할 수 있다. 제1 개방부(141)가 제1 방향으로 중첩되어 연달아 개방되는 내부전극의 개수가 많을수록, 상기 단차는 더 커질 수 있고, 박리 발생 가능성은 더 높아질 수 있다.
본 발명의 일 실시 예에 따른 적층 세라믹 커패시터(100a)의 제1 개방부(141) 각각이 제1 방향(예: T 방향)으로 중첩되어 연달아 개방되는 내부전극의 개수(예: 도 1a에서 2개 내지 4개)는 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122)의 총 개수(예: 도 1a에서 16개)보다 적을 수 있다. 이에 따라, 제1 개방부(141) 각각이 유발하는 단차의 크기를 줄일 수 있으므로, 박리 발생 가능성을 줄일 수 있다. 예를 들어, 제1 개방부(141) 각각의 제1 방향 길이는 용량 영역(116)의 총 두께보다 짧을 수 있다.
제1 개방부(141)의 크기(수직 길이 및/또는 수평 폭)가 클수록, 제1 개방부(141)가 역압전(또는 전왜) 현상을 줄이는 주변 범위는 커질 수 있다. 제1 개방부(141)가 역압전(또는 전왜) 현상을 줄이는 것이 적층 세라믹 커패시터(100a)의 전반적인 역압전(또는 전왜) 현상을 줄이는 것으로 이어지기 위한 상기 주변 범위의 최소 범위는 존재할 수 있다.
본 발명의 일 실시 예에 따른 적층 세라믹 커패시터(100a)의 제1 개방부(141) 각각이 제1 방향(예: T 방향)으로 중첩되어 연달아 개방되는 내부전극의 개수(예: 도 1a에서 2개 내지 4개)는 2개 이상일 수 있다. 이에 따라, 제1 개방부(141)가 역압전(또는 전왜) 현상을 줄이는 주변 범위는 너무 작지 않을 수 있으므로, 제1 개방부(141)가 역압전(또는 전왜) 현상을 줄이는 것은 적층 세라믹 커패시터(100a)의 전반적인 역압전(또는 전왜) 현상을 줄이는 것으로 안정적으로 이어질 수 있다.
도 1a는 15개의 제1 개방부(141) 중 12개의 제1 개방부(141)가 2개의 내부전극에서 제1 방향으로 중첩되어 연달아 개방되고, 15개의 제1 개방부(141) 중 2개의 제1 개방부(141)가 2개 이상의 내부전극에서 제1 방향으로 중첩되어 연달아 개방되는 구조를 도시하나, 이에 한정되지 않는다. 예를 들어, 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터(100a)의 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122)의 개수는 도 1a에서 도시하는 16개를 초과할 수 있으므로, 도 1a의 15개의 제1 개방부(141)는 실제로 더 많은 개수의 내부전극에서 연달아 개방되는 구조를 가질 수 있다.
도 1a, 도 2, 도 3a 및 도 4a를 참조하면, 제1 개방부(141) 각각의 폭(D1)은 복수의 제1 내부전극(121, 121a)과 복수의 제2 내부전극(122, 122a) 각각의 폭(W1)의 0.1% 초과 20% 미만일 수 있다. 폭(D1)이 폭(W1)의 0.1% 초과하므로, 제1 개방부(141)가 역압전(또는 전왜) 현상을 줄이는 주변 범위는 너무 작지 않을 수 있으므로, 제1 개방부(141)가 역압전(또는 전왜) 현상을 줄이는 것은 적층 세라믹 커패시터(100a)의 전반적인 역압전(또는 전왜) 현상을 줄이는 것으로 안정적으로 이어질 수 있다. 예를 들어, 폭(D1)은 폭(W1)의 1% 초과 10% 미만으로 더 최적화될 수 있다. 예를 들어, 제1 개방부(141) 각각의 폭(D1)은 5㎛ 이상일 수 있고, 30㎛ 이상인 상태에서 바디(110)의 소성에 의해 수축된 폭일 수 있다. 예를 들어, 폭(D1)이 5㎛일 경우, 폭(W1)은 25㎛ 초과 5mm 미만일 수 있다.
폭(D1)이 폭(W1)의 20% 미만이므로, 제1 개방부(141)는 적층 세라믹 커패시터(100a)의 정전용량을 별로 줄이지 않을 수 있다. 예를 들어, 복수의 제1 개방부(141)의 상단 또는 하단의 전체 면적은 복수의 제1 내부전극(121, 121a)과 복수의 제2 내부전극(122, 122a) 각각의 면적(예: 폭(W1)과 길이(L1)의 곱)의 10% 이하일 수 있다.
제1 개방부(141)가 원통 형태일 경우, 복수의 제1 개방부(141)의 상단 또는 하단의 전체 면적은 (제1 개방부의 총 개수)와 (D1/2)와 (D1/2)와 원주율의 총 곱에 대응될 수 있다. 예를 들어, 복수의 제1 내부전극(121b, 121c)과 복수의 제2 내부전극(122b, 122c) 각각의 제1 개방부(141)의 형태는 다각형일 수도 있다. 즉, 제1 개방부(141)의 형태는 원통으로 한정되지 않는다.
도 1a 내지 도 1c를 참조하면, 복수의 제1 개방부(141) 중 적어도 둘(도 1a 내지 도 1c에서 141이 지시하는 2개 지점)은 제1 방향(예: T 방향)으로 서로 중첩되지 않고 제1 방향(예: T 방향)에 수직인 방향(예: L 방향과 W 방향이 이루는 평면과 평행한 방향)으로 서로 중첩되지 않을 수 있다. 이에 따라, 복수의 제1 개방부(141)는 바디(110) 내에서 더 분산적으로 배치될 수 있으므로, 바디(110)의 전반적인 역압전(또는 전왜) 현상을 더욱 효율적으로 줄일 수 있다. 예를 들어, 복수의 제1 개방부(141)는 메쉬(mesh) 형태로 배열될 수 있다.
복수의 제1 개방부(141) 중 일부는 제1 방향(예: T 방향)으로 서로 중첩되지 않고 상기 제1 방향(예: T 방향)에 수직인 방향(예: L 방향과 W 방향이 이루는 평면과 평행한 방향)으로 서로 중첩되지 않고, 복수의 제1 개방부(141) 중 다른 일부는 제1 방향(예: T 방향)으로 서로 중첩되지 않고 제1 방향(예: T 방향)에 수직인 방향(예: L 방향과 W 방향이 이루는 평면과 평행한 방향)으로 서로 중첩될 수 있다. 이에 따라, 복수의 제1 개방부(141)는 바디(110) 내에서 더 분산적으로 배치될 수 있으므로, 바디(110)의 전반적인 역압전(또는 전왜) 현상을 더욱 효율적으로 줄일 수 있다. 예를 들어, 복수의 제1 개방부(141)는 메트릭스(matrix) 형태로 배열될 수 있다.
도 1b를 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터(100b)의 바디(110)는 제2 개방부(142) 및/또는 제3 개방부(143)를 1개 이상 더 가질 수 있다.
바디(110)의 용량 영역에서, 제2 개방부(142)는 각각 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122)에서 제1 방향(예: T 방향)으로 중첩되어 연달아 개방될 수 있다. 제2 개방부(142) 각각이 제1 방향(예: T 방향)으로 중첩되어 연달아 개방되는 개수(예: 도 1b에서 16개)는 복수의 제1 내부전극(121)과 복수의 제2 내부전극(122)의 총 개수(예: 도 1b에서 16개)와 동일할 수 있다. 제1 개방부(141)에 비해, 제2 개방부(142)의 역압전(또는 전왜) 현상을 줄이는 성능은 더 높을 수 있다. 제2 개방부(142)가 너무 많거나 너무 넓을 경우, 제2 개방부(142)는 박리 발생 가능성을 높일 수 있다. 그러나, 복수의 제1 개방부(141)와 제2 개방부(142)의 조합 구조는 바디(110)의 박리 발생 가능성을 너무 높이지 않을 수 있으며, 더 개선된 역압전(또는 전왜) 현상을 줄이는 성능을 얻을 수 있다.
바디(110)의 용량 영역 밖에서, 제3 개방부(143)는 복수의 제1 내부전극(121) 또는 복수의 제2 내부전극(122)에서 제1 방향(예: T 방향)으로 중첩되어 연달아 개방될 수 있다. 제1 개방부(141)와 달리, 제3 개방부(143)는 바디(110)의 용량 영역 밖에 위치할 수 있으므로, 제1 개방부(141)와 제3 개방부(143)의 조합 구조는 더 넓은 수평방향 면적에 분포할 수 있고, 바디(110)의 역압전(또는 전왜) 현상을 줄이는 성능을 더욱 향상시킬 수 있다.
도 4b를 참조하면, 복수의 제1 내부전극(121d)과 복수의 제2 내부전극(122d)은 제2 개방부(142)와 제3 개방부(143)를 가지지 않을 수 있고, 복수의 제1 내부전극(121e)은 제2 개방부(142)와 제3 개방부(143) 중 제3 개방부(143)만 가질 수 있고, 복수의 제1 내부전극(121f)은 제2 개방부(142)와 제3 개방부(143)를 함께 가질 수 있다.
도 1c를 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터(100c)의 제1 개방부(141) 중 하나의 폭(W1, W2, W3)은 제1 개방부(141) 중 하나의 내부에서의 제1 방향(예: T 방향) 위치에 따라 상이할 수 있다. 예를 들어, 제1 개방부(141) 중 하나의 중심 폭(W2)은 제1 개방부(141) 중 하나의 상단 및 하단 폭(W1)보다 넓을 수 있다.
상기 W1, W2 및 W3은 적층 세라믹 커패시터(100c)를 W방향으로 연마하여 형성되는 적층 세라믹 커패시터의 LT 단면(적층 세라믹 커패시터의 중심을 포함)이나 L방향으로 연마하여 형성되는 적층 세라믹 커패시터의 WT 단면(적층 세라믹 커패시터의 중심을 포함)에서, W1, W2 및 W3에 해당되는 부분들의 평균 값으로 측정될 수 있다. 상기 LT 단면 또는 WT 단면이 개방부를 포함하지 않을 경우, 상기 LT 단면의 W 위치를 중심에서부터 약간 변경하거나 상기 WT 단면의 L 위치를 중심에서부터 약간 변경할 수 있다. 예를 들어, LT 단면 또는 WT 단면은 TEM(Transmission Electron Microscopy), AFM(Atomic Force Microscope), SEM(Scanning Electron Microscope), 광학 현미경 및 surface profiler 중 적어도 하나를 사용한 분석에 적용될 수 있고, W1, W2 및 W3는 상기 분석에 따라 획득되는 이미지에 대한 육안 확인 또는 이미지 처리(예: 픽셀들의 색상이나 명도에 기반한 픽셀들 식별, 픽셀 식별 효율을 위한 픽셀값 필터링, 식별된 픽셀들 간의 거리 적분 등)에 의해 측정될 수 있다.
예를 들어, 제1 개방부(141) 중 하나의 폭(W3)은 제1 개방부(141)에서 제1 방향으로 복수의 내부전극이 중첩되지 않는 면적의 폭보다 넓을 수 있다. 이 구조도 제1 개방부(141)이 제1 방향(예: T 방향)으로 중첩되어 연달아 개방되는 구조의 일 실시형태일 수 있다.
도 1d를 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터(100d)의 복수의 제1 개방부(141) 중 바디(110)의 중심에 더 가까이 배치된 제1 개방부(141)가 제1 방향(예: T 방향)으로 중첩되어 연달아 개방되는 개수(예: 도 1d에서 7개)는, 복수의 제1 개방부(141) 중 바디(110)의 중심으로부터 더 멀리 배치된 제1 개방부(141)가 제1 방향(예: T 방향)으로 중첩되어 연달아 개방되는 개수(예: 도 1d에서 2개 내지 3개)보다 많을 수 있다. 바디(110)에서 역압전(또는 전왜) 현상이 가장 집중되는 지점은 바디(110)의 중심일 수 있으므로, 복수의 제1 개방부(141) 중 바디(110)의 중심에 더 가까운 제1 개방부(141)는 더 크게 형성됨으로써 바디(110)의 전반적인 역압전(또는 전왜) 현상을 효율적으로 줄일 수 있다.
도 3b를 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터(100e)의 제1 개방부(141) 각각이 제1 방향(예: T 방향)으로 중첩되어 연달아 개방되는 내부전극에 의해 둘러싸이는 공간(141P)은 강유전체를 함유할 수 있다.
유전체층(111)에서 제1 개방부(141) 각각에 제1 방향(예: T 방향)으로 중첩되는 부분(111P)의 강유전체 중 일부는 바디(110)가 제1 방향으로 압착될 때에 공간(141P)으로 이동할 수 있다. 따라서, 공간(141P)과 부분(111P)의 조합은 강유전체 기둥일 수 있다. 상기 강유전체 기둥의 강유전체 밀도는 유전체층(111)의 나머지 부분의 강유전체 밀도보다 낮을 수 있다. 따라서, 상기 강유전체 기둥에 대응되는 제1 개방부(141)는 바디(110)의 전반적인 역압전(또는 전왜) 현상의 일부를 흡수할 수도 있다.
한편, 도 3b를 참조하면, 제1 및 제2 외부전극(131, 132) 중 적어도 하나는, 수지를 함유하는 도전성 수지층(131b, 132b)과, 도전성 수지층(131b, 132b)과 바디(110)의 사이에 배치되고 도전성 수지층(131b, 132b)보다 더 높은 전도성을 가지는 베이스 전극층(131a, 132a)과, 제1 및 제2 외부전극(131, 132) 중 하나의 외면을 제공하는 도금층(131c, 132c) 중 적어도 하나를 포함할 수 있다. 바디(110)의 표면(예: 상면, 하면)의 일부분은 코팅층(150)에 의해 커버될 수 있다.
예를 들어, 베이스 전극층(131a, 132a)은 바디(110)의 일부분이 금속 재료 및/또는 유리 프릿(frit)이 포함된 페이스트에 딥핑되거나 바디(110)의 일부분에 상기 페이스트가 인쇄된 상태에서 소성됨에 따라 형성될 수 있고, 시트(Sheet) 전사, 패드(Pad) 전사 방식에 의해 형성될 수도 있다. 상기 금속 재료는 바디(110)에 대한 전기적 연결성을 향상시키기 위해 구리(Cu)일 수 있으나, 이에 한정되지 않는다. 예를 들어, 상기 금속 재료는 구리(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 및 납(Pb) 중 적어도 하나를 포함할 수 있고, 바디(110) 내의 내부전극의 금속 재료에 따라 달라질 수도 있다.
예를 들어, 도금층(131c, 132c)은 스퍼터 또는 전해 도금(Electric Deposition)에 따라 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 도금층(131c, 132c)은 니켈(Ni)을 함유하는 내측 도금층과 주석(Sn)을 함유하는 외측 도금층을 포함할 수 있다.
예를 들어, 도전성 수지층(131b, 132b)은 에폭시(epoxy)와 같은 열경화성 수지와 복수의 도전성 입자(예: 베이스 전극층의 금속 재료와 동일)를 포함할 수 있다. 다만, 상기 열경화성 수지로 한정되지 않으며, 도전성 수지층(131b, 132b)은 비스페놀 A 수지, 글리콜 에폭시 수지, 노블락 에폭시 수지 또는 이들의 유도체 중 분자량이 작아 상온에서 액상인 수지를 포함할 수도 있다.
도전성 수지층(131b, 132b)은 제1 및 제2 외부전극(131, 132)의 외부 충격에 대한 내구성을 향상시키거나, 외부의 수분이나 도금액이 바디(110)로 침투하는 것을 막을 수 있다. 따라서, 도전성 수지층(131b, 132b)은 제1 및 제2 외부전극(131, 132)이 열악한 환경에 노출되더라도 제1 및 제2 외부전극(131, 132)의 신뢰성이 저하되는 속도를 줄일 수 있다.
코팅층(150)은 복수의 커버층(112, 113)의 외면을 커버할 수 있고, 설계에 따라 제1 및 제2 외부전극(131, 132)의 일부분 및/또는 사이드 마진부의 외면을 더 커버할 수 있다. 예를 들어, 코팅층(150)은 바디(110)의 내습신뢰성 향상을 위해 Si를 포함하는 유/무기계 화합물로 구성될 수 있으며, 불소(F)를 포함하는 유/무기물 및 폴리머 성분으로 구성될 수 있다. 예를 들어, 코팅층(150)은 발수 성능을 가지도록 실란 커플링제, 실리콘-레진으로 구현될 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100a, 100b, 100c, 100d, 100e: 적층 세라믹 커패시터
110: 바디(body)
111: 유전체층
112, 113: 복수의 커버층
114: 마진 영역
115: 코어 영역
116: 용량 영역
121: 제1 내부전극
122: 제2 내부전극
131: 제1 외부전극
132: 제2 외부전극
141: 제1 개방부
142: 제2 개방부
143: 제3 개방부

Claims (11)

  1. 복수의 제1 내부전극과 복수의 제2 내부전극이 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 용량 영역을 포함하는 바디; 및
    상기 복수의 제1 내부전극과 복수의 제2 내부전극에 각각 연결되도록 서로 이격되어 상기 바디에 배치된 제1 및 제2 외부전극; 을 포함하고,
    상기 용량 영역은, 각각 상기 복수의 제1 내부전극과 복수의 제2 내부전극 중 2개 이상에서 상기 제1 방향으로 중첩되어 연달아 개방되는 제1 개방부를 1개 이상 가지고,
    상기 제1 개방부 각각이 상기 제1 방향으로 중첩되어 연달아 개방되는 내부전극의 개수는 상기 복수의 제1 내부전극과 복수의 제2 내부전극의 총 개수보다 적은 적층 세라믹 커패시터.
  2. 복수의 제1 내부전극과 복수의 제2 내부전극이 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 용량 영역을 포함하는 바디; 및
    상기 복수의 제1 내부전극과 복수의 제2 내부전극에 각각 연결되도록 서로 이격되어 상기 바디에 배치된 제1 및 제2 외부전극; 을 포함하고,
    각각 상기 복수의 제1 내부전극과 복수의 제2 내부전극 중 1개 이상에서 상기 제1 방향으로 중첩되어 연달아 개방되는 제1 개방부를 1개 이상 가지고,
    상기 제1 개방부 각각이 상기 제1 방향으로 중첩되어 연달아 개방되는 내부전극의 개수는 상기 복수의 제1 내부전극과 복수의 제2 내부전극의 총 개수보다 적고,
    상기 제1 개방부 각각의 폭은 상기 복수의 제1 내부전극과 복수의 제2 내부전극 각각의 폭의 0.1% 초과 20% 미만인 적층 세라믹 커패시터.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 개방부는 복수의 제1 개방부고,
    상기 복수의 제1 개방부 중 적어도 둘은 상기 제1 방향으로 서로 중첩되지 않고 상기 제1 방향에 수직인 방향으로 서로 중첩되지 않는 적층 세라믹 커패시터.
  4. 제3항에 있어서,
    상기 복수의 제1 개방부 중 일부는 상기 제1 방향으로 서로 중첩되지 않고 상기 제1 방향에 수직인 방향으로 서로 중첩되지 않고,
    상기 복수의 제1 개방부 중 다른 일부는 상기 제1 방향으로 서로 중첩되지 않고 상기 제1 방향에 수직인 방향으로 서로 중첩되는 적층 세라믹 커패시터.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 개방부는 복수의 제1 개방부고,
    상기 복수의 제1 개방부 중 상기 바디의 중심에 더 가까이 배치된 제1 개방부가 상기 제1 방향으로 중첩되어 연달아 개방되는 개수는, 상기 복수의 제1 개방부 중 상기 바디의 중심으로부터 더 멀리 배치된 제1 개방부가 상기 제1 방향으로 중첩되어 연달아 개방되는 개수보다 많은 적층 세라믹 커패시터.
  6. 제1항 또는 제2항에 있어서,
    상기 용량 영역은, 각각 상기 복수의 제1 내부전극과 복수의 제2 내부전극에서 상기 제1 방향으로 중첩되어 연달아 개방되는 제2 개방부를 1개 이상 더 가지고,
    상기 제2 개방부 각각이 상기 제1 방향으로 중첩되어 연달아 개방되는 개수는 상기 복수의 제1 내부전극과 복수의 제2 내부전극의 총 개수와 동일한 적층 세라믹 커패시터.
  7. 제1항 또는 제2항에 있어서,
    상기 바디는 상기 용량 영역의 밖의 상기 복수의 제1 내부전극 또는 상기 용량 영역의 밖의 상기 복수의 제2 내부전극에서 상기 제1 방향으로 중첩되어 연달아 개방되는 제3 개방부를 1개 이상 더 가지는 적층 세라믹 커패시터.
  8. 제1항 또는 제2항에 있어서,
    상기 제1 개방부 중 하나의 폭은 상기 제1 개방부 중 하나의 내부에서의 제1 방향 위치에 따라 상이한 적층 세라믹 커패시터.
  9. 제1항 또는 제2항에 있어서,
    상기 유전체층은 강유전체를 함유하고,
    상기 제1 개방부 각각이 상기 제1 방향으로 중첩되어 연달아 개방되는 내부전극에 의해 둘러싸이는 공간은 강유전체를 함유하는 적층 세라믹 커패시터.
  10. 제1항 또는 제2항에 있어서,
    상기 제1 개방부 각각의 폭은 5㎛ 이상인 적층 세라믹 커패시터.
  11. 제1항에 있어서,
    상기 제1 개방부 각각의 폭은 상기 복수의 제1 내부전극과 복수의 제2 내부전극 각각의 폭의 0.1% 초과 20% 미만인 적층 세라믹 커패시터.
KR1020220173680A 2022-12-13 2022-12-13 적층 세라믹 커패시터 KR20240088192A (ko)

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