KR20240088063A - 적층 세라믹 커패시터 - Google Patents

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KR20240088063A
KR20240088063A KR1020220173424A KR20220173424A KR20240088063A KR 20240088063 A KR20240088063 A KR 20240088063A KR 1020220173424 A KR1020220173424 A KR 1020220173424A KR 20220173424 A KR20220173424 A KR 20220173424A KR 20240088063 A KR20240088063 A KR 20240088063A
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ceramic capacitor
internal electrode
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손원수
박명학
홍기표
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삼성전기주식회사
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Abstract

본 발명의 일 실시 예에 따른 적층 세라믹 커패시터는, 제1 내부전극과 제2 내부전극이 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 용량 영역을 포함하는 바디와, 제1 방향과 다른 제2 방향으로 용량 영역을 사이에 두도록 서로 이격되어 바디에 배치되고 제1 내부전극과 제2 내부전극에 각각 연결되는 제1 및 제2 외부전극을 포함하고, 바디는 제1 방향으로 용량 영역을 사이에 두도록 배치된 복수의 커버층을 더 포함하고, 복수의 커버층 중 하나는 복수의 커버층 중 하나의 제1 방향 외면에서 각각 함몰된 복수의 함몰부를 가지고, 복수의 함몰부는 복수의 커버층 중 하나의 제2 방향 외면으로부터 이격되고, 제1 및 제2 외부전극 각각의 제2 방향 벤딩길이(L3)는 복수의 커버층 중 하나의 제2 방향 외면에서부터 복수의 함몰부 중 더 가까운 함몰부까지의 제2 방향 최장거리(L4)보다 길 수 있다.

Description

적층 세라믹 커패시터{Multi-layer ceramic capacitor}
본 발명은 적층 세라믹 커패시터에 관한 것이다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 전자기기 부품으로서 널리 사용되고 있으며, 고신뢰성, 고강도 특성을 가져서 전기기기(차량 포함) 부품으로서도 널리 사용되고 있다.
적층 세라믹 커패시터가 전자기기에 사용될 경우, 적층 세라믹 커패시터는 소형화될 수 있다. 예를 들어, 적층 세라믹 커패시터의 체적 대비 큰 정전용량은 더욱 중요해질 수 있고, 적층 세라믹 커패시터의 신뢰성을 확보하면서 적층 세라믹 커패시터의 사이즈를 최소화하는 것은 더욱 중요해질 수 있다.
적층 세라믹 커패시터가 전기기기에 사용될 경우, 적층 세라믹 커패시터는 열악한 환경(예: 고전압, 고온, 외부 충격 가능성)에 노출될 수 있고, 적층 세라믹 커패시터의 높은 신뢰성은 더욱 중요해질 수 있다.
국내 등록특허공보 제10-1525666호
본 발명은 불량(예: crack, delamination) 발생 가능성을 줄이고 안정적으로 제조될 수 있는 구조를 가지는 적층 세라믹 커패시터를 제공한다.
또는, 본 발명은 내부의 수축 특성을 정확히 알기 어려운 상태에서도 안정적으로 제조될 수 있는 구조를 가질 수 있고 더욱 높은 설계 자유도를 제공할 수 있는 적층 세라믹 커패시터를 제공한다.
또는, 본 발명은 외부의 수분이나 이물질이 침투하는 것을 안정적으로 차단함으로써 더욱 개선된 신뢰성을 가질 수 있는 적층 세라믹 커패시터를 제공한다.
또는, 본 발명은 내부 단차를 흡수하여 안정적인 구조를 가질 수 있는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에 따른 적층 세라믹 커패시터는, 제1 내부전극과 제2 내부전극이 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 용량 영역을 포함하는 바디; 및 상기 제1 방향과 다른 제2 방향으로 상기 용량 영역을 사이에 두도록 서로 이격되어 상기 바디에 배치되고 상기 제1 내부전극과 제2 내부전극에 각각 연결되는 제1 및 제2 외부전극; 을 포함하고, 상기 바디는 상기 제1 방향으로 상기 용량 영역을 사이에 두도록 배치된 복수의 커버층을 더 포함하고, 상기 복수의 커버층 중 하나는 상기 복수의 커버층 중 하나의 제1 방향 외면에서 각각 함몰된 복수의 함몰부를 가지고, 상기 복수의 함몰부는 상기 복수의 커버층 중 하나의 제2 방향 외면으로부터 이격되고, 상기 제1 및 제2 외부전극 각각의 제2 방향 벤딩길이(L3)는 상기 복수의 커버층 중 하나의 제2 방향 외면에서부터 상기 복수의 함몰부 중 더 가까운 함몰부까지의 제2 방향 최장거리(L4)보다 길 수 있다.
본 발명의 일 실시 예에 따른 적층 세라믹 커패시터는, 제1 내부전극과 제2 내부전극이 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 용량 영역을 포함하는 바디; 및 상기 제1 방향과 다른 제2 방향으로 상기 용량 영역을 사이에 두도록 서로 이격되어 상기 바디에 배치되고 상기 제1 내부전극과 제2 내부전극에 각각 연결되는 제1 및 제2 외부전극; 을 포함하고, 상기 바디는 상기 제1 방향으로 상기 용량 영역을 사이에 두도록 배치된 복수의 커버층을 더 포함하고, 상기 복수의 커버층 중 하나는 상기 복수의 커버층 중 하나의 제1 방향 외면에서 각각 함몰된 복수의 함몰부를 가지고, 상기 복수의 함몰부는 상기 복수의 커버층 중 하나의 제2 방향 외면으로부터 이격되고, 상기 복수의 함몰부 각각은 상기 제1 방향으로 상기 제1 내부전극과 제2 내부전극에 중첩될 수 있다.
본 발명의 일 실시 예에 따른 적층 세라믹 커패시터는, 불량(예: crack, delamination) 발생 가능성을 줄이고 안정적으로 제조될 수 있는 구조를 가질 수 있다.
또는, 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터는, 내부의 수축 특성을 정확히 알기 어려운 상태에서도 안정적으로 제조될 수 있는 구조를 가질 수 있고, 더욱 높은 설계 자유도를 제공할 수 있다.
또는, 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터는, 외부의 수분이나 이물질이 침투하는 것을 안정적으로 차단함으로써 더욱 개선된 신뢰성을 가질 수 있다.
또는, 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터는, 내부 단차를 흡수하여 안정적인 구조를 가질 수 있다.
도 1a는 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터와 그 내부를 나타낸 사시도이다.
도 1b는 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터의 바디를 나타낸 사시도이다.
도 2a는 도 1a의 적층 세라믹 커패시터를 나타낸 단면도이다.
도 2b는 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터와 그 외부전극을 나타낸 단면도이다.
도 2c는 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터의 복수의 함몰부의 폭이 복수의 함몰부의 내부로 깊이 들어갈수록 더 넓어지는 구조를 나타낸 단면도이다.
도 2d는 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터의 복수의 함몰부의 폭이 복수의 함몰부의 내부로 깊이 들어갈수록 더 좁아지는 구조를 나타낸 단면도이다.
도 3은 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터의 바디의 소성에 따른 형태 변화를 나타낸 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터의 복수의 함몰부가 바디와 외부전극 사이의 틈새로 침투되는 수분을 차단하는 것을 나타낸 단면도이다.
도 5a는 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터의 복수의 함몰부를 형성하는 제1 방식을 나타낸 단면도이다.
도 5b는 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터의 복수의 함몰부를 형성하는 제2 방식을 나타낸 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 실시형태들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층되는 적층 방향(또는 제1 방향)과 동일한 개념으로 사용될 수 있다.
도 1a, 도 1b 및 도 2a를 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터(100a)는, 바디(110), 제1 외부전극(131) 및 제2 외부전극(132)를 포함할 수 있다.
바디(110)는 제1 내부전극(121)과 제2 내부전극(122)이 유전체층(111)을 사이에 두고 제1 방향(예: T 방향)으로 교대로 적층된 용량 영역(115)을 포함할 수 있다.
예를 들어, 바디(110)는 용량 영역(115)의 소성에 의해 세라믹 바디로 구성될 수 있다. 여기서, 바디(110)에 배치된 유전체층(111)은 소결된 상태로서, 인접하는 유전체층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
예를 들어, 바디(110)는 길이 방향(L)의 양 측면, 폭 방향(W)의 양 측면 및 두께 방향(T)의 양 측면을 갖는 육면체로 형성될 수 있으며, 상기 육면체의 모서리 및/또는 코너는 연마됨에 따라 둥근 형태일 수 있다. 다만, 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
유전체층(111)은 그 두께를 적층 세라믹 커패시터(100a)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 고유전율을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 적층 세라믹 커패시터(100a)의 요구 규격에 따라, 세라믹 분말에 다양한 세라믹 첨가제(예: MgO, Al2O3, SiO2, ZnO), 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
유전체층(111)의 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 적층 세라믹 커패시터(100a)의 요구 규격(예: 전자기기용 커패시터와 같이 소형화 및/또는 고용량이 요구되거나, 전기기기용 커패시터와 같이 높은 내전압 특성 및/또는 강한 강도가 요구되는 등)에 따라 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
예를 들어, 유전체층(111)은 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되지 않는다.
제1 내부전극(121)과 제2 내부전극(122)은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층의 적층 방향(예: T 방향)을 따라 바디(110)의 길이 방향(L)의 일 측면과 타 측면으로 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층에 의해 서로 전기적으로 절연될 수 있다.
예를 들어, 제1 내부전극(121)과 제2 내부전극(122) 각각은 입자 평균 크기가 0.1 내지 0.2 ㎛이고 40 내지 50 중량%의 도전성 금속 분말을 포함하는 내부전극용 도전성 페이스트에 의해 형성될 수 있으나, 이에 한정되지 않는다. 상기 도전성 페이스트는 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
예를 들어, 상기 세라믹 시트 상에 상기 내부전극용 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부전극 패턴을 형성할 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법, 그라비아 인쇄법 및 잉크젯 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 상기 내부 전극 패턴이 인쇄된 세라믹 시트를 200 내지 300층 적층하고, 압착, 소성함으로써, 바디(110)를 제작할 수 있다.
적층 세라믹 커패시터(100a)의 정전용량은 제1 내부전극(121)과 제2 내부전극(122) 간의 적층 방향(예: T 방향) 중첩 면적에 비례하고, 제1 내부전극(121)과 제2 내부전극(122)의 총 적층 수에 비례하고, 제1 내부전극(121)과 제2 내부전극(122) 간의 간격에 반비례할 수 있다. 상기 내부전극 간격은 유전체층(111) 1개의 두께와 실질적으로 동일할 수 있다.
적층 세라믹 커패시터(100a)는 제1 내부전극(121)과 제2 내부전극(122) 간의 간격이 짧을수록 두께 대비 더 큰 정전용량을 가질 수 있다. 반면, 적층 세라믹 커패시터(100a)의 내전압은 상기 내부전극 간격이 길수록 높을 수 있다. 따라서, 상기 내부전극 간격은 적층 세라믹 커패시터(100a)의 요구 규격(예: 전자기기용 커패시터와 같이 소형화 및/또는 고용량이 요구되거나, 전기기기용 커패시터와 같이 높은 내전압 특성 및/또는 강한 강도가 요구되는 등)에 따라 조절될 수 있다. 제1 내부전극(121)과 제2 내부전극(122) 각각의 두께도 상기 내부전극 간격의 영향을 받을 수 있다.
예를 들어, 적층 세라믹 커패시터(100a)은 높은 내전압 특성 및/또는 강한 강도가 요구될 경우에 제1 내부전극(121)과 제2 내부전극(122) 간의 간격이 각각의 두께의 2배를 초과하도록 설계될 수 있다. 예를 들어, 적층 세라믹 커패시터(100a)은 소형화 및/또는 고용량이 요구될 경우에 제1 내부전극(121)과 제2 내부전극(122) 각각의 두께가 0.4㎛ 이하이고 총 적층수가 400층 이상이 되도록 설계될 수 있다.
제1 및 제2 외부전극(131, 132)은 제1 방향(예: T 방향)과 다른 제2 방향(예: L 방향)으로 용량 영역(115)을 사이에 두도록 서로 이격되어 바디(110)에 배치되고 제1 내부전극(121)과 제2 내부전극(122)에 각각 연결될 수 있다.
예를 들어, 제1 및 제2 외부전극(131, 132) 각각은 금속 성분이 포함된 페이스트에 딥핑(dipping)하는 방법, 도전성 페이스트를 인쇄하는 방법, 시트(Sheet) 전사, 패드(Pad) 전사 방법, 스퍼터 도금 또는 전해 도금 등으로 형성될 수 있다. 예를 들어, 제1 및 제2 외부전극(131, 132)은 상기 페이스트가 소성됨에 따라 형성된 소성층과 상기 소성층의 외면에 형성된 도금층을 포함할 수 있고, 상기 소성층과 상기 도금층 사이에 도전성 수지층을 더 포함할 수 있다. 예를 들어, 상기 도전성 수지층은 에폭시 같은 열경화성 수지에 도전성 입자가 함유됨에 따라 형성될 수 있다. 상기 금속 성분은 구리(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 납(Pb), 주석(Sn) 등의 단독 또는 이들의 합금일 수 있으나, 이에 한정되지 않는다.
적층 세라믹 커패시터(100a)은 외부 기판(예: 인쇄회로기판)에 실장 또는 내장될 수 있고, 제1 및 제2 외부전극(131, 132)을 통해 상기 외부 기판의 배선, 랜드, 솔더 및 범프 중 적어도 하나에 연결됨으로써, 상기 외부 기판에 전기적으로 연결된 회로(예: 집적회로, 프로세서)에 전기적으로 연결될 수 있다.
도 1a, 도 1b 및 도 2a를 참조하면, 바디(110)는 복수의 커버층(112, 113) 및 복수의 마진 영역(114) 중 적어도 하나를 포함할 수 있다.
복수의 커버층(112, 113)은 제1 방향(예: T 방향)으로 용량 영역(115)을 사이에 두도록 배치될 수 있다. 복수의 커버층(112, 113) 각각은 유전체층(111) 1개보다 더 두꺼울 수 있으며, 바디(110)의 상면 및 하면을 제공할 수 있다. 제1 및 제2 외부전극(131, 132) 각각의 일부분은 바디(110)의 하면 및/또는 상면에 배치될 수 있다.
복수의 커버층(112, 113)은 외부 환경 요소(예: 수분, 도금액, 이물질)가 용량 영역(115)으로 침투하는 것을 막을 수 있고, 바디(110)를 외부 충격으로부터 보호할 수 있고, 바디(110)의 휨강도도 향상시킬 수 있다. 예를 들어, 복수의 커버층(112, 113)은 유전체층(111)와 동일한 재료(예: 티탄산바륨과 같은 강유전체)를 함유할 수 있다.
복수의 마진 영역(114)은 제1 및 제2 방향(예: T 방향 및 L 방향)과 다른 제3 방향(예: W 방향)으로 용량 영역(115)을 사이에 두도록 배치될 수 있다. 복수의 마진 영역(114)은 제1 내부전극(121)과 제2 내부전극(122)이 바디(110)에서 제3 방향(예: W 방향) 표면으로 노출되는 것을 막을 수 있으므로, 외부 환경 요소(예: 수분, 도금액, 이물질)가 상기 제3 방향 표면을 통해 제1 내부전극(121)과 제2 내부전극(122)으로 침투하는 것을 방지할 수 있고, 적층형 커패시터(100a)의 신뢰성 및 수명을 향상시킬 수 있다. 또한, 제1 내부전극(121)과 제2 내부전극(122)은 복수의 마진 영역(114)으로 인해 제3 방향으로 효율적으로 확장하여 형성될 수 있으므로, 복수의 마진 영역(114)은 제1 내부전극(121)과 제2 내부전극(122)의 중첩 면적을 넓혀서 적층형 커패시터(100a)의 정전용량 향상에도 기여할 수 있다.
도 1a, 도 1b 및 도 2a를 참조하면, 복수의 커버층(112, 113) 중 하나는 복수의 커버층(112, 113) 중 하나의 제1 방향(예: T 방향) 외면 중 복수의 커버층(112, 113) 중 하나의 제2 방향(예: L 방향) 외면으로부터 이격된 위치에서 각각 함몰된 복수의 함몰부(141a, 141b, 142a, 142b)를 가질 수 있다. 예를 들어, 복수의 커버층(112, 113) 중 하나는 복수의 함몰부(141a, 142a)를 가질 수 있고, 복수의 커버층(112, 113) 중 다른 하나는 복수의 함몰부(141b, 142b)를 가질 수 있다.
도 3을 참조하면, 복수의 커버층(112, 113)의 소성(열처리)에 따른 수축율이 유전체층의 수축율에 비해 상대적으로 낮을 경우, 소성(열처리) 전의 바디(110p)는 소성(열처리)에 의해 제1 상태의 바디(110c)로 변형될 수 있다. 바디(110c)의 용량 영역(115)은 복수의 커버층(112, 113)에 비해 상대적으로 더 수축될 수 있으며, 복수의 커버층(112, 113)은 용량 영역(115)의 상대적 수축에 의한 인장력(shear stress)을 받을 수 있다. 복수의 함몰부(141a, 141b, 142a, 142b)은 상기 인장력을 분산시킬 수 있으므로, 복수의 커버층(112, 113)의 특정 지점(예: 제2 방향 외면)에서 상기 인장력이 집중되는 것을 방지할 수 있다. 상기 인장력의 집중은 크랙(crack)이나 박리(delamination)를 야기할 수 있다. 복수의 함몰부(141a, 141b, 142a, 142b)의 인장력 분산 작용에 따라, 복수의 함몰부(141a, 141b, 142a, 142b)의 형태도 변형(예: 상부 폭과 하부 폭 간의 차이 변형)될 수 있다.
도 3을 참조하면, 복수의 커버층(112, 113)의 소성(열처리)에 따른 수축율이 유전체층(111)의 수축율에 비해 상대적으로 높을 경우, 소성(열처리) 전의 바디(110p)는 소성(열처리)에 의해 제2 상태의 바디(110d)로 변형될 수 있다. 바디(110d)의 복수의 커버층(112, 113)은 용량 영역(115)에 비해 상대적으로 더 수축될 수 있으며, 상대적 수축에 의한 인장력을 받을 수 있다. 복수의 함몰부(141a, 141b, 142a, 142b)은 상기 인장력을 분산시킬 수 있으므로, 복수의 커버층(112, 113)의 특정 지점에서 상기 인장력이 집중되는 것을 방지할 수 있다. 상기 인장력의 집중은 크랙(crack)이나 박리(delamination)를 야기할 수 있다. 복수의 함몰부(141a, 141b, 142a, 142b)의 인장력 분산 작용에 따라, 복수의 함몰부(141a, 141b, 142a, 142b)의 형태도 변형(예: 상부 폭과 하부 폭 간의 차이 변형)될 수 있다.
결국, 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터(100a)는 불량(예: crack, delamination) 발생 가능성을 줄이고 안정적으로 제조될 수 있는 구조를 가질 수 있다.
또한, 적층 세라믹 커패시터(100a)의 전반적 사이즈에 따라, 유전체층(111) 1개의 두께(T1)도 달라질 수 있고, 유전체층(111) 1개의 두께(T1) 및/또는 적층 세라믹 커패시터(100a)의 전반적 사이즈는 용량 영역(115)과 복수의 커버층(112, 113) 간의 수축율 관계에 영향을 줄 수 있다. 따라서, 용량 영역(115)과 복수의 커버층(112, 113) 간의 수축율 관계는 정확히 예측되기 어려울 수 있다. 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터(100a)는 용량 영역(115)과 복수의 커버층(112, 113) 간의 수축율 관계를 정확히 알지 못하는 상태에서도 안정적으로 제조될 수 있는 구조를 가질 수 있고, 더욱 높은 설계 자유도를 제공할 수 있다.
예를 들어, 복수의 함몰부(141a, 141b, 142a, 142b) 각각은 제1 및 제2 방향과 다른 제3 방향(예: W 방향)으로 연장된 형태(ditch 형태라고 표현될 수 있음)일 수 있다. 복수의 커버층(112, 113)과 용량 영역(115) 간의 수축율 차이는 이들 내부의 제1 방향 적층 구조의 차이에 기인할 수 있으며, 용량 영역(115)의 제1 방향(예: T 방향)으로의 수축 길이와 제2 및 제3 방향으로의 수축 길이 간의 차이(등방성에 대응)는 복수의 커버층(112, 113)의 그것과 다를 수 있다. 복수의 커버층(112, 113)의 수축 거동은 등방(等方) 수축 거동에 가까울 수 있고, 용량 영역(115)의 수축 거동은 이방(異方) 수축 거동에 가까울 수 있다.
복수의 함몰부(141a, 141b, 142a, 142b) 각각의 연장 방향이 제1 방향과 다를 수 있으므로, 복수의 함몰부(141a, 141b, 142a, 142b)는 제1 방향 수축 길이와 제2 및 제3 방향 수축 길이 간의 차이를 상쇄시킬 수 있다. 이에 따라, 복수의 함몰부(141a, 141b, 142a, 142b)의 인장력 분산 작용 효율성은 더욱 향상될 수 있다.
예를 들어, 복수의 함몰부(141a, 141b, 142a, 142b)는 복수의 마진 영역(114)의 제3 방향(예: W 방향) 외면으로 연장되지 않을 수 있다. 복수의 마진 영역(114)의 제3 방향 외면에서의 함몰이 바디(110)의 인장력을 분산시키는데 주는 영향은 복수의 함몰부(141a, 141b, 142a, 142b)의 그것에 비해 작을 수 있다. 따라서, 복수의 마진 영역(114)은 함몰부를 가지지 않음으로써 복수의 마진 영역(114)의 전반적인 두께 대비 신뢰성 향상 효율을 높이는 것에 더 집중하여 설계될 수 있다.
제1 및 제2 외부전극(131, 132) 각각의 제2 방향 벤딩길이(L3)는 복수의 커버층(112, 113) 중 하나의 제2 방향(예: L 방향) 외면에서부터 복수의 함몰부(141a, 141b, 142a, 142b) 중 더 가까운 함몰부까지의 제2 방향 최장거리(L4)보다 길 수 있다. 제1 및 제2 외부전극(131, 132) 각각은 제1 방향(예: T 방향) 외면 중 복수의 함몰부(141a, 141b, 142a, 142b) 사이 위치에 접촉할 수 있다. 제1 및 제2 외부전극(131, 132) 각각의 제2 방향 벤딩길이(L3)는 복수의 커버층(112, 113)의 제2 방향(예: L 방향) 외면에서부터 제1 및 제2 외부전극(131, 132) 각각의 제2 방향(예: L 방향) 가장자리까지의 길이일 수 있다. 제2 방향 벤딩길이(L3)와 최장거리(L4) 간의 차이는, 제1 및 제2 외부전극(131, 132)의 설계와 실제 형성 간의 차이(공정산포)를 고려하여 적절히 결정될 수 있다. 제2 방향 벤딩길이(L3)의 벤딩(bending)은 제1 및 제2 외부전극(131, 132)이 제1 방향(예: T 방향)에서 제2 방향(예: L 방향)으로 구부러진 형태를 의미할 수 있으며, 제2 방향 벤딩길이(L3)의 시작 지점은 제1 및 제2 외부전극(131, 132)의 벤딩(bending)이 시작되는 지점인 복수의 커버층(112, 113)의 제2 방향(예: L 방향) 외면일 수 있다. 따라서, 제2 방향 벤딩길이(L3)의 시작 지점과 최장거리(L4)의 시작 지점은 동일할 수 있다.
이에 따라, 복수의 함몰부(141a, 141b, 142a, 142b)는 제1 및 제2 외부전극(131, 132)에 의해 안정적으로 가려질 수 있으므로, 제1 및 제2 외부전극(131, 132)에 의해 외부의 물리적 충돌로부터 안정적으로 보호될 수 있다. 따라서, 복수의 커버층(112, 113)의 외부 충격 보호 성능이나 전반적인 강도는 더욱 향상될 수 있다.
또는, 복수의 함몰부(141a, 141b, 142a, 142b) 각각은 제1 방향(예: T 방향)으로 제1 내부전극(121)과 제2 내부전극(122)에 중첩될 수 있다. 복수의 커버층(112, 113)의 제2 방향(예: L 방향) 외면에서부터 복수의 함몰부(141a, 141b, 142a, 142b) 중 더 가까운 함몰부까지의 최단거리(L1)는 제2 내부전극(122)과 제1 외부전극(131) 간의 제2 방향(예: L 방향) 거리(L2)보다 길 수 있고, 제1 내부전극(121)과 제2 외부전극(132) 간의 제2 방향 거리보다 길 수 있다. 최단거리(L1)와 거리(L2) 간의 차이는, 제1 내부전극(121)과 제2 내부전극(122)의 총 적층수나 바디(110)의 사이즈를 고려하여 적절히 결정될 수 있다.
제2 내부전극(122)과 제1 외부전극(131) 사이의 부분과 제1 내부전극(121)과 제2 외부전극(132) 사이의 부분은 L-마진이라고 표현될 수 있으며, 용량 영역(115)의 중심 부분에 비해 상대적으로 내부전극의 총 적층수가 절반인 부분일 수 있다. 바디(110)는 제조과정에서 제1 방향(예: T 방향)으로 압착될 수 있는데, 상기 L-마진과 상기 중심 부분 간의 내부전극 총 적층수의 차이는 상기 압착 과정에서 상기 L-마진과 상기 중심 부분 간의 단차를 야기할 수 있다.
복수의 커버층(112, 113)의 제2 방향(예: L 방향) 외면에서부터 복수의 함몰부(141a, 141b, 142a, 142b)까지의 복수의 커버층(112, 113)의 두께는 복수의 커버층(112, 113)에서 복수의 함몰부(141a, 141b, 142a, 142b)에 제1 방향(예: T 방향)으로 중첩되는 부분의 두께보다 두꺼울 수 있다. 따라서, 복수의 커버층(112, 113)에서 상기 L-마진에 제1 방향(예: T 방향)으로 중첩되는 부분은 상기 압착 과정에서 상기 L-마진과 상기 중심 부분 간의 단차를 흡수할 수 있다. 따라서, 바디(110)는 더욱 안정적인 구조를 가질 수 있으므로, 바디(110)의 전반적인 신뢰성이나 강도는 더욱 향상될 수 있다.
예를 들어, 복수의 함몰부(141a, 141b, 142a, 142b) 각각의 깊이(T2)는 유전체층(111) 1개의 두께(T1)보다 길고 복수의 커버층(112, 113) 중 하나의 두께보다 짧을 수 있다. 복수의 함몰부(141a, 141b, 142a, 142b) 각각의 전반적인 크기(T2에 대응)는 복수의 함몰부(141a, 141b, 142a, 142b)를 형성하기 위한 별도의 공정을 추가함에 기인한 정도의 크기일 수 있으나, 이에 한정되지 않는다. 복수의 함몰부(141a, 141b, 142a, 142b) 각각의 깊이(T2)와 제1 및 제2 외부전극(131, 132) 각각의 두께(T3) 간의 관계는 적층 세라믹 커패시터(100a)의 전반적인 사이즈나 제1 및 제2 외부전극(131, 132)의 구체적 형태에 따라 달라질 수 있다.
도 5a를 참조하면, 복수의 돌출부(41a, 41b, 42a, 42b)를 각각 포함하는 복수의 압착판(40a, 40b)은 복수의 함몰부가 형성되지 않은 커버층(112p, 113p)의 외면을 압착할 수 있다. 이에 따라, 커버층(112p, 113p)의 외면은 변형될 수 있고, 복수의 함몰부는 형성될 수 있다. 상기 압착은 소성(열처리) 전에 수행될 수 있다.
도 5b를 참조하면, 레이저들은 복수의 함몰부가 형성되지 않은 커버층(112p, 113p)의 외면으로 조사될 수 있다. 이에 따라, 커버층(112p, 113p)의 일부분은 제거될 수 있고, 복수의 함몰부는 형성될 수 있다. 상기 조사는 소성(열처리) 전에 수행될 수 있다.
도 1a, 도 1b, 도 2a 및 도 4를 참조하면, 제1 외부전극(131)의 일부분은 복수의 함몰부(141a, 141b, 142a, 142b) 중 하나의 내부에 배치되고, 제2 외부전극(132)의 일부분은 복수의 함몰부(141a, 141b, 142a, 142b) 중 다른 하나의 내부에 배치될 수 있다.
바디(110)와 제1 및 제2 외부전극(131, 132) 사이의 틈새는 외부의 수분이나 이물질이 침투하는 경로가 될 수 있다. 복수의 함몰부(141a, 141b, 142a, 142b)는 상기 경로를 적어도 4번 꺾을 수 있으므로, 바디(110)와 제1 및 제2 외부전극(131, 132) 사이의 틈새로 침투되는 수분을 안정적으로 차단할 수 있다. 따라서, 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터(100a)는 외부의 수분이나 이물질이 침투하는 것을 안정적으로 차단함으로써 더욱 개선된 신뢰성을 가질 수 있다.
도 2b 내지 도 2d를 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터(100b, 100c, 100d)의 제1 및 제2 외부전극(131, 132) 중 적어도 하나는, 수지를 함유하는 도전성 수지층(131b, 132b)과, 도전성 수지층(131b, 132b)과 바디(110)의 사이에 배치되고 도전성 수지층(131b, 132b)보다 더 높은 전도성을 가지는 베이스 전극층(131a, 132a)과, 제1 및 제2 외부전극(131, 132) 중 하나의 외면을 제공하는 도금층(131c, 132c) 중 적어도 하나를 포함할 수 있다. 바디(110)의 표면(예: 상면, 하면)의 일부분은 코팅층(150)에 의해 커버될 수 있다.
예를 들어, 베이스 전극층(131a, 132a)은 바디(110)의 일부분이 금속 재료 및/또는 유리 프릿(frit)이 포함된 페이스트에 딥핑되거나 바디(110)의 일부분에 상기 페이스트가 인쇄된 상태에서 소성됨에 따라 형성될 수 있고, 시트(Sheet) 전사, 패드(Pad) 전사 방식에 의해 형성될 수도 있다. 상기 금속 재료는 바디(110)에 대한 전기적 연결성을 향상시키기 위해 구리(Cu)일 수 있으나, 이에 한정되지 않는다. 예를 들어, 상기 금속 재료는 구리(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 및 납(Pb) 중 적어도 하나를 포함할 수 있고, 바디(110) 내의 내부전극의 금속 재료에 따라 달라질 수도 있다.
예를 들어, 도금층(131c, 132c)은 스퍼터 또는 전해 도금(Electric Deposition)에 따라 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 도금층(131c, 132c)은 니켈(Ni)을 함유하는 내측 도금층과 주석(Sn)을 함유하는 외측 도금층을 포함할 수 있다.
예를 들어, 도전성 수지층(131b, 132b)은 에폭시(epoxy)와 같은 열경화성 수지와 복수의 도전성 입자(예: 베이스 전극층의 금속 재료와 동일)를 포함할 수 있다. 다만, 상기 열경화성 수지로 한정되지 않으며, 도전성 수지층(131b, 132b)은 비스페놀 A 수지, 글리콜 에폭시 수지, 노블락 에폭시 수지 또는 이들의 유도체 중 분자량이 작아 상온에서 액상인 수지를 포함할 수도 있다.
도전성 수지층(131b, 132b)은 제1 및 제2 외부전극(131, 132)의 외부 충격에 대한 내구성을 향상시키거나, 외부의 수분이나 도금액이 바디(110)로 침투하는 것을 막을 수 있다. 따라서, 도전성 수지층(131b, 132b)은 제1 및 제2 외부전극(131, 132)이 열악한 환경에 노출되더라도 제1 및 제2 외부전극(131, 132)의 신뢰성이 저하되는 속도를 줄일 수 있다.
코팅층(150)은 복수의 커버층(112, 113)의 외면을 커버할 수 있고, 설계에 따라 제1 및 제2 외부전극(131, 132)의 일부분 및/또는 복수의 마진 영역의 외면을 더 커버할 수 있다. 예를 들어, 코팅층(150)은 바디(110)의 내습신뢰성 향상을 위해 Si를 포함하는 유/무기계 화합물로 구성될 수 있으며, 불소(F)를 포함하는 유/무기물 및 폴리머 성분으로 구성될 수 있다. 예를 들어, 코팅층(150)은 발수 성능을 가지도록 실란 커플링제, 실리콘-레진으로 구현될 수 있다.
도 2b를 참조하면, 복수의 함몰부(141a, 141b, 142a, 142b) 각각의 폭은 일정할 수 있다. 예를 들어, 복수의 커버층(112, 113)의 수축율이 상대적으로 낮을 경우, 소성(열처리) 전의 복수의 함몰부(141a, 141b, 142a, 142b)의 형태는 도 2d의 복수의 함몰부(141a, 141b, 142a, 142b)의 형태에 가깝게 형성되었을 수 있다. 예를 들어, 복수의 커버층(112, 113)의 수축율이 상대적으로 높을 경우, 소성(열처리) 전의 복수의 함몰부(141a, 141b, 142a, 142b)의 형태는 도 2c의 복수의 함몰부(141a, 141b, 142a, 142b)의 형태에 가깝게 형성되었을 수 있다.
도 2c를 참조하면, 복수의 함몰부(141a, 141b, 142a, 142b) 각각의 폭은 복수의 커버층(112, 113) 중 하나의 제1 방향(예: T 방향) 외면에서부터 복수의 함몰부(141a, 141b, 142a, 142b) 각각의 내부로 더 깊이 들어갈수록 더 넓어질 수 있다. 예를 들어, 복수의 커버층(112, 113)의 수축율이 상대적으로 낮을 경우, 소성(열처리) 전의 복수의 함몰부(141a, 141b, 142a, 142b)의 형태는 도 2b의 복수의 함몰부(141a, 141b, 142a, 142b)의 형태에 가깝게 형성되었을 수 있다.
도 2d를 참조하면, 복수의 함몰부(141a, 141b, 142a, 142b) 각각의 폭은 복수의 커버층(141a, 141b, 142a, 142b) 중 하나의 제1 방향(예: T 방향) 외면에서부터 복수의 함몰부(141a, 141b, 142a, 142b) 각각의 내부로 더 깊이 들어갈수록 더 좁아질 수 있다. 예를 들어, 복수의 커버층(112, 113)의 수축율이 상대적으로 높을 경우, 소성(열처리) 전의 복수의 함몰부(141a, 141b, 142a, 142b)의 형태는 도 2b의 복수의 함몰부(141a, 141b, 142a, 142b)의 형태에 가깝게 형성되었을 수 있다.
한편, 본 명세서의 L1, L2, L3, L4, T1, T2 및 T3은 적층 세라믹 커패시터를 W방향으로 연마하여 형성되는 적층 세라믹 커패시터의 LT 단면(적층 세라믹 커패시터의 중심을 포함)에서, L1, L2, L3, L4, T1, T2 및 T3에 해당되는 부분들의 평균 값으로 측정될 수 있다. 예를 들어, LT 단면은 TEM(Transmission Electron Microscopy), AFM(Atomic Force Microscope), SEM(Scanning Electron Microscope), 광학 현미경 및 surface profiler 중 적어도 하나를 사용한 분석에 적용될 수 있고, L1, L2, L3, L4, T1, T2 및 T3는 상기 분석에 따라 획득되는 이미지에 대한 육안 확인 또는 이미지 처리(예: 픽셀들의 색상이나 명도에 기반한 픽셀들 식별, 픽셀 식별 효율을 위한 픽셀값 필터링, 식별된 픽셀들 간의 거리 적분 등)에 의해 측정될 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100a, 100b, 100c, 100d: 적층 세라믹 커패시터
110: 바디(body)
111: 유전체층
112, 113: 복수의 커버층
114: 복수의 마진 영역
115: 용량 영역
121: 제1 내부전극
122: 제2 내부전극
131: 제1 외부전극
132: 제2 외부전극
141a, 141b, 142a, 142b: 복수의 함몰부

Claims (11)

  1. 제1 내부전극과 제2 내부전극이 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 용량 영역을 포함하는 바디; 및
    상기 제1 방향과 다른 제2 방향으로 상기 용량 영역을 사이에 두도록 서로 이격되어 상기 바디에 배치되고 상기 제1 내부전극과 제2 내부전극에 각각 연결되는 제1 및 제2 외부전극; 을 포함하고,
    상기 바디는 상기 제1 방향으로 상기 용량 영역을 사이에 두도록 배치된 복수의 커버층을 더 포함하고,
    상기 복수의 커버층 중 하나는 상기 복수의 커버층 중 하나의 제1 방향 외면에서 각각 함몰된 복수의 함몰부를 가지고,
    상기 복수의 함몰부는 상기 복수의 커버층 중 하나의 제2 방향 외면으로부터 이격되고,
    상기 제1 및 제2 외부전극 각각의 제2 방향 벤딩길이(L3)는 상기 복수의 커버층 중 하나의 제2 방향 외면에서부터 상기 복수의 함몰부 중 더 가까운 함몰부까지의 제2 방향 최장거리(L4)보다 긴 적층 세라믹 커패시터.
  2. 제1 내부전극과 제2 내부전극이 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 용량 영역을 포함하는 바디; 및
    상기 제1 방향과 다른 제2 방향으로 상기 용량 영역을 사이에 두도록 서로 이격되어 상기 바디에 배치되고 상기 제1 내부전극과 제2 내부전극에 각각 연결되는 제1 및 제2 외부전극; 을 포함하고,
    상기 바디는 상기 제1 방향으로 상기 용량 영역을 사이에 두도록 배치된 복수의 커버층을 더 포함하고,
    상기 복수의 커버층 중 하나는 상기 복수의 커버층 중 하나의 제1 방향 외면에서 각각 함몰된 복수의 함몰부를 가지고,
    상기 복수의 함몰부는 상기 복수의 커버층 중 하나의 제2 방향 외면으로부터 이격되고,
    상기 복수의 함몰부 각각은 상기 제1 방향으로 상기 제1 내부전극과 제2 내부전극에 중첩되는 적층 세라믹 커패시터.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 외부전극의 일부분은 상기 복수의 함몰부 중 하나의 내부에 배치되고,
    상기 제2 외부전극의 일부분은 상기 복수의 함몰부 중 다른 하나의 내부에 배치되는 적층 세라믹 커패시터.
  4. 제1항 또는 제2항에 있어서,
    상기 복수의 커버층 각각은 상기 복수의 함몰부를 가지는 적층 세라믹 커패시터.
  5. 제1항 또는 제2항에 있어서,
    상기 복수의 함몰부 각각은 상기 제1 및 제2 방향과 다른 제3 방향으로 연장된 형태인 적층 세라믹 커패시터.
  6. 제5항에 있어서,
    상기 바디는 상기 제1 및 제2 방향과 다른 제3 방향으로 상기 용량 영역을 사이에 두도록 배치된 복수의 마진 영역을 더 포함하고,
    상기 복수의 함몰부는 상기 복수의 마진 영역의 제3 방향 외면으로 연장되지 않은 적층 세라믹 커패시터.
  7. 제1항 또는 제2항에 있어서,
    상기 복수의 함몰부 각각의 깊이는 상기 유전체층 각각의 두께보다 길고 상기 복수의 커버층 중 하나의 두께보다 짧은 적층 세라믹 커패시터.
  8. 제1항 또는 제2항에 있어서,
    상기 복수의 함몰부 각각의 폭은 상기 복수의 커버층 중 하나의 제1 방향 외면에서부터 상기 복수의 함몰부 각각의 내부로 더 깊이 들어갈수록 더 좁아지는 적층 세라믹 커패시터.
  9. 제1항 또는 제2항에 있어서,
    상기 복수의 함몰부 각각의 폭은 상기 복수의 커버층 중 하나의 제1 방향 외면에서부터 상기 복수의 함몰부 각각의 내부로 더 깊이 들어갈수록 더 넓어지는 적층 세라믹 커패시터.
  10. 제1항 또는 제2항에 있어서,
    상기 유전체층은 강유전체를 함유하고,
    상기 복수의 커버층 각각은 강유전체를 함유하는 적층 세라믹 커패시터.
  11. 제1항에 있어서,
    상기 복수의 함몰부 각각은 상기 제1 방향으로 상기 제1 내부전극과 제2 내부전극에 중첩되는 적층 세라믹 커패시터.
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