KR101823149B1

KR101823149B1 - 적층형 세라믹 커패시터

Info

Publication number: KR101823149B1
Application number: KR1020110036196A
Authority: KR
Inventors: 정해석; 오대복; 최은혜; 채은혁; 허강헌
Original assignee: 삼성전기주식회사
Priority date: 2011-04-19
Filing date: 2011-04-19
Publication date: 2018-01-29
Also published as: KR20120118677A; US20120268859A1; US8614876B2

Abstract

적층형 세라믹 커패시터가 개시된다. 상기 적층형 세라믹 커패시터는 유전체층과 유전체층 사이에 적층된 내부전극들을 포함하는 세라믹 소체와, 세라믹 소체의 대향하는 제1면 및 제2면에 각각 고착되어 내부전극들과 연결되는 한 쌍의 외부전극들을 포함하며, 상기 세라믹 소체는 회로 기판에 대향하는 제3면을 가지고, 한 쌍의 외부전극들 각각은 제3면으로 연장되어 회로 기판에 마운팅되는 미리 설정된 길이를 가지는 마운팅부를 구비하며, 한 쌍의 외부전극들 각각과 마운팅부의 연결부는 미리 설정된 코너 반지름 이하를 가지는 볼록하게 만곡된 형상일 수 있다.

Description

적층형 세라믹 커패시터{MULTILAYER CERAMIC CAPACITOR}

본 발명은 회로 기판에 실장시 발생하는 툼스톤(tombstone)을 방지하기 위한 적층형 세라믹 커패시터에 관한 것이다.

최근 전자기기의 소형화등의 경향에 따라 면실장기판이 증가되고 있으며, 이에 따라 거기에 실장되는 칩부품의 소형화가 지속되고 있다. 이러한 칩부품의 하나인 커패시터는 아날로그, 디지탈 전자회로에서 다양한 용도로 널리 사용되고 있다.

일반적으로, 커패시터(capacitor)란 전기를 저장할 수 있는 소자로서, 기본적으로 2개의 전극을 서로 대향시켜, 전압을 걸면 각 전극에 전기가 축적되는 것이다. 이러한 커패시터에 직류전압을 인가한 경우, 전기가 축전되는 도중에는 커패시터내에 전류가 흐르다가, 축전이 완료되면 전류가 흐르지 않는다.

그리고, 커패시터에 교류전압을 인가한 경우에는, 전극의 극성이 교번함으로서, 교류전류가 계속적으로 흐르게 된다. 이러한 커패시터의 성능은 축적 가능한 용량(F)으로 표시된다. 커패시터는 크기가 소형이면서도 높은 정전 용량을 구현할 수 있는 적층형 커패시터가 널리 사용되고 있으며, 이러한 적층형 커패시터는 LSI 등의 전원회로에서 반도체 칩과 전원 사이에 접속된 디커플링 커패시터로 많이 이용된다.

하지만, 적층형 커패시터의 크기가 점차 소형화되면서 회로 기판에 실장시 툼스톤(tombstone)이 발생하게 된다. 툼스톤(tombstone)이란 적층형 세라믹 커패시터를 회로 기판에 실장하는 경우 용융 용접의 표면 장력에 의해 적층형 세라믹 커패시터의 외부 전극들 중 어느 한편의 외부 전극이 상방을 향해 기립하는 현상을 말한다. 이러한 툼스톤은 회로 기판의 심각한 불량을 초래하게 된다는 문제점이 있다.

본 발명은 툼 스톤을 방지하여 회로 기판의 불량을 감소시킬 수 있는 적층형 커패시터를 제공하는 것을 해결하고자 하는 기술적 과제로 한다.

상기 기술적 과제를 해결하기 위한 수단으로서 본 발명은

유전체층과 상기 유전체층 사이에 적층된 내부전극들을 포함하는 세라믹 소체; 및

상기 세라믹 소체의 대향하는 제1면 및 제2면에 각각 고착되어 상기 내부전극들과 연결되는 한 쌍의 외부전극들;을 포함하며,

상기 세라믹 소체는 회로 기판에 대향하는 제3면을 가지고, 상기 한 쌍의 외부전극들 각각은 상기 제3면으로 연장되어 상기 회로 기판에 마운팅되는 미리 설정된 길이를 가지는 마운팅부를 구비하며,

상기 한 쌍의 외부전극들 각각과 상기 마운팅부의 연결부는 미리 설정된 코너 반지름 이하를 가지는 볼록하게 만곡된 형상인 적층형 세라믹 커패시터를 제공한다.

본 발명의 일 실시형태에서, 상기 적층형 세라믹 커패시터는 상기 내부전극들이 적층되는 방향인 제1방향으로 제1 길이를, 상기 한 쌍의 외부전극들이 대향하는 방향인 제2방향으로 제2 길이를, 그리고 상기 제1방향 및 상기 제2방향에 수직인 방향인 제3방향으로 제3 길이를 가지며,

상기 제3 길이가 상기 제2 길이보다 긴 역전 타입의 적층형 세라믹 커패시터에서, 상기 제1 길이가 0.2mm, 상기 제2 길이가 0.3mm, 상기 제3 길이가 0.6mm인 경우, 상기 코너 반지름은 50um이하이며, 상기 마운팅부의 길이는 50um 이상 100um이하일 수 있다.

본 발명의 일실시형태에서, 상기 적층형 세라믹 커패시터는 상기 내부전극들이 적층되는 방향인 제1방향으로 제1 길이를, 상기 한 쌍의 외부전극들이 대향하는 방향인 제2방향으로 제2 길이를, 그리고 상기 제1방향 및 상기 제2방향에 수직인 방향인 제3방향으로 제3 길이를 가지며,

상기 제3 길이가 상기 제2 길이보다 긴 역전타입의 적층형 세라믹 커패시터에서, 상기 제1 길이가 0.3mm, 상기 제2 길이가 0.5mm, 상기 제3 길이가 1.0 mm인 경우, 상기 코너 반지름은 50um이하이며, 상기 마운팅부의 길이는 50um 이상 200um이하일 수 있다.

상기 기술적 과제를 달성하기 위한 다른 수단으로서 본 발명은

유전체층과 상기 유전체층 사이에 교대로 적층된 내부전극들을 포함하는 세라믹 소체; 및

상기 세라믹 소체의 대향하는 제1면 및 제2면에 각각 고착되어 상기 내부전극들과 연결되는 다수 쌍의 외부전극들;을 포함하며,

상기 세라믹 소체는 회로 기판에 대향하는 제3면을 가지고, 상기 다수 쌍의 외부전극들 각각은 상기 제3면으로 연장되어 상기 회로 기판에 마운팅되는 미리 설정된 길이를 가지는 마운팅부를 구비하며,

상기 다수 쌍의 외부전극들 각각과 상기 마운팅부의 연결부는 미리 설정된 코너 반지름 이하를 가지는 볼록하게 만곡된 형상인 적층형 세라믹 커패시터를 제공한다.

본 발명의 일 실시형태에서, 상기 적층형 세라믹 커패시터는 상기 내부전극들이 적층되는 방향인 제1방향으로 제1 길이를, 상기 다수 쌍의 외부전극들이 대향하는 방향인 제2방향으로 제2 길이를, 그리고 상기 제1방향 및 상기 제2방향에 수직인 방향인 제3방향으로 제3 길이를 가지며,

상기 제1 길이가 0.45mm, 상기 제2 길이가 0.6mm, 상기 제3 길이가 0.9 mm인 경우 상기 코너 반지름은 50um이하이며, 상기 마운팅부의 길이는 100um 이상 250um이하일 수 있다.

본 발명에 따르면, 역전 타입이나 다단자 타입과 같은 특수한 적층형 커패시터에서 툼 스톤을 방지함으로써, 회로 기판의 불량을 감소시킬 수 있는 효과가 있다.

도 1a는 본 발명의 일실시형태에 따른 역전 타입의 적층형 세라믹 커패시터를 도시한 사시도이며,
도 1b는 본 발명의 일실시형태에 따른 다단자 타입의 적층형 세라믹 커패시터를 도시한 사시도이다.
도 2은 도 1a 및 도 1b의 적층형 세라믹 커패시터를 X-X' 라인을 따라 절단한 단면 개략도이다.
도 3은 툼 스톤을 설명하기 위한 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시형태를 더욱 상세하게 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에 도시된 구성요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다는 점을 유념해야 할 것이다.

도 1a는 본 발명의 일실시형태에 따른 역전 타입의 적층형 세라믹 커패시터를 도시한 사시도이며, 도 2는 도 1a의 적층형 세라믹 커패시터를 X-X' 라인을 따라 절단한 단면 개략도이다.

도 1a 및 도 2를 함께 참조하면, 본 실시 형태에 따른 적층형 세라믹 커패시터(200)는 유전체층(230)과 유전체층(230) 사이에 교대로 적층된 내부전극들(241, 241')을 포함하는 직육면체 형상의 세라믹 소체(210)와, 그 세라믹 소체(210)의 대향하는 제1면(S1) 및 제2면(S2)에 각각 고착되어 내부전극들(241, 241')과 연결되는 한 쌍의 외부전극들(222, 227)을 포함할 수 있다.

한편, 상기 적층형 세라믹 커패시터(200)는, 내부전극들(241, 241')이 적층되는 방향인 제1방향(도 1a의 Z축 방향)으로 제1 길이를, 한 쌍의 외부전극들(222, 227)이 대향하는 방향인 제2방향(도 1a의 X 방향)으로 제2 길이를, 그리고 제1방향 및 제2방향에 수직인 방향인 제3방향(도 1a의 Y 방향)으로 제3 길이를 가진다.

또한, 세라믹 소체(210)는 회로 기판에 대향하는 제3면(S3)을 가지고, 한 쌍의 외부전극들 각각(222, 227)은 제3면(S3)으로 연장되어 회로 기판에 마운팅되는 미리 설정된 길이(BW)를 가진 마운팅부(222a, 227a)를 구비하며, 한 쌍의 외부전극들 각각(222, 227)과 마운팅부(222a, 227a)와의 연결부(C)는 미리 설정된 코너 반지름 (R)을 가진 볼록하게 만곡된 형상을 가진다.

한편, 도 1b은 본 발명의 일실시형태에 따른 다단자 타입의 적층형 세라믹 커패시터를 도시한 사시도이며, 도 2는 도 1b의 적층형 세라믹 커패시터를 X-X' 라인을 따라 절단한 단면 개략도이다.

도 1b에 도시된 바와 같이, 다단자 타입의 적층형 세라믹 커패시터(300) 역시 도 1a와 유사하게 유전체층(230)과 유전체층(230) 사이에 교대로 적층된 내부전극들(241, 241')을 포함하는 직육면체 형상의 세라믹 소체(210)와, 그 세라믹 소체(210)의 대향하는 제1면(S1) 및 제2면(S2)에 각각 고착되어 내부전극들(241, 241')과 연결되는 다수 쌍의 외부전극들(222, 227)을 포함할 수 있다. 도 1a의 실시형태에 있어서, 적층형 세라믹 커패시터(200)의 외부전극이 한 쌍으로 이루어진 것과 달리, 도 1b의 실시형태에 있어서, 적층형 세라믹 커패시터(200)의 외부전극은 다수 쌍으로 이루어져 있다는 점이 상이하다.

한편, 상기 적층형 세라믹 커패시터(300) 역시, 내부전극들(241, 241')이 적층되는 방향인 제1방향(도 1b의 Z축 방향)으로 제1 길이를, 한 쌍의 외부전극들(222, 227)이 대향하는 방향인 제2방향(도 1b의 X 방향)으로 제2 길이를, 그리고 제1방향 및 제2방향 모두에 수직인 방향인 제3방향(도 1b의 Y 방향)으로 제3 길이를 가진다.

또한, 세라믹 소체(210)는 회로 기판에 대향하는 제3면(S3)을 가지고, 다수 쌍의 외부전극들 각각(222, 227)은 제3면(S3)으로 연장되어 회로 기판에 마운팅되는 미리 설정된 길이(BW)를 가진 마운팅부(222a, 227a)를 구비하며, 다수 쌍의 외부전극들 각각(222, 227)과 마운팅부(222a, 227a)의 연결부(C)는 미리 설정된 코너 반지름 (R)을 가진 볼록하게 만곡된 형상을 가진다. 상술한 연결부(C)의 코너 반지름(R)과 길이(BW)는 각각의 쌍에 동일하게 적용된다.

상술한 바와 같은 구성을 가진 적층형 세라믹 커패시터는 그 사이즈, 한 쌍의 외부전극들 각각(222, 227)과 마운팅부(222a, 227a)와의 연결부(C)의 코너 반지름(R)과 마운팅부(222a, 227a)의 길이(BW)에 따라 툼 스톤의 발생 빈도가 달라졌으며, 하기의 표 1에 그 결과를 도시하였다.

사이즈	두께	타입	코너 반지름(R)	연결부(C)의 길이	툼스톤 발생빈도
0906	0.45	다단자(4)	80	90	25/1000
0906	0.45	다단자(4)	80	240	12/1000
0906	0.45	다단자(4)	50	240	0/1000
0510	0.3	역전2단자	80	40	63/1000
0510	0.3	역전2단자	80	190	32/1000
0510	0.3	역전2단자	50	190	0/1000
0510	0.2	역전2단자	80	40	30/1000
0510	0.2	역전2단자	80	190	18/1000
0510	0.2	역전2단자	50	190	0/1000
0306	0.2	역전2단자	80	40	21/1000
0306	0.2	역전2단자	80	90	8/1000
0306	0.2	역전2단자	50	90	0/1000

표 1에서 사이즈는 적층형 세라믹 커패시터의 제2방향(도 1a 및 도 1b의 X 방향)과 제3방향(도 1a 및 도 1b의 Y 방향)으로의 길이를 의미하며, 예를 들면 역전 2단자 타입의 사이즈가 0510라면, 제2방향으로의 길이가 5mm, 제3방향으로의 길이가 10mm임을 의미한다. 그리고 두께는 적층형 세라믹 커패시터의 제1 방향(도 1a 및 도 1b의 Z 방향)으로의 길이를 의미한다.

도 3에 도시된 바와 같이, 툼스톤은 적층형 세라믹 커패시터(100)를 회로 기판(120)에 실장하는 경우 용융 용접의 표면 장력에 의해 적층형 세라믹 커패시터(100)의 외부 전극들(110, 111) 중 어느 한편의 외부 전극이 상방을 향해 기립하는 현상을 말한다.

상술한 표 1에서 알 수 있듯이, 동일한 사이즈를 가지는 커패시터에서도 코너 반지름(R)이 감소함에 따라 툼 스톤의 발생 빈도가 감소하는 것을 확인할 수 있으며, 또한 마운팅부(C)의 길이(BW)에 따라서도 툼스톤의 발생빈도가 변하는 것을 알 수 있다.

따라서, 상술한 표 1로부터 본 발명의 일 실시형태에 의하면, 적층형 세라믹 커패시터의 제3 길이가 제2 길이보다 긴 도 1a에 도시된 바와 같은 역전 타입의 적층형 세라믹 커패시터(200)의 경우, 특히, 제1 길이가 0.2mm, 제2 길이가 0.3mm, 제3 길이가 0.6mm인 크기를 가질 때, 코너 반지름(R)은 50um이하이며, 마운팅부의 길이(BW)는 50um 이상 100um이하에서 툼 스톤의 발생 빈도가 최소가 됨을 알 수 있다.

또한, 본 발명의 일 실시형태에 의하면, 적층형 세라믹 커패시터의 제3 길이가 제2 길이보다 긴 도 1a에 도시된 바와 같은 역전 타입의 적층형 세라믹 커패시터(200)의 경우 특히, 제1 길이가 0.3mm, 제2 길이가 0.5mm, 제3 길이가 1.0 mm인 크기를 가질 때, 코너 반지름(R)은 50um이하이며, 마운팅부의 길이(BW)는 50um 이상 200um이하에서 툼 스톤 발생 빈도가 최소가 됨을 알 수 있다.

또한, 본 발명의 일 실시형태에 의하면, 도 1b에 도시된 바와 같은 다단자 타입의 적층형 세라믹 커패시터(300)의 경우, 특히 제1 길이가 0.45mm, 제2 길이가 0.6mm, 제3 길이가 0.9 mm일 때, 코너 반지름(R)은 50um이하이며, 마운팅부의 길이(BW)는 100um 이상 250um이하에서 툼 스톤 발생 빈도가 최소가 됨을 알 수 있다.

상술한 바와 같이, 본 발명의 실시형태에 의하면, 특수한 타입(역전 타입(도 1a) 또는 다단자 타입(도 1b))의 적층형 커패시터에 있어서, 그 크기에 따라 적층형 세라믹 커패시터의 연결부(C)의 코너 반지름(R)과 마운팅부의 길이(BW)를 일정한 범위로 설정함으로써, 회로 기판과의 접촉 면적을 증가시켜 툼 스톤(tombstone)을 방지할 수 있는 효과가 있다.

본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술하는 특허청구의 범위 및 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

100, 200, 300: 적층형 세라믹 커패시터
110, 222, 227: 외부전극
210: 세라믹 소체
230: 유전체층
241, 241': 내부전극
222a, 227a: 마운팅부
C: 연결부
BW: 마운팅부의 길이

Claims

삭제
유전체층과 상기 유전체층 사이에 적층된 내부전극들을 포함하는 세라믹 소체; 및
상기 세라믹 소체의 대향하는 제1면 및 제2면에 각각 고착되어 상기 내부전극들과 연결되는 한 쌍의 외부전극들;을 포함하고,
상기 세라믹 소체는 회로 기판에 대향하는 제3면을 가지고, 상기 한 쌍의 외부전극들 각각은 상기 제3면으로 연장되어 상기 회로 기판에 마운팅되는 미리 설정된 길이를 가지는 마운팅부를 구비하며,
상기 한 쌍의 외부전극들 각각과 상기 마운팅부의 연결부는 미리 설정된 코너 반지름 이하를 가지는 볼록하게 만곡된 형상이고,
상기 내부전극들이 적층되는 방향인 제1방향으로 제1 길이를, 상기 한 쌍의 외부전극들이 대향하는 방향인 제2방향으로 제2 길이를, 그리고 상기 제1방향 및 상기 제2방향에 수직인 방향인 제3방향으로 제3 길이를 가지며,
상기 제3 길이가 상기 제2 길이보다 긴 역전 타입의 적층형 세라믹 커패시터에서, 상기 제1 길이가 0.2mm, 상기 제2 길이가 0.3mm, 상기 제3 길이가 0.6mm인 경우, 상기 코너 반지름은 50um이하이며, 상기 마운팅부의 길이는 50um 이상 100um이하인 적층형 세라믹 커패시터.
유전체층과 상기 유전체층 사이에 적층된 내부전극들을 포함하는 세라믹 소체; 및
상기 세라믹 소체의 대향하는 제1면 및 제2면에 각각 고착되어 상기 내부전극들과 연결되는 한 쌍의 외부전극들;을 포함하고,
상기 세라믹 소체는 회로 기판에 대향하는 제3면을 가지고, 상기 한 쌍의 외부전극들 각각은 상기 제3면으로 연장되어 상기 회로 기판에 마운팅되는 미리 설정된 길이를 가지는 마운팅부를 구비하며,
상기 한 쌍의 외부전극들 각각과 상기 마운팅부의 연결부는 미리 설정된 코너 반지름 이하를 가지는 볼록하게 만곡된 형상이고,
상기 내부전극들이 적층되는 방향인 제1방향으로 제1 길이를, 상기 한 쌍의 외부전극들이 대향하는 방향인 제2방향으로 제2 길이를, 그리고 상기 제1방향 및 상기 제2방향에 수직인 방향인 제3방향으로 제3 길이를 가지며,
상기 제3 길이가 상기 제2 길이보다 긴 역전타입의 적층형 세라믹 커패시터에서, 상기 제1 길이가 0.3mm, 상기 제2 길이가 0.5mm, 상기 제3 길이가 1.0 mm인 경우, 상기 코너 반지름은 50um이하이며, 상기 마운팅부의 길이는 50um 이상 200um이하인 적층형 세라믹 커패시터.
유전체층과 상기 유전체층 사이에 교대로 적층된 내부 전극들을 포함하는 세라믹 소체; 및
상기 세라믹 소체의 대향하는 제1면 및 제2면에 각각 고착되어 상기 내부전극들과 연결되는 다수 쌍의 외부전극들;을 포함하며,
상기 세라믹 소체는 회로 기판에 대향하는 제3면을 가지고, 상기 다수 쌍의 외부전극들 각각은 상기 제3면으로 연장되어 상기 회로 기판에 마운팅되는 미리 설정된 길이를 가지는 마운팅부를 구비하며,
상기 다수 쌍의 외부전극들 각각과 상기 마운팅부의 연결부는 미리 설정된 코너 반지름 이하를 가지는 볼록하게 만곡된 형상이고,
상기 내부전극들이 적층되는 방향인 제1방향으로 제1 길이를, 상기 다수 쌍의 외부전극들이 대향하는 방향인 제2방향으로 제2 길이를, 그리고 상기 제1방향 및 상기 제2방향에 수직인 방향인 제3방향으로 제3 길이를 가지며,
상기 제1 길이가 0.45mm, 상기 제2 길이가 0.6mm, 상기 제3 길이가 0.9 mm인 경우 상기 코너 반지름은 50um이하이며, 상기 마운팅부의 길이는 100um 이상 250um이하인 적층형 세라믹 커패시터.
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