KR101813278B1 - 적층형 세라믹 커패시터 - Google Patents

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Abstract

적층형 세라믹 커패시터가 개시된다. 적층형 세라믹 커패시터는 유전체층과 유전체층 사이에 교대로 적층된 다수의 내부전극들을 포함하는 세라믹 소체와, 세라믹 소체의 외부면에 고착되어 다수의 내부전극들과 연결되는 외부전극을 포함하며, 외부전극이 고착되는 세라믹 소체의 면의 형상은 오목하게 만곡된 형상을 가짐으로써, 외부전극과의 접촉면적을 증가시켜 외부전극의 고착 강도를 증가시킬 수 있는 효과가 있다.

Description

적층형 세라믹 커패시터{MULTILAYER CERAMIC CAPACITOR}
본 발명은 적층형 칩 커패시터에 관한 것으로서, 더욱 상세하게는 세라믹 소체와 외부전극의 고착 강도를 증가시킬 수 있는 적층형 세라믹 커패시터에 관한 것이다.
최근 전자기기의 소형화등의 경향에 따라 면실장 기판이 증가되고 있으며, 이에 따라 거기에 실장되는 칩부품의 소형화가 지속되고 있다. 이러한 칩부품의 하나인 커패시터는 아날로그, 디지털 전자회로에서 다양한 용도로 널리 사용되고 있다.
일반적으로, 커패시터(capacitor)란 전기를 저장할 수 있는 소자로서, 기본적으로 2개의 전극을 서로 대향시켜, 전압을 걸면 각 전극에 전기가 축적되는 것이다. 이러한 커패시터에 직류전압을 인가한 경우, 전기가 축전되는 도중에는 커패시터내에 전류가 흐르다가 축전이 완료되면 전류가 흐르지 않는다. 그리고, 커패시터에 교류전압을 인가한 경우에는, 전극의 극성이 교번함으로서, 교류전류가 계속적으로 흐르게 된다. 이러한 커패시터의 성능은 축적 가능한 용량(F)으로 표시된다. 커패시터는 크기가 소형이면서도 높은 정전 용량을 구현할 수 있는 적층형 커패시터가 널리 사용되고 있다. 특히, 적층형 커패시터는 LSI 등의 전원회로에서 반도체 칩과 전원 사이에 접속된 디커플링 커패시터로 많이 이용된다.
본 발명의 과제는 상술한 종래 기술의 문제점을 해결하기 위한 것으로서, 세라믹 소체와 외부전극과의 고착 강도를 증가시킬 수 있는 적층세라믹 커패시터를 제공하는 것을 해결하고자 하는 기술적 과제로 한다.
상기한 본 발명의 과제를 해결하기 위한 본 발명의 제1 기술적인 측면은, 유전체층과 유전체층 사이에 교대로 적층된 다수의 내부전극들을 포함하는 세라믹 소체와, 세라믹 소체의 외부면에 고착되어 다수의 내부전극들과 연결되는 외부전극을 포함하며, 외부전극이 고착되는 세라믹 소체의 면의 형상은 오목하게 만곡된 형상을 가짐으로써, 외부전극과의 접촉면적을 증가시킬 수 있는 적층세라믹 커패시터를 제공하는 것이다.
또한, 외부전극이 고착되는 세라믹 소체의 면의 형상은, 일정한 곡률을 가진 오목하게 만곡된 형상을 포함할 수 있다.
또한, 곡률은, 내부전극의 형성시 첨가되는 니켈 입자의 크기 또는 유전체층의 형성시 첨가되는 BaTiO3의 양 중 적어도 하나 이상에 기초하여 결정될 수 있다.
본 발명에 따르면, 외부전극이 고착되는 세라믹 소체의 면의 형상을 일정한 곡률을 가진 오목한 형상으로 함으로써, 세라믹 소체의 접촉면적을 증가시켜 세라믹 소체와 외부전극간의 고착 강도를 증가시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따라 제조된 적층형 세라믹 커패시터의 사시도이다.
도 2는 도 1의 적층형 세라믹 커패시터를 X-X' 라인을 따라 절단한 단면 개략도이다.
도 3은 본 발명의 일 실시예에 따라 니켈 입자의 크기 내지 BaTiO3의 양과 내부전극의 수축율과의 관계를 보여주는 도면이다.
도 4의 (a)는 큰 크기의 니켈 입자와 BaTiO3를 첨가한 경우 수축된 내부 전극의 형상을, 도 4의 (b)는 작은 크기의 니켈 입자와 BaTiO3를 첨가하지 않은 경우의 수축되지 않은 내부 전극의 형상을 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시형태를 보다 상세하게 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에 도시된 구성요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다는 점을 유념해야 할 것이다.
도 1은 본 발명의 일 실시예에 따라 제조된 적층형 세라믹 커패시터의 사시도이며, 도 2는 도 1의 적층형 세라믹 커패시터를 X-X' 라인을 따라 절단한 단면 개략도이다.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층형 세라믹 커패시터(200)는 직육면체 형상의 세라믹 소체(210)와, 그 세라믹 소체(210)의 단측면들(Shorter side face, Sf1, Sf2)에 형성된 외부전극(제1 외부전극(221), 제2 외부전극(222))을 포함한다. 세라믹 소체(210)는 복수의 유전체층(도 3의 도면부호 240)이 적층되어 형성되며, 그 내부에는 복수의 내부전극(제1 내부전극(231, 232, 233), 제2 내부전극(231', 232', 233'))이 유전체층(240)을 사이에 두고 적층되어 있다.
제1 외부전극(221) 내지 제2 외부전극(222)은 세라믹 소체(210)의 서로 대향하는 2개의 단측 면들(Shorter side face, Sf1, Sf2)에 고착되어 있다. 이 경우, 제1 내부전극(231, 232, 233)은 제1 외부전극(221)에만 연결되며, 제2 내부전극(231', 232', 233')은 제2 외부전극(222)에만 연결된다. 제1 외부전극(221)은 (+) 극성을 갖고 제1 내부전극(231, 232, 233)과 연결되며, 제2 외부전극(222)은 (-) 극성을 갖고 제2 내부전극(231', 232', 233')과 연결된다. 따라서, (+) 극성의 제1 내부전극(231, 232, 233)과 (-) 극성의 제2 내부전극(231', 232', 233')의 사이에 커패시턴스 성분이 생성될 수 있다. 한편, 미설명된 부호 Lf1과 Lf2는 서로 대향하는 2개의 장측면(Shorter side face)을 의미한다.
그리고, 제1 내부전극(231, 232, 233) 내지 제2 내부전극(231', 232', 233')은 세라믹 소체(210)의 하부로부터 231'-231-232'-232-233'-233의 순으로 교대로 적층되어 있다.
한편, 본 발명의 일 실시예에 의하면, 제1 외부전극(221)이 고착되는 세라믹 소체(210)의 단면(Sf1)의 형상과, 제2 외부전극(222)이 고착되는 세라믹 소체(210)의 단면(Sf2)의 형상은, 도 2에 도시된 바와 같이, 일정한 곡률을 가진 오목하게 만곡된 형상일 수 있다. 이와 같이 함으로써, 세라믹 소체(210)와 외부전극(221, 222)과의 접촉 면적을 증가시켜 외부전극(221, 222)의 고착 강도를 증가시킬 수 있는 효과가 있다.
이하에서는 도 3 및 도 4를 참조하여 내부전극(231', 231, 232', 232, 233', 233)에 첨가된 니켈 입자의 크기와 유전체층(140)에 첨가되는 BaTiO3(일반적으로 '공재'라고 함)의 양에 따른 내부전극(231', 231, 232', 232, 233', 233)의 수축율과의 관계를 설명하기로 한다. 한편, 도 4의 (a)는 큰 크기의 니켈 입자와 BaTiO3를 첨가한 경우 수축된 내부 전극의 형상(501)을, 도 4의 (b)는 작은 크기의 니켈 입자와 BaTiO3를 첨가하지 않은 경우의 수축되지 않은 내부 전극(500)의 형상을 도시한 도면이다.
세라믹 소체(210)는 유전체층(240) 사이에 니켈 페이스트(Ni paste)로 형성된 내부전극(231', 231, 232', 232, 233', 233)이 유전체층(240) 사이에 적층되어 소성과정을 거치게 되며, 이때 내부전극(231', 231, 232', 232, 233', 233)에 첨가된 니켈 입자의 크기와 유전체층(240)에 첨가된 BaTiO3의 양에 따라 내부 전극(231', 231, 232', 232, 233', 233)의 수축율에 영향을 미치게 된다. 즉, 내부전극(231', 231, 232', 232, 233', 233)에 첨가된 니켈 입자의 크기가 클수록(도 3의 (a) 참조), 유전체층(240)에 첨가된 BaTiO3의 양이 많을수록(도 3의 (b)), 일정 온도에서 내부전극(231', 231, 232', 232, 233', 233)의 수축율이 더 커지게 된다. 즉, 작은 크기의 니켈 입자와 BaTiO3를 첨가하지 않은 경우에는, 도 3의 (b)에 도시된 바와 같이, 내부 전극(500)은 전혀 수축되지 않음을 알 수 있으며, 큰 크기의 니켈 입자와 BaTiO3를 첨가한 경우, 도 4의 (a)에 도시된 바와 같이, 내부 전극(501)이 안쪽으로 수축되는 것을 알 수 있다.
따라서, 본 발명에서는 이러한 특성을 이용하여 세라믹 소체(210)의 중앙부(232-232')에 첨가되는 니켈 입자의 크기가 세라믹 소체(210)의 상부 및 하부의 내부 전극(231-231'와 233-233')에 첨가되는 니켈 입자의 크기가 보다 크도록 한다. 또한, 세라믹 소체(210)의 중앙부(232-232')의 유전체층에 첨가되는 BaTiO3의 양이 세라믹 소체(210)의 상부 및 하부의 유전체층에 첨가되는 BaTiO3의 양보다 많도록 한다. 이와 같이 내부전극(231', 231, 232', 232, 233', 233)에 첨가된 니켈 입자의 크기와, 유전체층에 첨가되는 BaTiO3의 양을 조절하여 외부전극(221, 222)이 고착되는 세라믹 소체(210)의 면을 오목하게 만곡된 형상으로 할 수 있으며, 이를 통해 외부 전극(221, 222)과 세라믹 소체(210)와의 접촉 면적을 증가시켜 외부 전극(221, 222)과 세라믹 소체(210)와의 고착 강도를 증가시킬 수 있는 효과가 있다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 비록 본 발명의 도 1 및 도 2에서는 2 단자로 구성된 적층형 세라믹 커패시터만을 예시적으로 설명하고 있으나, 반드시 이에 한정되는 것은 아니다. 따라서, 세라믹 소체의 장측면에 외부 단자가 고착되는 역전형의 적층형 세라믹 커패시터, 4단자 타입 또는 8단자 타입의 적층형 세라믹 커패시터에도 본 발명의 기술적 원리가 적용될 수 있다는 점에 유의하여야 한다. 또한, 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
200: 적층형 세라믹 커패시터
210: 세라믹 적층체
231 내지 233: 제1 내부전극
231' 내지 233': 제2 내부전극
240: 유전체층
221: 제1 외부전극
222: 제2 외부전극
Lf1, Lf2: 장측면(Longer side face)
Sf1, Sf2: 단측면(Shorter side face)

Claims (3)

  1. 유전체층과 상기 유전체층 사이에 교대로 적층된 다수의 내부전극들을 포함하는 세라믹 소체; 및
    상기 세라믹 소체의 외부면에 고착되어 상기 다수의 내부전극들과 연결되는 외부전극을 포함하며,
    상기 외부전극이 고착되는 세라믹 소체의 면의 형상은, 오목하게 만곡된 형상을 가짐으로써, 상기 외부전극과의 접촉면적을 증가시키고,
    상기 세라믹 소체는 중앙부의 내부 전극에 첨가되는 니켈 입자의 크기가 상부 및 하부의 내부 전극에 첨가되는 니켈 입자의 크기가 보다 크며, 중앙부의 유전체층에 첨가되는 BaTiO3의 양이 상부 및 하부의 유전체층에 첨가되는 BaTiO3의 양보다 많은 적층형 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 외부전극이 고착되는 세라믹 소체의 면의 형상은
    일정한 곡률을 가진 오목하게 만곡된 형상인 적층형 세라믹 커패시터.
  3. 제2항에 있어서,
    상기 곡률은
    상기 내부전극의 형성시 첨가되는 니켈 입자의 크기 또는 상기 유전체층의 형성시 첨가되는 BaTiO3의 양 중 적어도 하나 이상에 기초하여 결정되는 적층형 세라믹 커패시터.
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