KR20120019419A - 적층형 세라믹 캐패시터 - Google Patents

Abstract

본 발명의 적층형 세라믹 캐패시터에 관한 것으로, 본 발명의 일 실시예에 따른 적층형 세라믹 캐패시터는 복수개의 유전체층이 적층되어 형성되며, 가로가 0.9 ± 0.15 mm 이고, 세로가 0.6 ± 0.10 mm 의 사이즈를 갖는 적층된 캐패시터 본체; 복수개의 유전체층 각각에 형성된 2개의 내부 전극; 및 캐패시터 본체의 외면에 형성되며 상기 내부 전극과 전기적으로 연결되는 복수 개의 외부 전극;을 포함하고, 내부 전극은 인접한 유전체층에 형성된 내부 전극과 겹침 면적을 갖도록 형성되며, 겹침 면적은 400㎛² 이상일 수 있다.
본 발명에 따르면 0906 사이즈 어레이의 내부 면적을 최적화하여 초고용량의 캐패시터를 구현하면서 제품의 신뢰도를 향상시킬 수 있다.

Description

적층형 세라믹 캐패시터{MUTI-LAYERED CERAMIC CAPACITOR}

본 발명은 적층형 세라믹 캐패시터에 관한 것으로, 보다 상세하게는 실장 면적을 최소화하여 실장 효율을 높여 초소형 고용량 캐패시터를 구현할 수 있는 적층형 세라믹 캐패시터에 관한 것이다.

본 발명은 적층형 캐패시터에 관한 것으로, 보다 상세하게는 고주파 회로에서 디커플링 캐패시터에 적합한 등가직렬인덕턴스(ESL)을 저감시킬 수 있는 적층형 캐패시터 구조와, 이를 이용한 적층형 캐패시터 어레이에 관한 것이다.

일반적으로, 적층형 칩 캐패시터(MLCC)는 복수개의 유전체층 사이에 내부전극이 삽입된 구조를 갖는다. 이러한 MLCC는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자장치의 부품으로서 널리 사용되며, 특히 대규모 집적 회로(LSI) 소자 등의 전원 회로에서 반도체칩과 전원 사이에 접속된 디커플링 캐패시터로 적극적으로 사용되고 있다.

디커플링 캐패시터용 MLCC는 급격한 전류 변동을 억제하고 전원회로의 안정화를 위해서, 보다 낮은 등가직렬인덕턴스(ESL) 값을 갖는 것이 요구된다. 이러한 요구는 최근 전자 장치의 고주파화와 고전류화의 경향에 따라 보다 증가되고 있는 실정이다.

일반적으로 종래의 등가직렬인덕턴스를 낮추는 방안으로 내부 전극의 어레이(array) 구조를 채용하는 방안이 제안되고 있다. 이러한 형태의 일예로서, 다른 극성을 갖는 제1 및 제2 유전층에서 인접한 내부 전극이 서로 교대로 배열된 적층형 캐패시터가 제공되었다.

종래의 적층형 캐패시터는 복수의 유전체층 각각에 제1 내부 전극 및 제2 내부 전극이 교대로 형성된 구조를 갖는다. 상기 제1 및 제2 내부전극에 대향하는 두변에는 각각 2개 이상의 외부 전극이 마련된다.

상기 제1 및 제2 내부전극이 형성된 유전체층은 적층되어 캐패시터 본체를 형성하고 추가적으로 각 내부 전극에 연결된 외부단자를 형성하여 적층형 칩 캐패시터로 완성된다.

여기서, 상기 제1 내부 전극은 상기 제2 내부 전극과 교대로 배치되기 때문에 인접한 내부 전극에서 전류방향이 서로 반대방향으로 형성된다.

최근 부품의 소형화 등에 대한 요구에 의해 동일하거나 상이한 정전용량을 갖는 2개 이상의 캐패시터가 하나의 칩에 구현된 어레이가 요구되고 있다. 또한, 복수개의 일반칩이 하나의 칩에 구현된 어레이가 요구되고 있다.

이러한 어레이들은 칩의 실장 면적을 줄이면서 고용량을 구현하기 위하여, 어레이 내부 면적을 효율적으로 사용하고자 하는 여러 가지 방안이 모색되고 있다.

본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로 캐새피터의 크기와 두께를 동일하게 유지하면서 고용량을 가질 수 있는 적층형 세라믹 캐패시터를 제공하는 데에 있다.

상기한 기술적 과제를 달성하기 위해서, 본 발명의 일 실시예에 따른 적층형 세라믹 캐패시터는 복수개의 유전체층이 적층되어 형성되며, 가로가 0.9 ± 0.15 mm 이고, 세로가 0.6 ± 0.10 mm 의 사이즈를 갖는 적층된 캐패시터 본체; 복수개의 유전체층 상에 각각 형성되며, 서로 간의 내부 간격이 70㎛ 이하이고, 상기 유전체층의 가장자리와의 외부 간격이 60㎛ 이하인 2개의 내부 전극; 및 캐패시터 본체의 외면에 형성되며 상기 내부 전극과 전기적으로 연결된 복수 개의 외부 전극;을 포함한다.

상기 내부 전극은 인접한 유전체층에 형성된 내부 전극과 겹침 면적을 갖도록 형성되며, 겹침 면적은 400㎛² 이상인 것이 바람직하다.

상기 적층형 세라믹 캐패시터는 용량이 2.2㎌ 에서 ± 20 %의 편차를 갖도록 복수개의 유전체층을 적층하여 형성될 수 있다.

상기 적층형 세라믹 캐패시터는 용량이 2.6㎌ 에서 ± 10 %의 편차를 갖도록 복수개의 유전체층을 적층하여 형성될 수 있다.

상기한 문제점을 해결하기 위하여, 본 발명의 다른 실시예에 따른 적층형 세라믹 캐패시터는 복수개의 유전체층이 적층되어 형성되며, 가로가 0.9 ± 0.15 mm 이고, 세로가 0.6 ± 0.10 mm 의 사이즈를 갖는 적층된 캐패시터 본체; 복수개의 유전체층 각각에 형성된 2개의 내부 전극; 및 캐패시터 본체의 외면에 형성되며 상기 내부 전극과 전기적으로 연결되는 복수 개의 외부 전극;을 포함하고, 내부 전극은 인접한 유전체층에 형성된 내부 전극과 겹침 면적을 갖도록 형성되며, 겹침 면적은 400㎛² 이상일 수 있다.

상기 적층형 세라믹 캐패시터는 용량이 2.2㎌ 에서 ± 20 %의 편차를 갖도록 복수개의 유전체층을 적층하여 형성될 수 있다.

상기 적층형 세라믹 캐패시터는 용량이 2.1㎌ 에서 ± 10 %의 편차를 갖도록 복수개의 유전체층을 적층하여 형성될 수 있다.

본 발명에 따르면, 칩의 크기와 두께를 동일하게 유지하면서 상대적으로 고용량을 갖는 초소형 초고용량의 적층형 캐패시터를 제공할 수 있다.

도 1은 본 발명의 일 실시예에 따른 적층형 세라믹 캐패시터의 사시도이다.
도 2는 본 발명의 일 실시예에 따르면 적층형 세라믹 캐패시터의 평면도이다.
도 3은 본 발명의 일 실시예에 따르면 적층형 세라믹 캐패시터의 측면도이다.
도 4는 본 발명의 일 실시예에 따라 제1 및 제2 내부 전극이 형성된 유전체층을 나타내는 평면도이다.
도 5는 본 발명의 일 실시예에 따라 복수개의 유전체층이 적층된 적층형 세라믹 캐패시터를 나타내는 분해 사시도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상 동일한 도면 부호로 표시되는 요소는 동일한 요소이다.

도 1은 본 발명의 일 실시예에 따른 적층형 세라믹 캐패시터의 사시도이다. 도 4는 본 발명의 일 실시예에 따라 제1 및 제2 내부 전극이 형성된 유전체층을 나타내는 평면도이다.

도 1 및 도 5를 참조하면, 본 실시 형태에 따른 적층형 칩 캐패시터는, 캐패시터 본체(100)와 캐패시터 본체(100)의 표면에 형성된 각각의 복수개의 외부 전극(110)을 포함한다.

상기 캐패시터 본체(100)는 복수의 유전체층이 적층됨으로써 형성된다. 상기 캐패시터 본체(100)의 각 유전체층에는 제1 내부 전극(201) 및 제2 내부 전극(203)으로 이루어진 제1층 내부 전극(201, 203), 제1 내부 전극(301) 및 제3 내부 전극(303)을 포함하는 제2층 내부 전극(301, 303)이 형성된다. 상기 제1층 내부 전극(201, 203)과 제2층 내부 전극(301, 303)은 유전체층(200)을 사이에 두고 서로 다른 극성의 내부 전극들이 서로 대향하도록 교대로 배치됨으로써 캐패시턴스를 형성할 수 있다.

본 발명의 일 실시예에 따르면, 제1 내지 제4 외부 전극(110a, 110b, 110c, 110d)은 상기 양 측면에 대응하는 영역에 서로 다른 극성의 외부 전극이 위치하며 동일한 측면에서 다른 극성의 외부 전극이 인접하도록 배열될 수도 있다.

도 1을 참조하면 평면의 x축 방향을 가로(L), 평면의 y축 방향을 세로(W), 평면을 기준으로 z축 방향을 두께(T)라고 정의한다. 그리고, 이에 제한되는 것은 아니지만 실장되는 외부 전극(110)은 가로면에 위치할 수 있다.

본 발명의 일 실시예에 따르면 유전체층이 250층 이상 적층되어 용량을 구현하도록 형성된다. 250층 이하로 적층된 경우 원하는 고용량을 구현하기 어렵고 편차가 커지기 때문에 이에 제한되는 것은 아니지만 250층 이상 적층하여 고용량을 구현한다.

이와 같이 250장의 유전체층을 적층하기 때문에 0906 사이즈의 어레이를 사용하여 2.2㎌의 고용량 칩 캐패시터를 만들 수 있다.

그리고 250장 이상의 유전체층을 적층하기 때문에 제품의 용량이 2.2㎌에서 M 편차 범위 내에 존재하도록 제조할 수 있다. 즉, 0906 사이즈 어레이의 용량이 2.2 ㎌에서 ±20%의 편차를 갖도록 제품을 생산해 낼 수 있다.

또한, 그 적층 수를 증가시켜 2.6㎌의 초 고용량 캐패시터를 구현하면서 K 편차 범위 내, 즉 ±10%의 편차 범위 내에 용량이 존재하도록 제품을 생산할 수 있다.

본 발명의 일 실시예에 따르면 제품의 사이즈 및 내부 면적 및 간격을 최적화하여 제품의 신뢰도를 높이면서 초고용량을 갖는 캐패시터를 구현할 수 있다.

이에 따라서 본 발명의 일 실시예에 따르면, 각 유전체층은 소성 후에 1㎛이하의 두께를 가질 수 있고, 상기 유전체층은 실장시 솔더 페이스트가 전극폭을 타고 오르는 리플로우(Reflow) 방식으로 실장되게 된다.

유전체층이 적층되어 캐패시터 본체(100)는 가로(L)가 0.9 mm이며, ± 0.15 mm의 편차를 가지고, 세로(W)는 0.6 mm이며, ± 0.10 mm 편차를 가지게 된다. 그리고, 적층체의 두께인 두께(T)가 0.45mm에 ± 0.10 mm의 편차를 갖게 된다.

따라서 본 발명의 일 실시예에 따르면 캐패시터 본체의 크기가 가로가 0.9 mm 이고, 세로가 0.6 mm인 0906 어레이를 구현할 수 있다.

도 2를 참조하면, 본 발명의 경우 캐패시터 본체(100)에 있어서 평면에서 보았을 때에, 외부 전극의 세로 길이를 외부 전극 길이(SW)라 정의하고, 한 측면에 형성된 외부 전극과 외부 전극 사이의 간격을 외부 전극 간격(C)라 정의한다.

본 발명의 일 실시예에 따르면 이에 제한되는 것은 아니지만 외부 전극 길이(SW)는 바람직하게는 0.15mm에 ± 0.10 mm의 편차를 가질 수 있고, 또한, 이에 제한되는 것은 아니지만 외부 전극 간격(C)는 0.16mm 이상일 수 있다.

상기 외부 전극 길이(SW)와 외부 전극 간격(C)는 본 발명의 일 실시예에 해당하는 값으로, 외부 전극의 형태에 따라 다양한 값을 가질 수 있다.

도 3은 본 발명의 일 실시예에 따른 캐패시터 본체(100)의 측면도를 나타내는 도면이다.

측면에서 보았을 때에, 외부 전극의 중심과 다른 외부 전극의 중심 사이의 거리를 외부 전극 중심 간격(P)이라 정의한다.

도 3을 참조하면, 본 발명의 일 실시예에 따르면 외부 전극 중심 간격(P)는 0.45mm 일 수 있고 ±0.10mm의 편차를 가질 수 있다.

상기 외부 전극 중심 간격(P)는 본 발명의 일 실시예에 해당하는 것으로, 외부 전극의 구조에 따라 다양한 값을 가질 수 있다.

도 4는 본 발명의 일 실시예에 따른 내부 전극의 구조를 나타내는 평면도이다.

본 발명의 일 실시예에 따르면, 각각의 유전체층(200, 300)에는 2개의 내부 전극이 형성될 수 있다. 그리고 각 층에 형성되는 내부 전극은 인접한 유전체층에 형성된 내부 전극과 대향하도록 배치될 수 있다.

도 4를 참조하면, 제1 유전체층(200)에 제1 내부 전극(201)과 제2 내부 전극(203)으로 구성된 제1층 내부 전극(201, 203)이 형성된다. 그리고 각 내부 전극은 리드를 구비하여 외부 전극과 연결된다. 본 발명의 일 실시예의 경우 제1 내부 전극(201)에 형성된 리드와 제2 내부 전극(203)에 형성된 리드는 하부를 향하도록 형성되어, 하부면에 형성된 외부 전극과 연결되도록 형성된다.

제2 유전체층(300)에 제1 내부 전극(301)과 제2 내부 전극(303)을 포함하는 제2층 내부 전극(301, 303)이 형성된다. 그리고 각 내부 전극은 상부 방향으로 형성된 리드를 구비하며, 상부에 형성된 외부 전극과 연결되도록 형성된다.

도 5를 참조하면, 제3 유전체층(400)에 제1 내부 전극(401)과 제2 내부 전극(403)을 포함하는 제3층 내부 전극(401, 403)이 형성된다. 그리고 각 내부 전극은 하부 방향으로 형성된 리드를 구비하며, 하부에 형성된 외부 전극과 연결되도록 형성된다.

본 발명의 일 실시예에 따르면 인접한 유전체층에 형성된 내부 전극에 서로 다른 극성의 전기가 인가된다. 이에 따라서 인접한 유전체층에 형성된 내부 전극은 서로 다른 극성을 갖게 되고, 그 대향 면적에 따라 커패시턴스를 형성한다. 그리고 상기 대향 면적이 클수록 커패시턴스의 용량값이 커지게 된다.

본 발명의 다른 실시예에 따르면, 유전체층에 형성된 내부 전극이 항상 같은 방향에 형성된 외부 전극에 연결되도록 형성되는 것은 아니며, 서로 반대 방향에 형성된 외부 전극에 전기적으로 연결되도록 형성될 수 있다.

그러나, 각 유전체층에 형성된 내부 전극과 인접한 유전체층에 형성된 내부 전극은 서로 다를 극성을 가지도록 형성되며, 상기 내부 전극과 내부 전극에 서로 다른 극성의 전기장이 형성되어 그 겹침 면적에 따라 캐패시터의 용량이 결정된다.

도 5를 참조하면, 제1 유전체층(200)에 형성된 제1 및 제2 내부 전극(201, 203)의 리드가 하부를 향하도록 형성되고, 제2 유전체층(300)에 형성된 제1 및 제2 내부 전극(301, 303)의 리드가 상부를 향하도록 형성된다. 즉 제1 유전체층(200)의 제1층 내부 전극은 하부에 형성된 외부 전극과 전기적으로 연결되도록 형성되고, 제2층 내부 전극은 상부에 형성된 외부 전극과 전기적으로 연결되도록 형성된다.

그리고, 제1 유전체층(200)과 제2 유전체층(300)에 형성된 제1층 내부 전극(201, 203)은 제2층 내부 전극(301, 303)과 서로 대향하도록 형성되고, 상기 제1층 내부 전극(201, 203)과 제2층 내부 전극(301, 303)은 서로 다른 극성을 갖도록 형성된다.

따라서 제1층 내부 전극(201, 203)과 제2층 내부 전극(301, 303)은 커패시턴스를 형성하게되고, 본 발명의 일 실시예에 따르면 제1층 내부 전극(201, 203)과 제2층 내부 전극(301, 303)의 대향 면적이 커질수록 커패시턴스의 용량이 커지게 된다.

결국, 인접한 유전체층에 형성된 내부 전극과 내부 전극의 대향면적이 커질수록 고용량 커패시턴스를 구현할 수 있게 된다.

도 4를 참조하면, 본 발명의 경우 각 유전체층에 형성된 내부 전극과 내부 전극 사이의 간격을 내부 전극의 내부 간격(a)라 정의하고, 각 내부 전극과 유전체층의 가장자리와의 간격을 내부 전극의 외부 간격(b)이라 정의한다.

상기 내부 전극의 내부 간격(a)과 내부 전극의 외부 간격(b)이 작을수록 각 유전체층에 형성된 내부 전극과 내부 전극의 대향 면적이 증가하게 되고, 그에 따라 캐패시턴스의 용량이 증가하게 된다.

도 4를 참조하면, 본 발명의 일 실시예에 따르면 각 유전체층에 형성된 상기 내부 전극의 내부 간격(a)은 70㎛ 이하이고, 상기 내부 전극의 외부 간격(b)은 60㎛ 이하이다.

이에 따라서, 각 유전체층에 형성된 2개의 내부 전극 중 하나의 내부 전극과 인접한 유전체 층에 형성된 내부 전극과의 겹침 면적을 겹침 면적(C)라고 하면, 상기 겹침 면적(C)은 400㎛² 이상이 될 수 있다.

본 발명의 일 실시예에 따르면 내부 겹침 면적(C)이 최대가 되게 할 수 있고, 이에 따라 칩 캐패시터의 고용량을 실현할 수 있게 된다.

도 5를 참조하면, 본 발명의 일 실시예에 따라 복수개의 유전체층(200, 300, 400)이 적층되어 캐패시터 본체를 형성하는 것을 나타내는 분해 사시도이다.

본 발명의 일 실시예에 따르면 복수개의 유전체층(200, 300) 적층되어 칩 캐패시터를 형성하며, 인접한 층에 형성된 내부 전극의 겹침 면적(C)을 최적화하여 고용량 캐패시터를 구현할 수 있다.

본 발명의 경우, 0906 사이즈의 어레이를 구현하기 때문에 0603 사이즈(가로 0.6mm, 세로 0.3mm)의 일반칩 두 개가 실장되는 공간에 두 개의 칩과 동일한 용량을 나타내는 한 개의 0906 사이즈 어레이를 실장할 수 있게 된다.

이에 따라 한 개의 캐패시터 칩으로 2개의 캐패시터 칩을 대신할 수 있으므로 칩의 제조 공정이 간단해지고, 면적이 크면서도 동일한 용량을 나타낼 수 있기 때문에 유실률이 낮아지게 된다.

또한, 본 발명의 경우, 0906 사이즈 어레이를 1005 사이즈 (가로 1.0mm, 세로 0.5mm)의 일반칩 한 개의 실장 공간에 실장할 수 있기 때문에 칩의 소형화 및 고 집적화가 가능해 진다.

본 발명에 따르면 0906 사이즈 어레이를 사용하여 0603 사이즈 일반칩 또는 1005 사이즈 일반칩을 대신하여 실장 공간을 최적화하여 유실률을 낮출 수 있고, 0906 사이즈로 2.2㎌ 초고용량을 구현할 수 있기 때문에 칩의 고집적화 소형화가 가능해 진다. 이에 따라서 디커플링 캐패시터와 같은 다양한 용도로도 사용할 수 있게 된다.

100: 캐패시터 본체
110a, 110b, 110c, 110d : 제1 내지 제4 외부 전극
201, 203 : 내부전극

Claims (7)

1. 복수개의 유전체층이 적층되어 형성되며, 가로가 0.9 ± 0.15 mm 이고, 세로가 0.6 ± 0.10 mm인 사이즈를 갖는 적층된 캐패시터 본체;
   상기 복수개의 유전체층 상에 각각 형성되며, 서로 간의 내부 간격이 70㎛ 이하이고, 상기 유전체층의 가장자리와의 외부 간격이 60㎛ 이하인 2개의 내부 전극; 및
   상기 캐패시터 본체의 외면에 형성되며 상기 내부 전극과 전기적으로 연결된 복수 개의 외부 전극;
   을 포함하는 적층형 세라믹 캐패시터.
   
2. 제1항에 있어서,
   상기 내부 전극은 인접한 유전체층에 형성된 내부 전극과 겹침 면적을 갖도록 형성되며,
   상기 겹침 면적은 400㎛² 이상인 적층형 세라믹 캐패시터.
   
3. 제1항에 있어서,
   상기 캐패시터의 용량이 2.2 ㎌ 에서 ± 20 %의 편차를 갖도록 복수개의 유전체층을 적층하여 형성된 적층형 세라믹 캐패시터.
   
4. 제1항에 있어서,
   상기 캐패시터의 용량이 2.6㎌ 에서 ± 10 % 편차를 갖도록 복수개의 유전체층을 적층하여 형성된 적층형 세라믹 캐패시터.
   
5. 복수개의 유전체층이 적층되어 형성되며, 0.9 ± 0.15 mm 이고, 세로가 0.6 ± 0.10 mm인 사이즈를 갖는 적층된 캐패시터 본체;
   상기 복수개의 유전체층 각각에 형성된 2개의 내부 전극; 및
   상기 캐패시터 본체의 외면에 형성되며 상기 내부 전극과 전기적으로 연결되는 복수 개의 외부 전극;을 포함하고,
   상기 내부 전극은 인접한 유전체층에 형성된 내부 전극과 겹침 면적을 갖도록 형성되며,
   상기 겹침 면적은 400㎛² 이상인 적층형 세라믹 캐패시터.
   
6. 제5항에 있어서,
   상기 캐패시터의 용량이 2.2 ㎌ 에서 ± 20 %의 편차를 갖도록 복수개의 유전체층을 적층하여 형성된 적층형 세라믹 캐패시터.
   
7. 제5항에 있어서,
   상기 캐패시터의 용량이 2.6 ㎌ 에서 ± 10 %의 편차를 갖도록 복수개의 유전체층을 적층하여 형성된 적층형 세라믹 캐패시터.

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