KR100809239B1 - 적층 커패시터 어레이 - Google Patents

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KR100809239B1
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박동석
박상수
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Abstract

본 발명의 적층 커패시터 어레이는, 복수 유전체층의 적층에 의해 형성되고 대향하는 제1 및 제2 측면을 갖는 커패시터 본체와; 상기 커패시터 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 각각 단 1개의 리드를 구비하는 단일 전극 플레이트로 된 복수의 제1 극성 내부 전극 및 제2 극성 내부 전극과; 상기 제1 측면 및 제2 측면에 각각 형성되고, 상기 리드를 통해 해당 극성의 내부 전극에 연결된 제1 극성 외부 전극 및 제2 극성 외부 전극 - 제1 극성 외부 전극은 제1 측면에 형성되고, 제2 극성 외부 전극은 제2 측면에 형성됨 -을 포함한다. 상기 커패시터 어레이는, 하나의 적층구조 내에 형성된 복수의 적층 커패시터 소자들을 갖는다. 상기 제1 극성 및 제2 극성 외부 전극의 개수는 각각 2이상으로 서로 동일하고, 상기 적층 커패시터 소자들의 총개수는 제1 극성 외부 전극의 개수와 동일하다.
Figure R1020060137587
적층 캐패시터, 어레이, ESL, ESR

Description

적층 커패시터 어레이{MULTILAYER CAPACITOR ARRAY}
도 1은, 종래기술에 따른 적층 커패시터 어레이의 사시도(a) 및 내부 전극 구조를 나타내는 평면도(b)이다.
도 2(a)는 도 1의 적층 커패시터 어레이의 사용예를 개략적으로 나타낸 회로도이고, 도 2(b)는 도 2(a)의 등가회로도이고, 도 2(c)는 도 1의 사용예에서 발생하는 크로스 토크를 설명하기 위한 평면도이다.
도 3 내지 도 7은 본 발명의 여러가지 실시형태들에 따른 적층 커패시터 어레이의 사시도(a) 및 내부 전극 구조를 나타내는 평면도(b)이다.
도 8은 본 발명의 일 실시형태에 따른 적층 커패시터 어레이의 사용예를 나타내는 도면이다.
도 9는 본 발명의 다른 실시형태에 따른 적층 커패시터 어레이의 사용예를 나타내는 도면이다.
도 10 및 도 11은 본 발명의 실시형태에 따른 적층 커패시터 어레이의 여러 사용예를 나타내는 도면이다.
<도면의 주요부분에 대한 부호설명>
10, 100: 적층 캐패시터 어레이 11, 101: 커패시터 본체
15~18, 105~112: 외부 전극 15c~18c, 105c~112c: 유전체층
15a~18a, 105a~112a: 내부 전극 15b~18b, 105b~112b: 리드
본 발명은 적층 커패시터 어레이에 관한 것으로, 특히 고용량의 커패시턴스를 구현할 수 있고 커패시터 소자 간의 크로스토크와 층간 디라네이션 현상을 방지하고 저ESL 특성을 갖는 적층 커패시터 어레이에 관한 것이다.
적층 커패시터 어레이는 다수의 적층 커패시터 소자가 필요할 경우 실장 면적을 줄이는데 있어서 매우 유용하다. 실장 밀도를 높이기 위해, 복수의 적층 커패시터 소자를 하나의 칩 내에 일체화한 적층 커패시터 어레이가 다양하게 제안되었다. 실장 면적을 줄이기 위해서는, 커패시터 어레이(단일 칩) 내에 가능한한 많은 수의 적층 커패시터 소자를 구현하여야 한다. 도 1은 종래 사용되는 2련 적층 커패시터 어레이의 외관과 그 내부 구조를 나타내는 도면이다.
도 1을 참조하면, 적층 커패시터 어레이(1)는 커패시터 본체(2)와 본체 측면에 형성된 외부 전극(5, 6, 7, 8)을 포함한다. 커패시터 본체(2) 내에는, 서로 분리된 전극 플레이트(5a, 7a)가 인쇄된 유전체층(3)과, 다른 전극 플레이트(6a, 8a) 가 인쇄된 유전체층(4)이 서로 교대로 반복하여 적층되어 있다. 각 전극 플레이트(5a~8a)는 대응 외부 전극(5~8)에 연결되는 리드 또는 인출부(5b~8b)를 구비한다.
이 커패시터 어레이(1) 내에는, (서로 독립적인) 2개의 적층 커패시터 소자가 형성되어 있다. 그 중 하나의 커패시터 소자(제1 적층 커패시터 소자)는, 이종 극성의 전극 플레이트(5a, 6a)가 교대로 반복 배열됨으로써 형성되고, 다른 하나의 커패시터 소자(제2 적층 커패시터 소자)는, 이종 극성의 전극 플레이트(7a, 8a)가 교대로 반복 배열됨으로써 형성된다. 복수의 대향 전극 플레이트(5a, 6a)가 제1 커패시터 소자를 형성하고, 그 옆에 있는 복수의 대향 전극 플레이트(7a, 8a)가 제2 커패시터 소자를 형성한다.
도 2(a)는 도 1의 적층 커패시터 어레이의 사용예를 개략적으로 나타낸 회로도이고, 도 2(b)는 도 2(a)의 등가회로도이다. 커패시터 어레이(1)는 예를 들어 서로 다른 신호라인(S1, S2)의 잡음을 제거하는 EMI 필터 또는 서로 다른 전원 라인(P1, P2)에 연결된 디커플링 커패시터로 사용될 수 있다.
예컨대, 외부 전극(5, 7))을 (+)단자로서 신호라인(S1, S2))에 각각 연결하고, 외부 전극(6, 8)을 (-)단자로서 모두 그라운드에 연결할 수 있다. 커패시터 어레이(1) 내의 각 커패시터 소자는 커패시턴스뿐만 아니라 기생 인덕턴스와 저항을 갖고 있다. 따라서, 어레이(1) 내의 각 커패시터 소자는, 도 2(b)에 도시된 바와 같이 직렬연결된 커패시턴스(C1, C2), 인덕턴스(L1, L2) 및 저항(R1, R2) 성분으로 나타낼 수 있다. 이 인덕턴스 및 저항 성분은 각 커패시터 소자의 등가직렬 인덕턴스(ESL: Equivalent Serial Inductance) 및 등가직렬 저항(ESR: Equivalent Serial Resistance)으로 볼 수 있다.
이와 같이 커패시터 어레이 내의 각 커패시터 소자를 서로 다른 신호라인(S1, S2)에 연결시킴으로써, 하나의 칩으로 2개의 EMI 필터를 구현할 수 있다. 또한, 커패시터 어레이(1)는 서로 다른 전원 라인(P1, P23)에 연결하여 각 라인(P1, P2)에 대응되는 전원 회로의 디커플링 커패시터들로 사용할 수도 있다.
이 커패시터 어레이(1)에 따르면, 다수의 커패시터 칩을 사용할 경우에 비하여 실장면적을 줄일 수는 있으나, 동일 평면내에서 '분할된' 내부 전극(예컨대, (+) 내부 전극이 5a와 7a로 분할됨)을 사용함으로써, 층간 박리 현상 즉, 디라미네이션(delamination)이 발생할 가능성이 높다. 또한 동일 평면에서 내부 전극이 분할될 경우에는, 동일평면 내의 전극 플레이트 사이에는 갭(유전체 부분)으로 인해 실질적인 전극 면적의 감소를 초래하게 되고 이에 따라 상당한 용량(커패시턴스) 손실이 생기게 된다.
뿐만 아니라, 최근 고주파 회로에서 ESL이 낮은 커패시터에 대한 수요가 증가하고 있는 상황에서는, 상기 구조의 커패시터 어레이(1)로는 충분히 낮은 ESL을 실현하기가 어렵다. 더욱이, 도 2(c)에 도시된 바와 같이, 동일 평면 상에 나란히 배치된 2개의 전극 플레이트(5a, 7a) 간에는 부유용량등에 의한 전자기 간섭 현상이 일어나기 쉽고, 이로 인해 나란히 배치된 2개의 커패시터 소자 간에 크로스 토크(crosstalk)의 문제가 발생된다.
본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 고용량의 커패시턴스를 구현할 수 있고 단일 적층체 내에 가능한한 많은 수의 적층 커패시터 소자가 형성되며 디라미네이션 현상과 커패시터 소자간 크로스 토크 현상이 방지되고 저ESL 특성을 갖는 적층 커패시터 어레이를 제공하는 것이다.
상기한 목적을 달성하기 위해, 본 발명의 적층 커패시터 어레이는, 하나의 적층구조 내에서 복수의 적층 커패시터 소자들을 갖는 커패시터 어레이이며,
복수의 유전체층이 적층되어 형성되고, 대향하는 제1 및 제2 측면을 갖는 커패시터 본체; 상기 커패시터 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 각각 단 1개의 리드를 구비하는 단일 전극 플레이트로 된 복수의 제1 극성 내부 전극 및 제2 극성 내부 전극; 상기 제1 측면 및 제2 측면에 각각 형 성되고, 상기 리드를 통해 해당 극성의 내부 전극에 연결된 제1극성 외부 전극 및 제2 극성 외부 전극 - 제1 극성 외부 전극은 제1 측면에 형성되고, 제2 극성 외부 전극은 제2 측면에 형성됨 - 을 포함하고,
상기 제1 극성 및 제2 극성 외부 전극의 개수는 각각 2이상이며 서로 동일하고, 상기 커패시터 어레이 내의 적층 커패시터 소자들의 총개수는 상기 제1 극성 외부 전극의 개수와 동일하다.
본 발명의 실시형태들에 따르면, 적층방향을 따라 연속 배치된 4개 이상의 내부 전극이 하나의 블록을 형성하고, 이 블록이 적층방향을 따라 반복 적층될 수 있다.
본 발명의 실시형태에 따르면, 상기 커패시터 어레이 내에 형성된 적층 커패시터 소자들은 서로 동일한 커패시턴스를 가질 수 있다. 이와 달리, 상기 적층 커패시터 소자들 중 적어도 2개의 커패시터 소자는 서로 다른 커패시턴스를 가질 수 있다. 특히, 제1 위치의 제1 극성 외부 전극에 연결되는 내부 전극의 개수는, 제1 위치와 다른 제2 위치의 제1 극성 외부 전극에 연결되는 내부 전극의 개수와 다를 수 있다.
본 발명의 실시형태에 따르면, 상기 적층 커패시터 어레이는 4단자 커패시터일 수 있다. 이 경우, 상기 제1 측면에는 제1극성의 제1 및 제3 외부 전극이 배치 되고, 상기 제2 측면에는 제2 극성의 제2 및 제4 외부 전극이 상기 제1 및 제3 외부 전극과 각각 대향하도록 배치될 수 있다.
상기 4단자 커패시터 어레이에 있어서, 적층방향을 따라 연속 배치된 4개의 내부 전극이 하나의 블록을 형성하고, 이 블록이 반복 적층될 수 있다. 이 경우, 상기 블록을 형성하는 4개 내부 전극의 리드는 적층방향에 있어서(in the stacking direction) 서로 중첩되지 않는 위치에 인출되어 각각 서로 다른 위치의 외부 전극에 연결될 수 있다.
상기 블록은 제1 내지 제4 내부 전극을 포함하되, 상기 제1 내지 제4 내부 전극은 리드를 통해 상기 제1 내지 제4 외부 전극에 각각 연결되고, 상기 제1 내지 제4 내부 전극은 상기 블록 내에서 제1, 2, 3 및 4 내부 전극의 순서로 연속하여 배치될 수 있다. 상기 제1 내지 제4 내부 전극은 이와 다른 순서로 연속하여 배치될 수도 있다.
이와 달리, 상기 4단자 커패시터 어레이에 있어서, 적층방향을 따라 연속 배치된 8개의 내부 전극이 하나의 블록을 형성하고, 이 블록이 반복 적층될 수 있다. 이 경우, 상기 블록은 제1 내지 제4 내부 전극을 포함하되, 상기 제1 내지 제4 내부 전극은 리드를 통해 상기 제1 내지 제4 외부 전극에 각각 연결되고, 상기 제1 내지 제4 내부 전극은 상기 블록 내에서 제1, 2, 3, 4, 3, 2, 3 및 4 내부 전극의 순서로 연속하여 배치될 수 있다. 상기 제1 내지 제4 내부 전극은 이와 다른 순서로 연속하여 배치될 수도 있다.
본 발명의 다른 실시형태에 따르면, 상기 적층 커패시터 어레이는 8단자 커패시터일 수 있다. 이 경우, 상기 제1 측면에는 제1극성의 제1, 3, 5 및 7 외부 전극이 배치되고, 상기 제2 측면에는 제2 극성의 제2, 4, 6 및 8 외부 전극이 상기 제1, 3, 5 및 7 외부 전극과 각각 대향하도록 배치될 수 있다.
상기 8단자 커패시터 어레이에 있어서, 적층방향을 따라 연속 배치된 8개의 내부 전극이 하나의 블록을 형성하고, 이 블록이 반복 적층될 수 있다. 이 경우, 상기 블록을 형성하는 8개 내부 전극의 리드는 적층방향에 있어서 서로 중첩되지 않는 위치에 인출되어 각각 서로 다른 위치의 외부 전극에 연결될 수 있다.
상기 블록은 제1 내지 제8 내부 전극을 포함하되, 상기 제1 내지 제8 내부 전극은 리드를 통해 상기 제1 내지 제8 외부 전극에 각각 연결되고, 상기 제1 내지 제8 내부 전극은 상기 블록 내에서 제1, 2, 3, 4, 5, 6, 7 및 8 내부 전극의 순서로 연속하여 배치될 수 있다. 상기 제1 내지 제8 내부 전극은 이와 다른 순서로 연속하여 배치될 수도 있다.
이와 달리, 상기 8단자 커패시터 어레이에 있어서, 적층방향을 따라 연속 배 치된 12개의 내부 전극이 하나의 블록을 형성하고, 이 블록이 반복 적층될 수 있다. 이 경우, 상기 블록은 제1 내지 제8 내부 전극을 포함하되, 상기 제1 내지 제8 내부 전극은 리드를 통해 상기 제1 내지 제8 외부 전극에 각각 연결되고, 상기 제1 내지 제8 내부 전극은 상기 블록 내에서 제1, 2, 3, 4, 5, 6, 7, 8, 7, 6, 7 및 8 내부 전극의 순서로 연속하여 배치될 수 있다. 상기 제1 내지 제8 내부 전극은 이와 다른 순서로 연속하여 배치될 수도 있다.
본 발명의 실시형태에 따르면, 상기 제2 극성 내부 전극의 메인부의 폭(W)과 길이(L)는 상기 제1 극성 내부 전극의 메인부의 폭과 길이보다 더 클 수 있다. 이 경우, 상기 커패시터 본체의 외면에는, 외부 전극의 극성을 구별하기 위한 마크가 표시될 수 있다.
각각의 제2 극성 내부 전극의 메인부는 인접 배치된 제1극성 내부 전극 중 적어도 하나의 메인부보다 더 큰 폭과 길이를 가질 수 있다.
상기 제1 극성의 외부 전극들은 1개 이상 '제1 극성 외부 전극의 총개수' 이하의 서로 다른 신호 라인 또는 전원 라인에 연결되고, 제2 극성 외부 전극은 그라운드에 연결될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 3(a) 및 (b)는 본 발명의 실시형태에 따른 적층 커패시터 어레이의 사시도 및 내부 전극 구조를 나타내는 평면도이다. 도 3을 참조하면, 커패시터 어레이(10)는 유전체층(15c~18c)의 적층에 의해 형성된 커패시터 본체(11)와, 그 대향 측면에 형성된 4개의 외부 전극(15, 16, 17, 18)을 포함한다. 외부 전극(15~18)은 일 측면에 형성된 제1 극성(예컨대 (+)극성)의 2개 외부 전극(15, 17)과 타 측면에 형성된 제2 극성((-) 극성)의 2개 외부 전극(16, 18)을 포함한다. 이 커패시터 어레이는 4단자 어레이에 해당하며, 후술하는 바와 같이 2련 어레이, 즉 하나의 적층구조 내에 2개의 적층 커패시터 소자가 구현되는 커패시터 어레이이다(4단자 2련 커패시터 어레이).
도 3(a)와 (b)를 참조하면, 내부 전극(15a~18a)이 형성된 유전체층(15c~18c)들이 커패시터 어레이(10)의 높이방향으로 적층되어 있다. 따라서, 커패시터 본체(11) 내에는, 유전체층(15c~18c)을 사이에 두고 인접한 2개의 내부 전극(15a, 16a), (16a, 17a), (17a, 18a), (18a, 15a)이 서로 대향하도록 배치된다. 정전용량 을 제공할 수 있도록, 제1 극성(예컨대 (+)극성)의 내부 전극(15a, 17a)과 제2 극성((-)극성)의 내부 전극(16a, 18a)이 교대로 배치되는 것이다.
각각의 내부 전극(15a~18a)은 단 1개의 리드(15b~18b)를 구비하며, 단일 전극 플레이트로 되어 있다. 즉, 각 내부 전극은 동일평면 상에서 분할되어 있지 않고 하나의 전극패턴으로 되어 있다(도 1과 비교). 내부 전극(15a~18a)은 리드(15b~18b)를 통해 해당 극성의 외부 전극(15~18)에 각각 연결된다.
도 3(b)에 도시된 바와 같이, 4개의 내부 전극들(15a~18a)은 주기적 적층 구조의 단위체로서 하나의 블록(점선 참조)을 형성하며, 이 블록은 적층방향을 따라 반복 적층되는 것이다. 4개 내부 전극(15a~18a)은 적층방향에 있어서 서로 중첩되지 않는 위치에 인출되어 각기 서로 다른 위치의 외부 전극(15~18)에 연결된다. 도 3(b)에서는, 내부 전극들이 도면부호 15a, 16a, 17a, 18a의 순서로 연속 배치되어 있지만, 적층 순서(배치 순서)가 이에 한정되는 것은 아니다. 예컨대, 블록 내에는, 도면부호 15a, 18a, 17a, 16a의 순서로 4개의 내부 전극이 배치될 수도 있다.
도 3(b)에 도시된 바와 같이, 제1 극성의 내부 전극(15a, 17a)은 각기 단 1개의 리드를 통해서만 서로 다른 위치의 제1 극성 외부 전극(15, 17)과 연결되므로, 커패시터 어레이(10)는 총 2개의 적층 커패시터 소자를 구현한다. 즉, 제1극성 외부 전극(15)에 연결된 내부 전극(15a)을 포함하는 적층 커패시터 소자(제1 커패 시터 소자)와, 다른 위치의 제1극성 외부 전극(17)에 연결된 내부 전극(17a)을 포함하는 적층 커패시터 소자(제2 커패시터 소자)가 커패시터 어레이(10) 내에 구현된다.
더 구체적으로 말해서, 커패시터 어레이(10) 내에는 총 2개의 적층 커패시터 소자가 형성되는데, 그 중 제1 적층 커패시터 소자는 (18a-/15a+/16a-),(18a-/15a+/16a-),(18a-/15a+/16a-), ...와 같은 (18a-/15a+/16a-)의 반복 적층구조를 갖는다. 따라서, 제1 적층 커패시터 소자는 외부 전극(15)를 (+)단자로 이용하고, 외부 전극(16, 18)을 (-)단자로 이용한다고 볼 수 있다. 나머지 제2 적층 커패시터 소자는 (16a-/17a+/18a+),(16a-/17a+/18a+),(16a-/17a+/18a+), ...와 같은 (16a-/17a+/18a+)의 반복 적층구조를 갖는다. 따라서, 제2 적층 커패시터 소자는 외부 전극(17)을 (+)단자로 이용하고, 외부 전극(16, 18)을 (-)단자로 이용한다고 볼 수 있다.
커패시터 어레이(10) 내의 각 커패시터 소자의 제1 극성 외부 전극(15, 17)을 서로 다른 신호 라인 또는 전원에 연결하고, 제2 극성 외부 전극(16, 18)을 그라운드에 연결함으로써, 단일 칩 구조의 커패시터 어레이(10)는 2개의 EMI 필터 또는 2개의 디커플링 커패시터로 기능할 수 있다. 이와 같이, 어레이 내에 구현되는 적층 커패시터 소자의 개수는 제1 극성 외부 전극의 개수(2개)와 동일하게 된다.
본 실시형태에 따르면, 동일 평면 내에 내부 전극이 분할되어 있지 않고 단일 전극플레이트로 되어 있다. 따라서, 동일 평면 내에서 내부 전극 분할시 발생되는 디라미네이션 현상이나, 분할로 인한 커패시턴스 감소(전극 플레이트 면적 감소) 현상을 억제할 수 있다. 또한, 각 내부 전극이 단 1개의 리드만을 구비하므로, 내부 전극의 메인부에 병렬 연결되는 저항 성분의 수가 줄어들어 ESR의 과도한 저하가 방지된다. 또한 동일평면에서 분할된 내부 전극 구조를 갖는 종래 커패시터 어레이(도 1(b) 참조)에 비하여, 내부 전극의 폭을 더 넓힐 수 있어서 더 낮은 ESL을 가질 수 있다(내부 전극에서의 전류 경로의 폭이 넓어짐).
추가적으로, 외부 전극들이 극성별로 나뉘어 양 측면에 배치되어 있기 때문에((+) 외부 전극은 제1 측면에 배치되고, (-) 외부 전극은 대향하는 제2 측면에 배치됨), 커패시터 어레이(10)와의 연결을 위한 회로 기판의 배선 경로(conductive path)의 레이아웃이 용이하다.
뿐만 아니라, 적층방향으로 서로 인접한 제1 극성의 내부 전극들(예컨대, 15a와 17a) 사이에는 제2 극성의 내부 전극(16a)이 배치되므로, 제2 극성의 내부 전극(16a)을 그라운드에 접속시킴으로써 커패시터 소자간 크로스 토크(신호 라인간 또는 전원 라인간 크로스 토크) 현상을 저감시킬 수 있다. 도 8를 참조하여, 크로스 토크 저감 효과를 설명하면 아래와 같다.
도 8(a)는 도 3의 적층 커패시터 어레이의 사용예를 나타내는 회로도이고, 도 8(b)는 크로스 토크 저감 효과를 설명하기 위한 상세 도면이다. 도 8(a)와 같이, 적층 커패시터 어레이(10)는 2개의 신호라인(S1, S2)에 연결되어 각 신호 라인의 잡음을 제거하는 EMI 필터 어레이로 사용될 수 있다. 즉, 2개의 (+) 외부 전극(15, 17)이 신호 라인(S1, S2)에 각각 연결되고, (-) 외부 전극(16a, 18a)은 그라운드에 연결된다. 이 경우, 복수의 (+) 내부 전극(15a)과 (-) 내부 전극(16a, 18a)들에 의해 형성되는 제1 적층 커패시터 소자는 신호 라인(S1)의 EMI 필터로 사용되고, 복수의 (+) 내부 전극(17a)과 (-) 내부 전극(16a, 18a)들에 의해 형성되는 제2 적층 커패시터 소자는 신호 라인(S1)의 EMI 필터로 사용된다.
도 8(b)에 도시된 바와 같이, (+) 내부 전극(15a), (-) 내부 전극(16a) 및 (+) 내부 전극(17a)이 순차적으로 배치되기 때문에, 2개의 (+) 내부 전극(15a, 17a)은 이들 사이에 삽입된 그라운드 전극(즉, (-) 내부 전극(16a))에 의해 차폐된다. 또한, (+) 내부 전극(17a), (-) 내부 전극(18a) 및 (+) 내부 전극(15a)이 순차적으로 배치되기 때문에, 2개의 (+) 내부 전극(17a, 15a)은 이들 사이에 삽입된 그라운드 전극(즉, (-) 내부 전극(18a))에 의해 차폐된다. 따라서, 종래의 동일평면에서 분할된 내부 전극을 갖는 커패시터 어레이(도 1 및 2 참조)와 달리, 어레이 내의 커패시터 소자간 크로스 토크 현상이 억제된다.
도 4는 본 발명의 다른 실시형태에 따른 적층 커패시터 어레이의 사시도(a) 및 내부 전극 구조를 나타내는 평면도(b)이다. 도 4의 적층 커패시터 어레이(100)는 8단자 커패시터 어레이에 해당한다.
도 4를 참조하면, 커패시터 본체(101)의 제1 측면에 4개의 제1 극성 외부 전극(105, 107, 109, 111)이 배치되고, 제1 측면과 대향하는 제2 측면에 4개의 제2 극성 외부 전극(106, 108, 110, 112)이 배치되어 있다. 각각의 내부 전극(105a~112a)은 단 1개의 리드를 갖는 단일 전극 플레이트로 되어 있다(동일 평면에서 비분할된 내부 전극). 각각의 내부 전극(105a~112a)은 리드를 통해 외부 전극(105~112)에 연결되고, 그 연결된 해당 외부 전극의 극성으로 내부 전극의 극성이 한정된다. 따라서, 내부 전극(105a, 107a, 109a, 111a)는 제1 극성을 갖고, 내부 전극(106a, 108a, 110a, 112a)는 제2 극성을 갖는다.
도 4(b)에 도시된 바와 같이, 적층방향을 따라 연속 배치된 8개의 내부 전극(105a~112a)이 하나의 블록을 형성하고, 이 블록이 반복 적층된다. 블록을 형성하는 8개의 내부 전극(105a~112a)의 리드는 적층방향에 있어서 서로 중첩되지 않는 위치에 인출되어 서로 다른 위치의 외부 전극(105~112)에 각각 연결된다. 본 실시형태에서는, 내부 전극들이 도면부호 105a, 106a, 107a, 108a, 109a, 110a, 111a, 112a의 순서로 배치되어 있지만, 내부 전극의 배치순서가 이에 한정되는 것은 아니다. 예컨대, 블록 내에서, 도면부호 105a, 108a, 107a, 110a, 109a, 112a, 111a, 106a의 순서로 8개의 내부 전극이 배치될 수도 있다. 이종 극성 내부 전극이 서로 교대로 배치되도록, 상기 8개의 내부 전극(105a~112a)은 다양한 순서로 배치될 수 있다.
제1 극성의 내부 전극(105a, 107a, 109a, 111a)은 각기 단 1개의 리드를 통해서만 서로 다른 위치의 외부 전극(105, 107, 109, 111)에 연결되므로, 커패시터 어레이(100)는 총 4개의 적층 커패시터 소자를 구현한다. 즉, 제1 극성 외부 전극(105)에 연결된 내부 전극(105a)을 포함하는 적층 커패시터 소자(제1 커패시터 소자)와, 제1 극성 외부 전극(107)에 연결된 내부 전극(107a)을 포함하는 적층 커패시터 소자(제2 커패시터 소자)와, 제1 극성 외부 전극(109)에 연결된 내부 전극(109a)을 포함하는 적층 커패시터 소자(제3 커패시터 소자)와, 제1 극성 외부 전극(111)에 연결된 내부 전극(111a)을 포함하는 적층 커패시터 소자(제4 커패시터 소자)가, 서로 독립적인 커패시터 소자로서 단일 칩 내에 구현된다.
각 적층 커패시터 소자의 제1 극성 외부 전극(105, 107, 109, 111)을 서로 다른 신호 라인 또는 전원에 연결하고, 제2 극성 외부 전극(106, 108, 110, 112)을 그라운드에 연결함으로써, 커패시터 어레이(100)는 총 4개 EMI 필터 또는 4개의 디커플링 커패시터로 기능할 수 있다. 2개, 3개 또는 4개의 제1 극성 외부 전극을 서로 연결시켜주면, 동일한 개수의 적층 커패시터 소자를 병렬로 연결시킬 수 있고 이에 따라 커패시터 어레이(100)는 3개, 2개 또는 1개의 신호 라인 또는 전원에 연결될 수 있다. 결국, 커패시터 어레이(100)는 1 내지 4개의 신호 라인 또는 전원에 연결되어 1 내지 4개의 EMI 필터 또는 디커플링 커패시터롤 사용될 수 있다.
이러한 8단자 커패시터 어레이(100)도, 전술한 바와 같이, 동일평면에서의 내부 전극의 비분할 구조, 내부 전극 폭의 증대, 내부 전극당 단 1개의 리드, (+)전극 사이의 그라운드 전극의 삽입 등의 특성으로 인해, 디라미네이션 방지, 고용량 구현, 저ESL, ESR 과도한 저하의 방지, 커패시터 소자간 크로스 토크 방지 등의 장점을 제공한다.
상기한 실시형태들에서는, 커패시터 어레이 내에 형성된 적층 커패시터 소자들은 거의 동일하거나 유사한 커패시턴스(정전 용량)를 갖는다고 할 수 있다. 단일 칩 내의 각 적층 커패시터 소자마다 내부 전극의 면적과 개수, 유전체층 두께 및 재료가 서로 동일하다고 예상되기 때문이다. 그러나, 경우에 따라 단일 칩 내에 서로 다른 커패시턴스를 갖는 커패시터 소자들을 구현할 필요가 있다. 이러한 요구를 만족시키기 위해, 서로 다른 위치에 배치된 제1 극성 외부 전극에 연결된 내부 전극의 개수를 서로 다르게 할 수 있다. 도 5 및 6은 내부 전극의 개수를 달리하여 서로 다른 용량의 적층 커패시터를 단일 칩 내에 구현한 예들을 나타낸다.
도 5에 도시된 4단자 커패시터 어레이(20)에서는, 커패시터 본체(21) 내에 배치된 제1 극성(예컨대, (+)) 내부 전극(25a)의 개수와 다른 제1 극성 내부 전극(27a)의 개수가 서로 다르다. 특히, 제1 위치의 (+)외부 전극(27)에 연결된 내부 전극(27a)의 개수가 제2 위치의 (+)외부 전극(25)에 연결된 내부 전극(25a)의 개수보다 많다.
도 5를 참조하면, 커패시터 본체(21)의 양측면에 (+)외부 전극(25, 27) 및 (-)외부 전극(26, 28)이 배치되고, 본체(21) 내에는 8개의 내부 전극이 하나의 블록을 형성하고, 이 블록이 반복 적층되어 있다. 이 블록(도 5에서 점선 내의 8개 내부 전극)은 외부 전극(25, 26, 27, 28)에 각각 연결된 4종류의 내부 전극(25a, 26a, 27a, 28a)을 포함한다. 이 4종류의 내부 전극(25a~28a)은, 블록 내에서 적층방향을 따라 도면부호 25a, 26a, 27a, 28a, 27a, 26a, 27a 및 28a의 순서로 연속 배치된다.
도 5(b)에 도시된 바와 같이, 일 블록 내에 있어서는, 일 위치의 (+) 외부 전극(27)에 연결되는 내부 전극(27a)의 개수(3개)는 다른 위치의 (+) 외부 전극(25)에 연결되는 내부 전극(25a)의 개수(1개)보다 2개 더 많다. 따라서, 커패시터 본체(21) 전체를 통해서도, (+)내부 전극(27a)의 개수가 (+)내부 전극(25a)의 개수보다 더 많게 된다. 결국, 복수의 (+)내부 전극(27a)과 (-)내부 전극(26a, 28a)에 의해 형성되는 제1 커패시터 소자의 용량은, 복수의 (+)내부 전극(25a)과 (-)내부 전극(26a, 28a)에 의해 형성되는 제2 커패시터 소자의 용량보다 더 크게 된다. 왜냐하면, 제1 커패시터 소자(26a/27a/28a의 반복 적층)는 제2 커패시터 소자(28a/25a/26a의 반복 적층)보다 더 많은 내부 전극수를 갖기 때문이다.
도 5의 실시형태에서는, 블록 내에서, 내부 전극들이 25a, 26a, 27a, 28a, 27a, 26a, 27a 및 28a의 순서로 배치되었으나, 이에 한정되는 것은 아니다. 4종류의 내부 전극(25a~28a)을 다른 순서로 배치하여 내부 전극(27a)의 개수를 다른 내부 전극(25a)의 개수보다 더 크게 할 수도 있다. 또한 블록 내에서, 내부 전극(25a)의 개수를 다른 내부 전극(27a)의 개수보다 더 크게 할 수도 있다. 뿐만 아니라, 블록 내에 배치된 내부 전극(27a)의 개수를 더 늘림으로써, 상기 제1 커패시터 소자(26a/27a/28a의 반복 적층)의 용량(커패시턴스)을 더욱 크게 할 수도 있다(이 경우, 하나의 블록 내에 배치되는 내부 전극의 수는 더 늘어남).
도 6은, 서로 다른 용량을 갖는 커패시턴스 소자들을 구현한 8단자 커패시터 어레이(200)의 예를 나타낸 도면이다. 도 6을 참조하면, 커패시터 본체(201)의 양측면에는 제1 극성 외부 전극(205, 207, 209, 211)과 제2 극성 외부 전극(206, 208, 210, 212)이 배치되고, 본체(201) 내에는 12개의 내부 전극이 하나의 블록을 형성하고 이 블록이 반복 적층되어 있다. 블록 내에는, 외부 전극(205~212)에 각각 연결된 8종류의 내부 전극(205a~212a)이 도면부호 205a, 206a, 207a, 208a, 209a, 210a, 211a, 212a, 211a, 210a, 211a 및 212a의 순서로 연속 배치되어 있다.
도 6에 도시된 바와 같이, 제1 위치의 제1 극성 외부 전극(211)에 연결된 내부 전극(211a)의 개수가, 제1 위치와 다른 제2 위치의 제1 극성 외부 전극(예컨대, 209)에 연결된 내부 전극(209a)의 개수보다 많다. 따라서, 내부 전극(211a)을 갖는 적층 커패시터 소자는, 내부 전극(209a)을 갖는 적층 커패시터 소자보다 더 큰 용량을 갖게 된다. 구체적인 내부 전극의 배열 순서는 도 6에 도시된 것에 한정되지 않으며, 블록 내의 내부 전극 총 개수 및 그 배열 방법을 변경함으로서, 원하는 특정 커패시터 소자의 용량을 조절할 수 있다.
도 7의 실시형태는, 내부 전극의 폭과 넓이를 조절하으로써, 단일 칩 내의 적층 커패시터 소자들 간 크로스 토크를 더 효과적으로 방지하는 방안을 제공해준다.
도 7의 커패시터 어레이(60)는, 제2 극성((-)극성) 내부 전극(66a, 68a)의 메인부의 폭(W2)과 길이(L2)가 제1 극성((+)극성) 내부 전극(65a, 67a)의 메인부의 폭(W1)과 길이(L1)보다 더 크다는 점을 제외하고는 전술한 도 3의 커패시터(10)와 거의 같다. 여기서, '내부 전극의 메인부(main portion)'는 리드를 제외한 내부 전극의 주요 부분을 말하는 것으로, 도 7에서는 직사각형의 형상을 갖는다.
이와 같이, (-) 내부 전극(66a, 68a) 메인부의 폭 및 길이를 (+)내부 전극(65a, 67a) 메인부의 폭과 길이보다 더 크게 하면, 상호 인접 배치된 2개의 (+)내부 전극(65a와 67a)이 이들 사이에 배치된 그라운드 전극(즉, (-)내부 전극: 66a 또는 68a)에 의해 더욱 확실히 차폐된다. 따라서, 단일 칩 내의 적층 커패시터 소자 간의 크로스 토크 현상을 더 억제할 수 있다. 특히, 커패시터 어레이의 제조 공정 중에 적층 방향에 있어서의 내부 전극 정렬 불량(mis-alignment)이 발생하더라도, 상호 인접한 (+) 내부 전극이 그라운드 전극을 벗어나 부분적으로 중첩될 확률이 더욱 낮아지게 되고, 이에 따라 내부 전극 정렬 불량에 거의 무관하게 신호 라인 사이(또는 전원 라인 사이)의 크로스 토크를 더욱 효과적으로 억제할 수 있다.
내부 전극 정렬 불량으로 인한 크로스 토크 발생을 억제하는 효과는, 도 9를 통하여 더 명확히 알 수 있다. 도 9(a)와 같이, 커패시터 어레이(60)가 서로 다른 신호 라인(S1, S2)에 연결되어 EMI 필터 어레이로 사용될 수 있다. 이 경우, 도 9(b)와 같이, (+)내부 전극(67a)의 정렬 불량이 발생하더라도, 인접한 2개의 (+)내부 전극(65a, 67a)은 더 큰 폭과 길이의 (-)내부 전극(66a)에 의해 더 확실히 차폐됨으로써 크로스 토크 현상을 효과적으로 억제한다. 마찬가지로, 도 9(c)에 도시된 바와 같이 (+)내부 전극(65a)의 정렬 불량이 발생하더라도, 인접한 2개의 (+)내부 전극(67a, 65a)은 더 큰 폭과 길이의 (-)내부 전극(68a)에 의해 더 확실히 차폐됨으로써 크로스 토크 현상을 효과적으로 억제한다. 커패시터 어레이(60)가 서로 다른 전원 회로를 위한 디커플링 커패시터 어레이로 사용될 경우에도 전원 라인간 전자기 간섭이 감소되고, 상술한 크로스 토크 방지 효과를 얻을 수 있다.
도 7의 실시형태에서는, 마운팅 공정의 에러 등에 의해 외부 전극(65, 67)과 외부 전극(66, 68)을 서로 바꾸어 회로 기판에 실장하면(즉, 외부 전극(65, 67)에 (-)전압이 인가되고, 외부 전극(66, 68)에 (+)전압이 인가되면), (-)내부 전극(65a, 67a) 메인부의 폭(W1)과 길이(L1)가 (+)내부 전극(66a, 68a) 메인부의 폭(W2)과 길이(W2)보다 작게 되므로, 상호 인접한 (+)내부 전극(66a, 68a)이 그라운드 전극(내부 전극(65a, 67a))을 벗어나 부분적으로 중첩될 확률이, 도 3의 커패시터 어레이(10)에서보다 더 커지게 된다. 따라서, 커패시터 어레이(60)의 실장시 외부 전극의 극성을 구별하여야 한다. 이러한 외부 전극의 극성 구별을 용이하게 하기 위해 커패시터 본체(61)의 외면에, 인쇄 등의 방법을 사용하여 외부전극 극성 구별용 마크(69)가 표시될 수 있다. 예를 들어, 본체(61) 상면의 일측단에 원형 등 특정 모양의 마크(69)(특히 커패시터 어레이의 방향성을 한정하는 마크)를 형성함으로써, 외부 전극 극성을 구별시킬 수 있다. 도 7의 예에서는, 커패시터 어레이(60)의 중심을 기준으로 마크가 중심 위에 있도록 어레이(60)를 위치시켰을 경우, 마크의 좌측면에 형성된 외부 전극이 (+)외부 전극으로 지정된다.
도 7에서는, (-)내부 전극 메인부의 폭과 크기를 (+)내부 전극 메인부의 폭과 길이보다 항상 더 크게 하였지만, 이에 한정되는 것은 아니다. 예컨대, (-)내부 전극(66a, 68a) 메인부의 폭과 크기는 (+)내부 전극(65a) 메인부의 폭과 크기보다는 크고, (+)내부 전극(67a) 메인부의 폭과 크기보다는 작게 할 수도 있다. 이 경우에는, (-)내부 전극의 메인부(예: 66a)는 그와 인접 배치된 (+)내부 전극 중 어 느 하나(예: 65a)의 메인부보다 더 큰 폭과 길이를 갖기 때문에, 내부 전극의 정렬 불량으로 인한 크로스 토크 발생 가능성을 억제할 수 있다. 이 경우에도, 외부 전극의 극성 구별을 용이하게 하기 위해 본체 외면에 극성 구별용 마크가 표시될 수 있다.
도 10 및 도 11은 본 발명의 실시형태에 따른 커패시터 어레이의 여러 가지 사용예를 나타내는 회로도이다.
도 10을 참조하면, 커패시터 어레이(10, 20, 60)는 통신용 IC칩과 같은 2이상의 전원 단자를 갖는 IC 전원 회로의 디커플링 커패시터로 사용될 수 있다. 예컨대, 커패시터 어레이(10)의 (+)외부 전극을 서로 다른 전원(P1, P2)의 전원 라인에 연결하고 (-)외부 전극을 그라운드에 연결하여, 어레이(10) 내의 적층 커패시터 소자를 각 전원 회로에 병렬로 연결시킨다. 도면부호 PWR1 및 PWR2는 IC(50)의 전원 단자이고, GND1 및 GND2는 IC(50)의 그라운드 단자이다. 이로써, 커패시터 어레이(10)는 2개의 전원 회로를 위한 디커플링 커패시터로 사용할 수 있다.
도 11을 참조하면, 커패시터 어레이(10, 20, 60)는 CPU(55)의 전원 회로에 병렬로 연결되어 있다. 모든 (+)외부 전극을 서로 연결하고 모든 (-)외부 전극을 서로 연결함으로써, 커패시터 어레이 내의 2개 커패시터 소자는 서로 병렬 연결된다. 서로 병렬 연결된 2개 커패시터 소자의 (+)외부 전극을 전원 라인(즉, 전원 단 자(PWR)과 전원(P)을 연결한 라인)에 연결하고, (-)외부 전극을 그라운드에 연결함으로써, 1개의 전원 회로를 위한 디커플링 커패시터로 사용할 수 있다.
상술한 2이상의 전원회로를 위한 디커플링 응용이나, 2이상의 신호 라인의 EMI 필터 응용은, '필요한 변경을 가하여' 8단자 커패시터 어레이에도 적용될 수 있다. 본 발명에 따르면, 커패시터 어레이 내에서 (+)외부 전극수 만큼의 적층 커패시터 소자를 구현할 수 있으므로, 총 N(N은 2이상의 정수)개의 (+)외부 전극수를 갖는 커패시터 어레이는 1이상 N이하의 전원 회로 또는 신호 라인에 연결하여 디커플링 커패시터 또는 EMI 필터로 사용될 수 있다.
이상 설명한 실시형태들에서는, 4단자 또는 8단자 커패시터 어레이만을 설명하였지만, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 6단자 또는 10단자 등 4단자 이상의 커패시터 어레이에 본 발명이 적용될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되지 아니한다. 첨부된 청구범위에 의해 권리범위를 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게 자명할 것이다.
본 발명에 따르면, 디라미네이션이 방지되고, 동일 면적내에서의 고용량 구현이 용이하며, 저ESL 특성을 구현할 수 있고, ESR의 과도한 감소를 억제할 수 있다. 또한 커패시터 어레이 내의 적층 커패시터 소자들 간의 크로스 토크가 작고, 특히 내부 전극 정렬이 있더라도 (-) 및 (+) 내부전극의 폭과 길이 조절에 의해 크로스 토크를 효과적으로 억제할 수 있다. 또한 커패시터 어레이 실장을 위한 회로 기판의 배선 경로의 레이아웃 배치가 용이하다.

Claims (17)

  1. 복수의 유전체층이 적층되어 형성되고, 대향하는 제1 및 제2 측면을 갖는 커패시터 본체;
    상기 커패시터 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 각각 단 1개의 리드를 구비하는 단일 전극 플레이트로 된 복수의 제1 극성 내부 전극 및 제2 극성 내부 전극; 및
    상기 제1 측면 및 제2 측면에 각각 형성되고, 상기 리드를 통해 해당 극성의 내부 전극에 연결된 제1극성 외부 전극 및 제2 극성 외부 전극 - 제1 극성 외부 전극은 제1 측면에 형성되고, 제2 극성 외부 전극은 제2 측면에 형성됨 -을 포함하고,
    하나의 적층구조 내에 형성된 복수의 적층 커패시터 소자들을 갖는 커패시터 어레이이며,
    상기 제1 극성 및 제2 극성 외부 전극의 개수는 각각 2이상이며 서로 동일하고, 상기 커패시터 어레이 내의 적층 커패시터 소자들의 총개수는 상기 제1 극성 외부 전극의 개수와 동일한 것을 특징으로 하는 적층 커패시터 어레이.
  2. 제1항에 있어서,
    적층방향을 따라 연속 배치된 4개 이상의 내부 전극이 하나의 블록을 형성하고, 이 블록이 적층방향을 따라 반복 적층된 것을 특징으로 하는 적층 커패시터 어 레이.
  3. 제1항에 있어서,
    상기 커패시터 어레이 내에 형성된 적층 커패시터 소자들은 서로 동일한 커패시턴스를 갖는 것을 특징으로 하는 적층 커패시터 어레이.
  4. 제1항에 있어서,
    상기 커패시터 어레이 내에 형성된 적층 커패시터 소자들 중 적어도 2개의 커패시터 소자는 서로 다른 커패시턴스를 갖는 것을 특징으로 하는 적층 커패시터 어레이.
  5. 제4항에 있어서,
    제1 위치의 제1 극성 외부 전극에 연결되는 내부 전극의 개수는, 제1 위치와 다른 제2 위치의 제1 극성 외부 전극에 연결되는 내부 전극의 개수와 다른 것을 특징으로 하는 적층 커패시터 어레이.
  6. 제1항에 있어서,
    상기 적층 커패시터 어레이는 4단자 커패시터이고,
    상기 제1 측면에는 제1극성의 제1 및 제3 외부 전극이 배치되고, 상기 제2 측면에는 제2 극성의 제2 및 제4 외부 전극이 상기 제1 및 제3 외부 전극과 각각 대향하도록 배치된 것을 특징으로 하는 적층 커패시터 어레이.
  7. 제6항에 있어서,
    적층방향을 따라 연속 배치된 4개의 내부 전극이 하나의 블록을 형성하고, 이 블록이 반복 적층되고,
    상기 블록을 형성하는 4개 내부 전극의 리드는 적층방향에 있어서 서로 중첩되지 않는 위치에 인출되어 각각 서로 다른 위치의 외부 전극에 연결된 것을 특징으로 하는 적층 커패시터 어레이.
  8. 제7항에 있어서,
    상기 블록은 제1 내지 제4 내부 전극을 포함하되, 상기 제1 내지 제4 내부 전극은 리드를 통해 상기 제1 내지 제4 외부 전극에 각각 연결되고,
    상기 제1 내지 제4 내부 전극은 상기 블록 내에서 제1, 2, 3 및 4 내부 전극의 순서로 연속하여 배치된 것을 특징으로 하는 적층 커패시터 어레이.
  9. 제6항에 있어서,
    적층방향을 따라 연속 배치된 8개의 내부 전극이 하나의 블록을 형성하고, 이 블록이 반복 적층되고,
    상기 블록은 제1 내지 제4 내부 전극을 포함하되, 상기 제1 내지 제4 내부 전극은 리드를 통해 상기 제1 내지 제4 외부 전극에 각각 연결되고,
    상기 제1 내지 제4 내부 전극은 상기 블록 내에서 제1, 2, 3, 4, 3, 2, 3 및 4 내부 전극의 순서로 연속하여 배치된 것을 특징으로 하는 적층 커패시터 어레이.
  10. 제1항에 있어서,
    상기 적층 커패시터 어레이는 8단자 커패시터이고,
    상기 제1 측면에는 제1극성의 제1, 3, 5 및 7 외부 전극이 배치되고, 상기 제2 측면에는 제2 극성의 제2, 4, 6 및 8 외부 전극이 상기 제1, 3, 5 및 7 외부 전극과 각각 대향하도록 배치된 것을 특징으로 하는 적층 커패시터 어레이.
  11. 제10항에 있어서,
    적층방향을 따라 연속 배치된 8개의 내부 전극이 하나의 블록을 형성하고, 이 블록이 반복 적층되고,
    상기 블록을 형성하는 8개 내부 전극의 리드는 적층방향에 있어서 서로 중첩되지 않는 위치에 인출되어 각각 서로 다른 위치의 외부 전극에 연결된 것을 특징으로 하는 적층 커패시터 어레이.
  12. 제11항에 있어서,
    상기 블록은 제1 내지 제8 내부 전극을 포함하되, 상기 제1 내지 제8 내부 전극은 리드를 통해 상기 제1 내지 제8 외부 전극에 각각 연결되고, 상기 제1 내지 제8 내부 전극은 상기 블록 내에서 제1, 2, 3, 4, 5, 6, 7 및 8 내부 전극의 순서 로 연속하여 배치된 것을 특징으로 하는 적층 커패시터 어레이.
  13. 제10항에 있어서,
    적층방향을 따라 연속 배치된 12개의 내부 전극이 하나의 블록을 형성하고, 이 블록이 반복 적층되고,
    상기 블록은 제1 내지 제8 내부 전극을 포함하되, 상기 제1 내지 제8 내부 전극은 리드를 통해 상기 제1 내지 제8 외부 전극에 각각 연결되고,
    상기 제1 내지 제8 내부 전극은 상기 블록 내에서 제1, 2, 3, 4, 5, 6, 7, 8, 7, 6, 7 및 8 내부 전극의 순서로 연속하여 배치된 것을 특징으로 하는 적층 커패시터 어레이.
  14. 제1항에 있어서,
    상기 제2 극성 내부 전극의 메인부의 폭과 길이는, 상기 제1 극성 내부 전극의 메인부의 폭과 길이보다 더 큰 것을 특징으로 하는 적층 커패시터 어레이.
  15. 제14항에 있어서,
    상기 커패시터 본체의 외면 상에는, 외부 전극의 극성을 구별하기 위한 마크가 표시된 것을 특징으로 하는 적층 커패시터 어레이.
  16. 제1항에 있어서,
    각각의 제2 극성 내부 전극의 메인부는 인접 배치된 제1극성 내부 전극 중 적어도 하나의 메인부보다 더 큰 폭과 길이를 갖는 것을 특징으로 하는 적층 커패시터 어레이.
  17. 제1항에 있어서,
    상기 제1 극성의 외부 전극들은 1개 이상에서 제1 극성 외부 전극의 총개수 이하의 서로 다른 신호 라인 또는 전원 라인에 연결되고, 제2 극성 외부 전극은 그라운드에 연결된 것을 특징으로 하는 적층 커패시터 어레이.
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