KR20090014445A

KR20090014445A - 적층형 칩 커패시터

Info

Publication number: KR20090014445A
Application number: KR1020070078398A
Authority: KR
Inventors: 이병화; 위성권; 정해석; 박동석; 박상수; 박민철
Original assignee: 삼성전기주식회사
Priority date: 2007-08-06
Filing date: 2007-08-06
Publication date: 2009-02-11
Also published as: US7502216B2; JP2009044119A; JP5417637B2; KR100887124B1; JP2013048299A; US20090034154A1; JP5186711B2

Abstract

본 발명의 일 양태에 따른 적층형 칩 커패시터는, 복수의 유전체층이 적층되어 형성된 커패시터 본체와; 상기 커패시터 본체 내에서 상기 유전체층을 사이에 두고 서로 다른 극성의 내부 전극이 서로 대향하도록 교대로 배치되고, 각각 상기 커패시터 본체의 측면으로 인출된 1개 이상의 리드를 갖는 복수의 내부 전극과; 각각 적층방향을 따라 연장되도록 상기 커패시터 본체의 대향하는 제1 및 제2 측면에 형성되어 상기 리드를 통해 상기 내부 전극과 전기적으로 연결된 복수의 외부 전극 - 상기 복수의 외부 전극은 각 측면에서 이종 극성의 외부 전극이 서로 교대하도록 배치됨 -;을 포함한다. 적층 방향으로 연속 배치된 복수의 내부 전극이 하나의 블록을 이루고, 그 블록이 반복 적층되고, 상기 각 내부 전극의 리드수의 평균은 전체 외부 전극 수의 1/2보다 작고, 적층 방향으로(상하로) 인접한 서로 다른 극성의 내부 전극의 리드는 적층방향에서 볼 때 항상 서로 인접하도록 배치되고, 동일 극성을 갖는 내부 전극들은 상기 외부 전극들에 의해 모두 전기적으로 연결되어 있다.

적층형 칩 커패시터, 등가직렬 인덕턴스

Description

적층형 칩 커패시터{Multilayer Chip Capacitor}

본 발명은 적층형 칩 커패시터에 관한 것으로, 특히 감소된 등가직렬 인덕턴스(ESL; Equivalent Serial Inductance)를 나타내면서 적절한 등가직렬 저항(ESR; Equivalent Serial Resistance)을 유지하며, 커패시터의 정전용량 검사가 용이한 다단자 적층형 칩 커패시터에 관한 것이다.

적층형 칩 커패시터는 LSI의 전원 회로 내에 배치되는 디커플링 커패시터 또는 신호 라인의 고주파 노이즈를 제거하기 위한 용량성 부품으로서 유용하게 사용될 수 있다. 전원 회로를 안정화시키기 위해서, 적층형 칩 커패시터는 보다 낮은 ESL 값을 가져야한다. 이러한 요구는 전자장치의 고주파, 고전류화의 경향에 따라 더욱 증가되고 있다. 전원 회로의 안정성은 적층형 칩 커패시터의 ESL뿐만 아니라 ESR에도 의존한다. ESR이 너무 작은 값을 가지면, 전원 회로의 안정성이 약화되어 공진 발생시 전압이 급격히 변동하게 된다. 따라서, ESR은 적절한 값을 유지하는 것이 바람직하다.

ESL의 감소를 위해, 미국특허 제5,880,925호는, 서로 다른 극성을 갖는 제1 내부 전극과 제2 내부 전극의 리드를 서로 인접하여 깍지낀 배열(interdigitated arrangement)로 배치시키는 방안을 제안하고 있다. 도 1a는 이러한 종래 적층형 칩 커패시터의 내부 전극 구조를 나타내는 분해 사시도이며, 도 1b는 도 1a의 적층형 칩 커패시터(50)의 외형을 나타내는 시시도이다.

도 1a를 참조하면, 유전체층(11a, 11b) 상에는 이종극성을 갖는 제1 및 제2 내부 전극(12, 13)이 형성되어 있다. 유전체층(11a, 11b)이 반복하여 교대로 적층됨으로써 커패시터 본체(20)가 형성된다. 각각의 내부 전극(12, 13)은 리드(16, 17)를 통해 외부 전극(31, 32)에 연결된다(도 1b 참조). 제1 내부 전극(12)의 리드(16)는 제2 내부 전극(13)의 리드(17)와 인접하여 깍지낀 배열로 배치되어 있다. 인접한 리드에 공급되는 전압의 극성이 다르기 때문에, 외부 전극으로부터 흐르는 고주파 전류에 의해 발생된 자속이 인접한 리드 사이에서 상쇄되고 이에 따라 ESL이 감소된다.

각각의 내부 전극(12, 13)은 4개의 리드를 갖고 있다. 이 4개의 리드에서 발생하는 저항은 서로 병렬로 연결되므로, 커패시터 전체의 저항은 매우 낮아지게 된다. 그 결과 커패시터의 ESR은 너무 작아지게 된다. ESR이 너무 작으면, 전원 회로의 불안정성을 초래한다.

ESR이 너무 낮아지는 것을 방지하기 위해, 미국특허 제6,441,459호는 하나의 내부 전극에 하나의 리드만을 사용하는 방안을 제안하고 있다. 그러나, 상기 미국특허에 따르면, 각 내부 전극이 단 1개의 리드를 갖고 있으므로 ESL이 다소 증가한다. 또한 동일 극성의 내부 전극들이 커패시터 내에서 전기적으로 연결되어 있지 않아 커패시터의 정전 용량 검사가 용이하지 않은 단점이 있다.

본 발명은, 적절한 ESR을 유지하여 ESR의 과도한 감소로 인한 전원 공급 회로의 불안정성이 방지됨과 아울러 ESL이 더욱 감소되고 커패시터의 정전 용량 검사가 용이한 다단자 적층형 칩 커패시터를 제공한다.

본 발명의 일 양태에 따른 적층형 칩 커패시터는,

복수의 유전체층이 적층되어 형성된 커패시터 본체와;

상기 커패시터 본체 내에서 상기 유전체층을 사이에 두고 서로 다른 극성의 내부 전극이 서로 대향하도록 교대로 배치되고, 각각 상기 커패시터 본체의 측면으로 인출된 1개 이상의 리드를 갖는 복수의 내부 전극과;

각각 적층방향을 따라 연장되도록 상기 커패시터 본체의 대향하는 제1 및 제2 측면에 형성되어 상기 리드를 통해 상기 내부 전극과 전기적으로 연결된 복수의 외부 전극 - 상기 복수의 외부 전극은 각 측면에서 이종 극성의 외부 전극이 서로 교대하도록 배치됨 -;을 포함하되,

적층 방향으로 연속 배치된 복수의 내부 전극이 하나의 블록을 이루고, 그 블록이 반복 적층되고,

상기 각 내부 전극의 리드수의 평균은 전체 외부 전극 수의 1/2보다 작고,

적층 방향으로(상하로) 인접한 서로 다른 극성의 내부 전극의 리드는 적층방향에서 볼 때 항상 서로 인접하도록 배치되고,

동일 극성을 갖는 내부 전극들은 상기 외부 전극들에 의해 모두 전기적으로 연결되어 있다.

본 발명의 실시형태에 따르면, 상기 각각의 내부 전극은 상기 제1 및 제2 측면에 각각 인출된 총 2개의 리드를 가질 수 있다. 각각의 내부 전극에 있어서, 제1 측면으로 인출된 리드는 제2 측면으로 인출된 리드에 대해서 1칸 옆의 외부 전극 위치만큼 오프셋될 수 있다. 제1 및 제2 측면 각각에 인출된 상기 리드들은 각 측면에서 볼 때 적층방향을 따라 지그재그 형태로 배치될 수 있다.

상기 적층형 칩 커패시터는, 상기 제1 및 제2 측면 각각에 4개씩의 외부 전극을 갖는 8단자 커패시터일 수 있다. 상기 제1 측면에는 제1 내지 제4 외부 전극이 순차적으로 배치되고, 상기 제2 측면에는 제5 내지 제8 외부 전극이 순차적으로 배치될 수 있다.

본 발명의 실시형태에 따르면, 상기 8단자 커패시터에 있어서, 순차적으로 연속하여 적층된 제1 내지 제6 내부 전극(6개의 내부 전극)이 상기 각각의 블록을 형성할 수 있다.

상기 제1 내지 제6 내부 전극은 상기 제1 및 제2 측면에 각각 인출된 총 2개의 리드를 가질 수 있다. 상기 제1 측면에 인출된 상기 제1 내지 제4 내부 전극의 리드는 상기 제1 내지 제4 외부 전극에 각각 접속되도록 배치되고, 상기 제1 측면에 인출된 상기 제5 내부 전극의 리드는 상기 제3 외부 전극에 접속되도록 배치되고, 상기 제1 측면에 인출된 상기 제6 내부 전극의 리드는 상기 제2 외부 전극에 접속되도록 배치될 수 있다. 이러한 리드 배치에 의해, 상기 제1 측면으로 인출되는 리드들은 적층방향을 따라 지그재그 형태로 배치될 수 있다. 또한 제2 측면으로 인출되는 리드들도 제2 측면에서 보았을 때 제5 외부 전극과 제8 외부 전극 사이에서 지그재그 형태로 배치되고, 특히 동일 내부 전극으로부터 제1 측면으로 인출된 대응 리드에 대해서 1칸 옆의 외부 전극 위치만큼 오프셋될 수 있다.

본 발명의 다른 실시형태에 따르면, 상기 8단자 커패시터에 있어서, 순차적으로 연속하여 적층된 8개의 내부 전극이 상기 각각의 블록을 형성할 수 있다.

상기 8개의 내부 전극이 하나의 블록을 이루는 경우, 상기 각각의 내부 전극은 총 2개의 리드를 가질 수 있다. 특히, 상기 8개의 내부 전극 중 2개의 내부 전극 각각은, 상기 제1 측면에 인출된 2개의 리드를 갖고, 다른 2개의 내부 전극 각각은, 상기 제2 측면에 인출된 2개의 리드를 갖고, 나머지 4개의 내부 전극 각각은, 상기 제1 및 제2 측면에 각각 인출된 2개의 리드를 가질 수 있다.

상기 8개의 내부 전극이 하나의 블록을 이루는 경우, 상기 각각의 내부 전극은 1개 내지 4개의 리드를 가질 수도 있다. 제1 예로서, 상기 각각의 내부 전극은 3개 또는 2개의 리드를 가질 수 있다. 제2 예로서, 상기 각각의 내부 전극은 3개의 리드를 가질 수 있다. 제3 예로서, 상기 각각의 내부 전극은 3개 또는 4개의 리드를 가질 수 있다.

본 발명의 또 다른 실시형태에 따르면, 상기 8단자 커패시터에 있어서, 순차적으로 연속하여 적층된 10개의 내부 전극이 상기 각각의 블록을 형성할 수 있다.

상기 10개의 내부 전극이 하나의 블록을 형성하는 경우, 상기 각각의 내부 전극은 1개 또는 4개의 리드를 가질 수 있다. 특히, 상기 8개의 내부 전극 중 2개의 내부 전극 각각은, 4개의 내부 전극을 갖고, 나머지 6개의 내부 전극은 단 1개의 리드를 가질 수 있다. 상기 단 1개의 리드를 갖는 8개의 내부 전극은, 제1 측면으로 인출된 리드를 각각 1개씩 갖는 4개의 내부 전극과, 제2 측면으로 인출된 리드를 각각 1개씩 갖는 다른 4개의 내부 전극을 포함할 수 있다.

상기 적층형 칩 커패시터는 상기 제1 및 제2 측면 각각에 3개씩의 외부 전극을 갖는 6단자 커패시터일 수 있다.

본 발명의 실시형태에 따르면, 상기 6단자 커패시터에 있어서, 순차적으로 연속하여 적층된 8개의 내부 전극이 상기 각각의 블록을 형성할 수 있다.

이 경우, 상기 8개의 내부 전극 중 2개의 내부 전극 각각은 3개의 리드를 갖고, 나머지 6개의 내부 전극 각각은 단 1개의 리드를 가질 수 있다. 상기 단 1개의 리드를 갖는 6개의 내부 전극은, 제1 측면으로 인출된 리드를 1개씩 갖는 3개의 내부 전극과, 제2 측면으로 인출된 리드를 1개씩 갖는 다른 3개의 내부 전극을 포함할 수 있다.

본 발명의 다른 실시형태에 따르면, 상기 6단자 커패시터에 있어서, 순차적으로 연속하여 적층된 6개의 내부 전극이 상기 각각의 블록을 형성할 수 있다.

상기 6개의 내부 전극이 하나의 블록을 이루는 경우, 상기 각각의 내부 전극은 총 2개의 리드를 가질 수 있다.

이와 달리, 상기 6개의 내부 전극이 하나의 블록을 이루는 경우, 상기 각각의 내부 전극은 2개 또는 3개의 리드를 가질 수 있다.

특히, 상기 6개의 내부 전극 중 3개의 내부 전극 각각은, 2개의 리드를 갖고, 나머지 3개의 내부 전극 각각은 3개의 리드를 가질 수 있다.

본 발명의 실시형태들에 따르면, 각 내부 전극의 리드 수의 평균은 총 외부 전극 개수의 1/2보다 작다. 이에 따라 ESR이 과도하게 작아지는 것을 방지할 수 있다. 뿐만 아니라, 상하로 인접한 서로 다른 극성의 내부 전극들의 리드는 항상 수평 방향으로 서로 인접하도록 배치되어 있다. 이에 따라 ESL의 증가 요인을 억제할 수 있다. 이에 더하여, 동일 극성의 내부 전극들은 모두 커패시터 내에서 전기적으로 연결되어 있으므로, 정전용량의 검사가 용이하다.

본 발명에 따르면, 커패시터의 ESR이 과도하게 낮아지는 것을 방지하고, ESL이 더욱 감소된다. 이에 따라, 전원 회로의 안정성을 향상시키는 데에 기여하게 된다. 뿐만 아니라, 동일 극성을 갖는 모든 내부 전극들이 외부의 커넥트 수단 없이 커패시터 자체 내에서 전기적으로 연결되어 있기 때문에, 정전용량의 검사가 용이하다.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

도 2는 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 단면도이고, 도 3은 도 2의 커패시터의 외형을 나타내는 사시도이다. 도 2의 단면도는 내부 전극이 보이도록 도 3의 커패시터를 수평으로 자른 단면도에 해당한다. 도 2 및 3의 실시형태는 8단자 커패시터(외부 전극이 8개임)에 해당한 다.

도 2 및 3을 참조하면, 커패시터(100)는 커패시터 본체(120)와, 그 본체 양 측면에 형성된 8개의 외부 전극(131, 132, 133, 134, 135, 136, 137, 138: 순차적으로, 제1 내지 제8 외부 전극)을 포함한다. 커패시터 본체(120)는 복수의 유전체층이 적층됨으로써 형성된다. 이 본체(120) 내에는 복수의 내부 전극들(1010, 1020, 1030, 1040, 1050, 1060: 순차적으로, 제1 내지 제6 내부 전극)이 상기 유전체층(1000)에 의해 서로 분리되어 배치되어 있다. 내부 전극들(1010~1020)은, 유전체층(1000)을 사이에 두고 서로 다른 극성의 내부 전극이 서로 대향하도록 교대로 배치됨으로써 커패시턴스를 형성한다. 본체(120)의 제1 측면(A)과 이에 대향하는 제2 측면 각각에는 서로 다른 극성의 외부 전극이 교대로 배치되어 있다.

도 2를 참조하면, 6개의 내부 전극(1010~1060)은 순차적으로 적층되어 하나의 블록을 형성한다. 즉, 6개의 내부 전극(1010~1060)은 적층 방향을 따라 순서대로 배치됨으로써(일점 쇄선의 화살표 참조), 주기적인 적층 구조의 기본 단위(블록)를 이룬다. 이 블록의 반복 적층에 의해, 커패시터 본체(120)가 형성된다. 도 2에서 내부 전극층(1010)부터 시작하여 6개의 연속된 내부 전극(1010, 1020, 1030, 1040, 1050, 1060)을 하나의 블록(점선)으로 설정하고 있으나, 블록의 출발점은 임의적으로 정할 수 있다. 예를 들어, 내부 전극(1020)부터 시작하여 6개의 연속된 내부 전극(1020, 1030, 1040, 1050, 1060, 1010)을 하나의 블록으로 설정할 수도 있다. 어느 내부 전극층을 출발점으로 하여 블록을 설정하든지 하나의 블록은 6개의 연속된 내부 전극층으로 이루어져 있다.

각각의 내부 전극(1010~1060)은 총 2개의 리드(1010a, 1010b), (1020a, 1020b), (1030a, 1030b), (1030a, 1030b), (1040a, 1040b), (1050a, 1050b), (1060a, 1060b)를 가진다. 각 내부 전극이 갖는 2개의 리드(예컨대, 1010a, 1010b) 중 하나의 리드(예컨대, 1010a)는 제1 측면(A)으로 인출되고, 다른 나머지 하나의 리드(예컨대, 1010b)는 제1 측면(A)에 대향하는 제2 측면으로 인출된다. 각 내부 전극이 단 2개의 리드만을 갖고 있으므로, ESR의 과도한 감소가 억제되고, 적절한 ESR가 유지될 수 있다.

또한 도 2에 도시된 바와 같이, 각각의 내부 전극(1010~1060)에 있어서, 제1 측면으로 인출된 리드는 제2 측면으로 인출된 리드에 대해서 1칸 옆의 외부 전극 위치만큼 오프셋되어 있다. 예를 들어, 제1 내부 전극(1010)에 있어서, 제1 측면으로 인출된 리드(1010a)는, 제2 측면으로 인출된 리드(1010b)에 대하여 좌측으로 1칸의 외부 전극 위치만큼 오프셋되어 있다. 이러한 오프셋된 배치를 갖는 2개의 리드가 적층방향을 따라 지그재그로 배치됨으로써(도 4(a) 참조), 동일 극성의 내부 전극들은 모두, 커패시터 내에서 전기적으로 연결되어 진다.

예를 들어, +극성의 제1 내부 전극(1010)은 리드(1010b)에 연결된 제7 외부 전극(137)을 통해 +극성의 제5 내부 전극(1050)과 전기적으로 연결되고, +극성의 제5 내부 전극(1050)은 리드(1050a)에 연결된 제3 외부 전극(133)을 통해 +극성의 제3 내부 전극(1030)과 전기적으로 연결된다. 이에 따라, 모든 +극성의 내부 전극, 즉 제1, 3 및 5 내부 전극(1010, 1030, 1050)은 커패시터 내에서 서로 전기적으로 연결된다.

또한, -극성의 제1 내부 전극(1020)은 리드(1020a)에 연결된 제2 외부 전극(132)을 통해 제6 내부 전극(1060)과 전기적으로 연결됨과 아울러, 리드(1020b)에 연결된 제6 외부 전극(136)을 통해 제4 내부 전극(1040)과 전기적으로 연결된다. 이에 따라, 모든 -극성의 내부 내부 전극, 즉 제2, 4 및 6 내부 전극(1020, 1040, 1060)은 커패시터 내에서 서로 전기적으로 연결된다.

동일 극성의 내부 전극들이 (외부 기판의 전극 패드나 외부 커넥트 수단 없이) 커패시터 내에서 전기적으로 연결되어 있다는 것은, 커패시터 제조 후 정전용량 검사를 용이하게 해준다. 즉, 커패시터 자체 내에서 동일 극성의 내부 전극끼리는 모두 연결된 상태에 있다면, 정전용량 검사 장치의 + 및 - 프로브를 단지 2개의 이종극성 외부 전극에 접촉시킴으로써 커패시터 전체의 정전용량 검사가 수행될 수 있다. 그러나, 내부 전극 중 하나라도 동일 극성의 다른 내부 전극에 연결되지 않은 것이 있다면, 커패시터의 전체 용량을 검사하기 위해서는, 전극 패드 등 연결 수단을 갖는 외부 기판에 커패시터를 실장하거나 외부의 다른 커넥터 수단을 사용 하여야만 하는 불편이 따른다.

본 실시형태에 따르면, 적층방향(z 방향)에서 볼 때, 상호 인접한 이종 극성의 내부 전극들의 리드(예컨대, +극성 리드(1010a, 1010b)와 -극성 리드(1020a, 1020b)는 항상 서로 인접하도록 배치된다. 이에 따라 커패시터의 ESL이 최소화되는 잇점을 얻을 수 있다.

또한 본 실시형태에 따르면, 커패시터 본체(120)의 각 측면에 인출된 리드들은 각 측면에서 바라 보았을 때 적층방향을 따라 지그재그 형태로 배치되어 있다. 이러한 리드의 지그재그형 배치는 도 4(a)에 명확히 나타나 있다.

도 4(a)는 도 2의 커패시터에 있어서 커패시터 본체 제1 측면(A)으로 인출되는 리드들의 배치를 나타내고, 도 5(b)는 종래예에 따른 적층형 칩 커패시터(도 1a 참조)에 있어서 커패시터 본체의 일면으로 인출되는 리드들의 배치를 나타낸다.

도 4(a)를 참조하면, 일 측면(A)에 인출된 제1 내지 제4 내부 전극의 리드(1010a, 1020a, 1030a, 1040a)는 제1 내지 제4 외부 전극(131, 132, 133, 134)에 각각 접속되도록 배치되고, 제5 내부 전극의 리드(1050a)는 제3 외부 전극(133)에 접속되도록 배치되고, 제6 내부 전극의 리드(1060a)는 제2 내부 전극에 접속되도록 배치되어 있다. 이러한 리드 배치가 각 블록마다 반복됨에 따라, 커패시터 본체 제 1 측면에 인출되는 리드들은 적층 방향을 따라 지그재그 형태로 배치된다. 제1 측면(A)에 대향하는 제2 측면으로 인출되는 리드들도 지그재그 형태로 배치됨을 알 수 있다(도 2 참조).

이러한 '리드들의 지그재그형 배치'는 '상하로(적층방향으로) 인접한 동일 극성의 리드들 간의 상호 인덕턴스'를 감소시켜주는 잇점을 제공한다. 도 4(a)에 도시된 바와 같이, 동일 외부 전극에 접속되는 상하로 인접한 리드 간의 평균 거리는 2개의 유전체층 두께보다 크다. 예컨대, 외부 전극(131)에 접속되는 상하로 인접한 리드들(1010a) 간의 거리는 거의 6개 유전체층 두께(D)에 해당한다. 이와 같이 상하로 인접한 동일 극성의 리드들 간의 거리가 커지면, 이들 간의 자기적 결합에 의한 강한 상호 인덕턴스는 감소되거나 억제된다. 이에 따라 커패시터의 ESL은 더욱 더 저감된다.

이에 반하여, 종래 커패시터(도 1a 및 도 1b 참조)는 상기 설명한 '리드들의 지그재그형 배치'를 갖고 있지 않다. 따라서, 이러한 종래의 커패시터에서는, 도 3(b)에 도시된 바와 같이, 동일한 외부 전극에 접속되는 상하로 인접한 리드 간의 평균 거리는 비교적 짧다. 예컨대, 외부 전극(31)에 접속되는 상하로 인접한 리드들(16) 간의 거리는 단지 2개의 유전체층 두께(d)에 불과하다. 따라서 동일 극성의 리드들간의 강한 상호 인덕턴스로 인해, 본 실시형태에 비하여 ESL이 상대적으로 크다.

도 5는 도 2의 커패시터를 위한 내부 전극용 인쇄 스크린 패턴의 일례를 나타낸 평면도이다. 내부 전극은 유전체층 상의 스크린 영역(1000')에 의해 개방된 전극 패턴 영역(EA)에 형성된다. 도 5와 같은 인쇄 스크린 패턴을 준비함으로써, 적층방향으로 인접한 상하 내부 전극의 리드 영역(예컨대, '7'번 리드 영역(도 2에서 도면부호 1010b에 해당)과 '2'번 리드 영역(도 2에서 도면부호 1020a에 해당))이 서로 만난다. 이와 같이 상하로 인접한 내부 전극의 리드 영역이 인쇄 스크린 패턴의 레이 아웃 상에서 서로 만나서 하나의 영역(EA)을 이룸으로써, 제조공정 중 절단 오차로 인해 리드가 외부 전극으로부터 오픈되는 경우가 근원적으로 방지되는 장점을 얻을 수 있다.

도 6은 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 단면도이다. 이 실시형태에서는, 순차적으로 연속하여 적층된 8개의 내부 전극(2010~2080)이 하나의 블록을 형성한다. 특히, 각 내부 전극(2010~2080)은 2개의 리드를 갖되, 2개의 내부 전극(2010, 2020)은 제1 측면으로 인출된 2개의 리드를 갖고, 다른 2개의 내부 전극(2050, 2060)은 제2 측면으로 인출된 2개의 리드를 갖는다. 나머지 4개의 내부 전극(2030, 2040, 2070, 2080)은 제1 측면과 제2 측면에 각각 이출된 2개의 리드를 갖는다. 도 6의 커패시터도 도 3의 외형을 갖는다.

도 6의 실시형태도, 상하로 인접한 이종 극성의 내부 전극의 리드들은 항상 서로 인접하고(따라서, ESL 감소), 동일 극성의 내부 전극들은 모두 커패시터 내에 서 서로 연결되어 있다(따라서, 정전용량 검사 용이). 또한 각 내부 전극이 단 2개의 리드를 구비함으로써, 과도한 ESR의 감소를 방지할 수 있다.

도 7 내지 도 10은 본 발명의 또 다른 실시예들에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타낸 단면도들이다. 이 실시형태들도 8단자 커패시터에 해당하며 도 3의 외형을 갖는다.

도 7에 도시된 바와 같이, 각 내부 전극은 반드시 2개만의 리드를 가질 필요는 없다. 하나의 블록을 형성하는 8개의 내부 전극(3010~3080) 중 일부(3020, 3040, 3060, 3080)은 각각 2개의 리드를 갖고, 나머지 내부 전극들(3010, 3030, 3050, 3070)은 3개의 리드를 가질 수 있다. 각 내부 전극의 리드수의 평균은, (2+2+2+2+3+3+3+3)/8 = 2.5개이다.

또한, 도 8에 도시된 바와 같이, 하나의 블록을 형성하는 8개의 내부 전극(4010~4080)는 각각 3개의 리드를 가질 수도 있다. 다른 방안으로서, 도 9에 도시된 바와 같이, 각 내부 전극(5010~5080)은 3개 또는 4개의 리드를 가질 수도 있다.

또 다른 방안으로서, 도 10에 도시된 바와 같이, 10개의 내부 전극(6010~6100)이 하나의 블록을 형서할 수도 있다. 이 경우, 각각의 내부 전 극(6010~6100)은 4개 또는 1개의 리드를 가질 수 있으며, 특히 2개의 내부 전극(6010, 6020)은 4개의 리드를 갖되, 각 내부 전극(6010, 6020)이 갖는 이종 극성의 리드가 서로 인접하도록 배치될 수 있다. 다른 8개의 내부 전극(6030~6100)은 단 1개의 리드를 가질 수 있다. 여기서, 4개의 리드를 갖는 내부 전극(6010, 6020)은 동일 극성의 내부 전극들을 연결시켜주는 역할을 한다.

또한, 본 발명의 커패시터가 반드시 8단자일 필요는 없다. 예를 들어, 본 발명의 실시형태에 따르면, 커패시터는 6단자 커패시터일 수도 있다. 이러한 예들이 도 11 내지 도 13에 도시되어 있다. 도 11 내지 도 13의 커패시터는 도 14에 도시된 바와 같은 커패시터(200)의 외형을 가질 수 있다.

도 11을 참조하면, 8개의 내부 전극(7010~7080)이 하나의 블록을 형성하며, 각각의 내부 전극(7010~7080)은 3개 또는 1개의 리드를 갖는다. 보다 구체적으로는, 8개의 내부 전극(7010~7080) 중 2개의 내부 전극(7010, 7020)은 3개의 리드를 갖고, 나머지 6개의 내부 전극(7030~7080)은 단 1개의 리드를 갖는다. 여기서, 2개의 내부 전극(7010, 7020)은 동일 극성의 내부 전극들을 서로 연결시켜주는 역할을 한다. 예를 들어, 내부 전극(7010)은 그 자신이 갖는 3개의 리드와 그에 연결된 3개의 외부 전극(231, 233, 235)를 통해 +극성의 내부 전극들(7030, 7050, 7070)을 서로 연결시킨다. 마찬가지로, 내부 전극(7020)은 그 자신이 갖는 3개의 리드와 그에 연결된 3개의 외부 전극(232, 234, 236)을 통해 -극성의 내부 전극들(7040, 7060, 7080)을 서로 연결시킨다.

도 12의 6단자 커패시터에서는, 순차적으로 연속하여 적층된 6개의 내부 전극(8010~8060)이 하나의 블록을 형성한다. 특히, 각각의 내부 전극(8010~8060)은 총 2개의 리드를 갖는다.

도 13의 6단자 커패시터에서도, 순차적으로 연속하여 적층된 6개의 내부 전극(9010~9060)이 하나의 블록을 형성한다. 도 13에서는 각 내부 전극(9010~9060)이 2개 또는 3개의 리드를 갖는데, 특히 3개의 내부 전극(9010, 9030, 9050)은 3개의 리드를 갖고, 나머지 3개의 내부 전극(9020, 9040, 9060)은 2개의 리드를 갖는다.

도 7 내지 13의 실시형태도, 상하로 인접한 이종 극성의 내부 전극의 리드들은 항상 서로 인접하고(따라서, ESL 감소), 동일 극성의 내부 전극들은 모두 커패시터 내에서 서로 연결되어 있다(따라서, 정전용량 검사 용이). 또한 각 내부 전극의 리드수의 평균이 총 외부 전극의 개수의 1/2보다 작음으로써, 과도한 ESR의 감소를 방지할 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다. 예를 들어, 본 발명의 적층형 커패시터에 채용될 수 있는 내부 전극의 형상이나 외부 전극의 수는 전술한 실시형태와 다를 수 있다.

도 1a는 종래의 적층형 칩 커패시터의 내부 전극 구조를 나타내는 분해 사시도이고, 도 1b는 도 1a의 적층형 칩 커패시터의 외형을 나타내는 사시도이다.

도 2는 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 단면도이다.

도 3은 도 2의 커패시터의 외형을 나타내는 사시도이다.

도 4는 본 발명의 실시형태(a) 및 종래예(b)에 따른 적층형 칩 커패시터에 있어서 커패시터 본체의 일면으로 인출되는 리드들의 배치를 나타내는 측면도이다.

도 5는 도 2의 커패시터를 위한 내부 전극용 인쇄 스크린 패턴의 일례를 나타낸 평면도이다.

도 6은 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 단면도이다.

도 7 내지 도 13은 본 발명의 다양한 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 단면도들이다.

도 14는 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 외형을 나타낸 사시도이다.

<도면의 주요부분에 대한 부호의 설명>

100: 적층형 칩 커패시터 120: 커패시터 본체

131~138: 외부 전극 1000: 유전체층

1010, 1020, 1030, 1040, 1050, 1060: 내부 전극

1010a, 1010b, 1020a, 1020b, 1030a, 1030b: 리드

1040a, 1040b, 1050a, 1050b, 1060a, 1060b: 리드

Claims

복수의 유전체층이 적층되어 형성된 커패시터 본체와;

상기 커패시터 본체 내에서 상기 유전체층을 사이에 두고 서로 다른 극성의 내부 전극이 서로 대향하도록 교대로 배치되고, 각각 상기 커패시터 본체의 측면으로 인출된 1개 이상의 리드를 갖는 복수의 내부 전극과;

각각 적층방향을 따라 연장되도록 상기 커패시터 본체의 대향하는 제1 및 제2 측면에 형성되어 상기 리드를 통해 상기 내부 전극과 전기적으로 연결된 복수의 외부 전극 - 상기 복수의 외부 전극은 각 측면에서 이종 극성의 외부 전극이 서로 교대하도록 배치됨 -;을 포함하되,

적층 방향으로 연속 배치된 복수의 내부 전극이 하나의 블록을 이루고, 그 블록이 반복 적층되고,

상기 각 내부 전극의 리드수의 평균은 전체 외부 전극 수의 1/2보다 작고,

적층 방향으로(상하로) 인접한 서로 다른 극성의 내부 전극의 리드는 적층방향에서 볼 때 항상 서로 인접하도록 배치되고,

동일 극성을 갖는 내부 전극들은 상기 외부 전극들에 의해 모두 전기적으로 연결된 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 각각의 내부 전극은 상기 제1 및 제2 측면에 각각 인출된 총 2개의 리 드를 갖고,

각각의 내부 전극에 있어서, 제1 측면으로 인출된 리드는 제2 측면으로 인출된 리드에 대해서 1칸 옆의 외부 전극 위치만큼 오프셋되고,

제1 및 제2 측면 각각에 인출된 상기 리드들은 각 측면에서 볼 때 적층방향을 따라 지그재그 형태로 배치된 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 적층형 칩 커패시터는, 상기 제1 및 제2 측면 각각에 4개씩의 외부 전극을 갖는 8단자 커패시터이고,

상기 제1 측면에는 제1 내지 제4 외부 전극이 순차적으로 배치되고, 상기 제2 측면에는 제5 내지 제8 외부 전극이 순차적으로 배치된 것을 특징으로 하는 적층형 칩 커패시터.
제3항에 있어서,

상기 8단자 커패시터에 있어서, 순차적으로 연속하여 적층된 제1 내지 제6 내부 전극이 상기 각각의 블록을 형성하는 것을 특징으로 하는 적층형 칩 커패시터.
제4항에 있어서,

상기 제1 내지 제6 내부 전극은 상기 제1 및 제2 측면에 각각 인출된 총 2개 의 리드를 갖고,

상기 제1 측면에 인출된 상기 제1 내지 제4 내부 전극의 리드는 상기 제1 내지 제4 외부 전극에 각각 접속되도록 배치되고, 상기 제1 측면에 인출된 상기 제5 내부 전극의 리드는 상기 제3 외부 전극에 접속되도록 배치되고, 상기 제1 측면에 인출된 상기 제6 내부 전극의 리드는 상기 제2 외부 전극에 접속되도록 배치되고,

제2 측면으로 인출되는 리드은 제2 측면에서 보았을 때 제5 외부 전극과 제8 외부 전극 사이에서 지그재그 형태로 배치되고, 동일 내부 전극으로부터 제1 측면으로 인출된 대응 리드에 대해서 1칸 옆의 외부 전극 위치만큼 오프셋된 것을 특징으로 하는 적층형 칩 커패시터.
제3항에 있어서,

순차적으로 연속하여 적층된 8개의 내부 전극이 상기 각각의 블록을 형성하는 것을 특징으로 하는 적층형 칩 커패시터.
제6항에 있어서,

상기 각각의 내부 전극은 총 2개의 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제7항에 있어서,

상기 8개의 내부 전극 중 2개의 내부 전극 각각은 상기 제1 측면에 인출된 2 개의 리드를 갖고, 다른 2개의 내부 전극 각각은 상기 제2 측면에 인출된 2개의 리드를 갖고, 나머지 4개의 내부 전극 각각은 상기 제1 및 제2 측면에 각각 인출된 2개의 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제6항에 있어서,

상기 각각의 내부 전극은 1개 내지 4개의 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제9항에 있어서,

상기 각각의 내부 전극은 3개 또는 2개의 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제9항에 있어서,

상기 각각의 내부 전극은 3개의 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제9항에 있어서,

상기 각각의 내부 전극은 3개 또는 4개의 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제3항에 있어서,

순차적으로 연속하여 적층된 10개의 내부 전극이 상기 각각의 블록을 형성하는 것을 특징으로 하는 적층형 칩 커패시터.
제13항에 있어서,

상기 8개의 내부 전극 중 2개의 내부 전극 각각은 4개의 내부 전극을 갖고,

나머지 8개의 내부 전극은 단 1개의 리드를 갖되, 상기 단 1개의 리드를 갖는 8개의 내부 전극은, 제1 측면으로 인출된 리드를 각각 1개씩 갖는 4개의 내부 전극과, 제2 측면으로 인출된 리드를 각각 1개씩 갖는 다른 4개의 내부 전극을 포함하는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 적층형 칩 커패시터는 상기 제1 및 제2 측면 각각에 3개씩의 외부 전극을 갖는 6단자 커패시터인 것을 특징으로 하는 적층형 칩 커패시터.
제15항에 있어서,

순차적으로 연속하여 적층된 8개의 내부 전극이 상기 각각의 블록을 형성하는 것을 특징으로 하는 적층형 칩 커패시터.
제16항에 있어서,

상기 8개의 내부 전극 중 2개의 내부 전극 각각은 3개의 리드를 갖고,

나머지 6개의 내부 전극 각각은 단 1개의 리드를 갖되, 상기 단 1개의 리드를 갖는 6개의 내부 전극은, 제1 측면으로 인출된 리드를 1개씩 갖는 3개의 내부 전극과, 제2 측면으로 인출된 리드를 1개씩 갖는 다른 3개의 내부 전극을 포함하는 것을 특징으로 하는 적층형 칩 커패시터.
제15항에 있어서,

순차적으로 연속하여 적층된 6개의 내부 전극이 상기 각각의 블록을 형성하는 것을 특징으로 하는 적층형 칩 커패시터.
제18항에 있어서,

상기 각각의 내부 전극은 총 2개의 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제18항에 있어서,

상기 6개의 내부 전극 중 3개의 내부 전극 각각은 2개의 리드를 갖고,

나머지 3개의 내부 전극 각각은 3개의 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.