JP2013048299A - 積層型チップキャパシタ - Google Patents

Abstract

【課題】本発明は、積層型チップキャパシタに関する。
【解決手段】積層型チップキャパシタは、積層方向に連続配置された複数の内部電極が１つのブロックを成し、そのブロックが繰り返し積層され、前記各内部電極のリード数の平均は全体外部電極数の１／２より少なく、積層方向に（上下に）隣接した相違な極性の内部電極のリードは積層方向からみると常に相互隣接するように配置され、同じ極性を有する内部電極は前記外部電極により全て電気的に連結されている。
【選択図】図２

Description

本発明は、積層型チップキャパシタに関するもので、特に減少した等価直列インダクタンス（ＥＳＬ；Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉａｌ Ｉｎｄｕｃｔａｎｃｅ）を表しながら適切な等価直列抵抗（ＥＳＲ；Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉａｌ Ｒｅｓｉｓｔａｎｃｅ）を維持し、キャパシタの静電容量の検査が容易な多端子積層型チップキャパシタに関するものである。

積層型チップキャパシタは、ＬＳＩの電源回路内に配置されるデカップリングキャパシタまたは信号ラインの高周波ノイズを除去するための容量性部品として有用に使われることができる。電源回路を安定化させるために、積層型チップキャパシタはより低いＥＳＬ値を有すべきである。このような要求は、電子装置の高周波、高電流化の傾向によりさらに増加している。電源回路の安全性は、積層型チップキャパシタのＥＳＬだけではなく、ＥＳＲにも依存する。ＥＳＲが低すぎる値を有すると、電源回路の安全性が弱まり、電圧が急激に変動する。従って、ＥＳＲは適切な値を維持することが好ましい。

ＥＳＬの減少のため、特許文献１は、相違な極性を有する第１内部電極と第２内部電極のリードが相互隣接し、かみ合い配列（ｉｎｔｅｒｄｉｇｉｔａｔｅｄ ａｒｒａｎｇｅｍｅｎｔ）に配置させる方案を提案している。図１ａはこのような従来の積層型チップキャパシタの内部電極の構造を示す分解斜視図で、図１ｂは図１ａの積層型チップキャパシタ５０の外形を示す斜視図である。

図１ａを参照すると、誘電体層１１ａ、１１ｂ上には、異種極性を有する第１及び第２内部電極１２、１３が形成されている。誘電体層１１ａ、１１ｂが繰り返し交代で積層されることによりキャパシタ本体２０が形成される。夫々の内部電極１２、１３はリード１６、１７を通じ、外部電極３１、３２に連結される（図１ｂ参照）。第１内部電極１２のリード１６は第２内部電極１３のリード１７と隣接し、かみ合い配列に配置されている。隣接したリードに供給される電圧の極性が異なるため、外部電極から流れる高周波電流により発生した磁束が隣接したリードの間で相殺され、これによりＥＳＬが減少する。

夫々の内部電極１２、１３は４個のリードを有している。この４個のリードで発生する抵抗は互いが並列に連結されるため、キャパシタ全体の抵抗は非常に低くなる。その結果、キャパシタのＥＳＲは非常に低くなる。ＥＳＲが低すぎると、電源回路の不安定性を齎す。

ＥＳＲが非常に低くなることを防ぐため、特許文献２は、１個の内部電極に１個のリードのみを使用する方案を提案している。しかし、前記米国特許によると、各内部電極が１個のみのリードを有しているため、ＥＳＬが多少増加する。また、同じ極性の内部電極がキャパシタ内で電気的に連結されていないので、キャパシタの静電容量の検査が容易ではないという短所がある。

米国特許第５、８８０、９２５号 米国特許第６、４４１、４５９号

本発明は、適切なＥＳＲを維持し、ＥＳＲの過度な減少による電源供給回路の不安定性を防ぐとともに、ＥＳＬがさらに減少しキャパシタの静電容量の検査が容易な多端子積層型チップキャパシタを提供する。

本発明の一様態による積層型チップキャパシタは、
複数の誘電体層が積層され形成されたキャパシタ本体と、
前記キャパシタ本体内で前記誘電体層を介して相違な極性の内部電極が相互対向するように交代で配置され、夫々前記キャパシタ本体の側面に引き出された１個以上のリードを有する複数の内部電極と、
夫々積層方向に従って延長されるように前記キャパシタ本体の対向する第１及び第２側面に形成され前記リードを通じ前記内部電極と電気的に連結された複数の外部電極−前記複数の外部電極は、各側面で異種極性の外部電極が相互交代するように配置される−を含むが、
積層方向に連続配置された複数の内部電極が１つのブロックを成し、そのブロックが繰り返し積層され、
前記各内部電極のリード数の平均は全体外部電極数の１／２より少なく、
積層方向に（上下に）隣接した相違な極性の内部電極のリードは積層方向からみて常に相互隣接するように配置され、
同じ極性を有する内部電極は前記外部電極により全て電気的に連結されている。

本発明の実施形態によると、前記夫々の内部電極は前記第１及び第２側面に夫々引き出された総２個のリードを有することができる。夫々の内部電極において、第１側面に引き出されたリードは、第２側面に引き出されたリードに対して１間隣の外部電極の位置ほどオフセットされることができる。第１及び第２側面の夫々に引き出された前記リードは各側面からみて積層方向に従ってジグザグ形態で配置されることができる。

前記積層型チップキャパシタは、前記第１及び第２側面の夫々に４個ずつの外部電極を有する８端子キャパシタであることができる。前記第１側面には 第１乃至第４外部電極が順次的に配置され、前記第２側面には第５乃至第８外部電極が順次的に配置されることができる。

本発明の実施形態によると、前記８端子キャパシタにおいて、順次的に連続して積層された第１乃至第６内部電極（６個の内部電極）が前記夫々のブロックを形成することができる。

前記第１乃至第６内部電極は前記第１及び第２側面に夫々引き出された総２個のリードを有することができる。前記第１側面に引き出された前記第１乃至第４内部電極のリードは前記第１乃至第４外部電極に夫々接続されるように配置され、前記第１側面に引き出された前記第５内部電極のリードは前記第３外部電極に接続されるように配置され、前記第１側面に引き出された前記第６内部電極のリードは前記第２外部電極に接続されるように配置されることができる。このようなリード配置により、前記第１側面に引き出されるリードは、積層方向に従ってジグザグ形態で配置されることがある。また第２側面に引き出されるリードも第２側面からみて第５外部電極と第８外部電極の間で積層方向に従ってジグザグ形態で配置され、特に同じ内部電極から第１側面に引き出された対応リードに対して１間隣の外部電極の位置ほどオフセットされることができる。

本発明の他の実施形態によると、前記８端子キャパシタにおいて、順次的に連続して積層された８個の内部電極が前記夫々のブロックを形成するこができる。

前記８個の内部電極が１つのブロックを成す場合、前記夫々の内部電極は総２個のリードを有することができる。特に、前記８個の内部電極のうち２個の内部電極の夫々は、前記第１側面に引き出された２個のリードを有し、他の２個の内部電極の夫々は、前記第２側面に引き出された２個のリードを有し、残り４個の内部電極の夫々は、前記第１及び第２側面に夫々引き出された２個のリードを有することができる。

前記８個の内部電極が１つのブロックを成す場合、前記夫々の内部電極は１個乃至４個のリードを有することもできる。第１例として、前記夫々の内部電極は３個または２個のリードを有することができる。第２例として、前記夫々の内部電極は３個のリードを有することができる。第３例として、前記夫々の内部電極は３個または４個のリードを有することができる。

本発明のさらに他の実施形態によると、前記８端子キャパシタにおいて、順次的に連続して積層された１０個の内部電極が前記夫々のブロックを形成することができる。

前記１０個の内部電極が１つのブロックを形成する場合、前記夫々の内部電極は１個または４個のリードを有することができる。特に、前記１０個の内部電極のうち２個の内部電極の夫々は、４個のリードを有し、残り８個の内部電極の夫々は１個のみのリードを有することができる。前記１個のみのリードを有する８個の内部電極は、第１側面に引き出されたリードを夫々１個ずつ有する４個の内部電極と、第２側面に引き出されたリードを夫々１個ずつ有する他の４個の内部電極を含むことができる。

前記積層型チップキャパシタは、前記第１及び第２側面の夫々に３個ずつの外部電極を有する６端子キャパシタであることができる。

本発明の実施形態によると、前記６端子キャパシタにおいて、順次的に連続して積層された８個の内部電極が前記夫々のブロックを形成することができる。

この場合、前記８個の内部電極のうち２個の内部電極の夫々は３個のリードを有し、残り６個の内部電極の夫々は１個のみのリードを有することができる。前記１個のみのリードを有する６個の内部電極は、第１側面に引き出されたリードを１個ずつ有する３個の内部電極と、第２側面に引き出されたリードを１個ずつ有する他の３個の内部電極を含むことができる。

本発明の他の実施形態によると、前記６端子キャパシタにおいて、順次的に連続して積層された６個の内部電極が前記夫々のブロックを形成することができる。

前記６個の内部電極が１つのブロックを成す場合、前記夫々の内部電極は総２個のリードを有することができる。

これとは異なり、前記６個の内部電極が１つのブロックを成す場合、前記夫々の内部電極は２個または３個のリードを有することができる。

特に、前記６個の内部電極のうち３個の内部電極の夫々は、２個のリードを有し、残り３個の内部電極の夫々は３個のリードを有することができる。

本発明の実施形態によると、各内部電極のリード数の平均は、総外部電極の数の１／２より少ない。これによりＥＳＲが過度に少なくなることを防ぐことができる。その上、上下に隣接した相違な極性の内部電極のリードは常に水平方向に相互隣接するように配置されている。これによりＥＳＬの増加要因を抑えることができる。これに加え、同じ極性の内部電極は全てキャパシタ内で電気的に連結されているため、静電容量の検査が容易である。

本発明によると、キャパシタのＥＳＲが過度に低くなることを防ぎ、ＥＳＬがさらに減少する。これにより、電源回路の安全性を向上させることに寄与する。その上、同じ極性を有する全ての内部電極が外部のコネクタ手段なくキャパシタ自体内で電気的に連結されているので、静電容量の検査が容易である。

以下、添付の図面を参照し本発明の実施形態を説明する。しかし、本発明の実施形態は様々な他の形態に変更されることができ、本発明の範囲が以下で説明する実施形態に限定されるものではない。本発明の実施形態は当業界において平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面において要素の形状及び大きさ等はより明確な説明のために誇張されることがあり、図面上の同じ符号で表示される要素は同じ要素である。

図２は本発明の一実施形態による積層型チップキャパシタの内部電極構造を示す断面図で、図３は図２のキャパシタの外形を示す斜視図である。図２の断面図は内部電極が見えるように図３のキャパシタを水平に切った断面図に該当する。図２及び３の実施形態は８端子キャパシタ（外部電極が８個である）に該当する。

図２及び３を参照すると、キャパシタ１００はキャパシタ本体１２０と、その本体の両側面に形成された８個の外部電極（１３１、１３２、１３３、１３４、１３５、１３６、１３７、１３８：順次的に第１乃至第８外部電極）を含む。キャパシタ本体１２０は複数の誘電体層が積層されることにより形成される。この本体１２０内には複数の内部電極（１０１０、１０２０、１０３０、１０４０、１０５０、１０６０：順次的に第１乃至第６内部電極）が前記誘電体層１０００により相互分離され配置されている。内部電極１０１０〜１０６０は、誘電体層１０００を介して相違な極性の内部電極が相互対向するように交代で配置されることによりキャパシタンスを形成する。本体１２０の第１側面（Ａ）とこれに対向する第２側面の夫々には相違な極性の外部電極が交代で配置されている。

図２を参照すると、６個の内部電極１０１０〜１０６０は順次的に積層され１つのブロックを形成する。即ち、６個の内部電極１０１０〜１０６０は積層方向に従って順番に配置されることにより（一点鎖線の矢印参照）、周期的な積層構造の基本単位（ブロック）を成す。このブロックを繰り返し積層することにより、キャパシタ本体１２０が形成される。図２で内部電極層１０１０から始め、６個の連続した内部電極１０１０、１０２０、１０３０、１０４０、１０５０、１０６０を１つのブロック（点線）として設定しているが、ブロックの出発点は任意的に決めることができる。例えば、内部電極１０２０から始まって６個の連続した内部電極１０２０、１０３０、１０４０、１０５０、１０６０、１０１０を１つのブロックとして設定することもできる。どの内部電極層を出発点としてブロックを設定しても１つのブロックは６個の連続した内部電極層からなっている。

夫々の内部電極１０１０〜１０６０は総２個のリード（１０１０ａ、１０１０ｂ）、（１０２０ａ、１０２０ｂ）、（１０３０ａ、１０３０ｂ）、（１０３０ａ、１０３０ｂ）、（１０４０ａ、１０４０ｂ）、（１０５０ａ、１０５０ｂ）、（１０６０ａ、１０６０ｂ）を有する。各内部電極が有する２個のリード（例えば、１０１０ａ、１０１０ｂ）のうち１つのリード（例えば、１０１０ａ）は第１側面（Ａ）に引き出され、残り１つのリード（例えば、１０１０ｂ）は第１側面（Ａ）に対向する第２側面に引き出される。各内部電極が２個のみのリードを有しているため、ＥＳＲの過度な減少が抑えられ、適切なＥＳＲが維持されることができる。

また、図２に図示されたように、夫々の内部電極１０１０〜１０６０において、第１側面に引き出されたリードは第２側面に引き出されたリードに対して１間隣の外部電極の位置ほどオフセットされている。例えば、第１内部電極１０１０において、第１側面に引き出されたリード１０１０ａは、第２側面に引き出されたリード１０１０ｂに対して左側に１間の外部電極の位置ほどオフセットされている。このようなオフセットされた配置を有する２個のリードが積層方向に従ってジグザグで配置されることにより（図４（ａ）参照）、同じ極性の内部電極は全て、キャパシタ内で電気的に連結される。

例えば、＋極性の第１内部電極１０１０はリード１０１０ｂに連結された第７外部電極１３７を通じ＋極性の第５内部電極１０５０と電気的に連結され、＋極性の第５内部電極１０５０はリード１０５０ａに連結された第３外部電極１３３を通じ＋極性の第３内部電極１０３０と電気的に連結される。これにより、全ての＋極性の内部電極、即ち、第１、３及び５内部電極１０１０、１０３０、１０５０はキャパシタ内で相互電気的に連結される。

また、−極性の第１内部電極１０２０はリード１０２０ａに連結された第２外部電極１３２を通じ第６内部電極１０６０と電気的に連結されるとともに、リード１０２０ｂに連結された第６外部電極１３６を通じ第４内部電極１０４０と電気的に連結される。これにより、全て−極性の内部電極、即ち第２、４及び６内部電極１０２０、１０４０、１０６０はキャパシタ内で相互電気的に連結される。

同じ極性の内部電極が（外部基板の電極パッドや外部コネクタ手段なく）キャパシタ内で電気的に連結されているということは、キャパシタ製造後、静電容量の検査を容易にする。即ち、キャパシタ自体内で同じ極性の内部電極同士は全て連結された状態であれば、静電容量の検査装置の＋及び−プローブを端子２個の異種極性の外部電極に接触させることによりキャパシタ全体の静電容量の検査を行うことができる。しかし、内部電極のうち一つでも同じ極性の他の内部電極に連結されていないものがあれば、キャパシタの全体容量を検査するためには、電極パッド等連結手段を有する外部基板にキャパシタを実装したり、外部の他のコネクタ手段を使用しなければならないという不便な点がある。

本実施形態によると、積層方向（ｚ方向）からみて、相互隣接した異種極性の内部電極のリード（例えば、＋極性リード１０１０ａ、１０１０ｂとー極性リード１０２０ａ、１０２０ｂ）は常に相互隣接するように配置される。これによりキャパシタのＥＳＬが最小化される利点を得ることができる。

また、本実施形態によると、キャパシタ本体１２０の各側面に引き出されたリードは各側面からみて積層方向に従ってジグザグ形態で配置されている。このようなリードのジグザグ型配置は図４（ａ）に明確に示されている。

図４（ａ）は図２のキャパシタにおいて、キャパシタ本体第１側面（Ａ）に引き出されるリードの配置を示し、図４（ｂ）は従来例による積層型チップキャパシタ（図１ａ参照）においてキャパシタ本体の一面に引き出されるリードの配置を示す。

図４（ａ）を参照すると、一側面（Ａ）に引き出された第１乃至第４内部電極のリード１０１０ａ、１０２０ａ、１０３０ａ、１０４０ａは第１乃至第４外部電極１３１、１３２、１３３、１３４に夫々接続されるように配置され、第５内部電極のリード１０５０ａは第３外部電極１３３に接続されるように配置され、第６内部電極のリード１０６０ａは第２外部電極１３２に接続されるように配置されている。このようなリード配置が各ブロック毎に繰り返されることにより、キャパシタ本体第１側面に引き出されるリードは積層方向に従ってジグザグ形態で配置される。第１側面（Ａ）に対向する第２側面に引き出されるリードもジグザグ形態で配置されることが分かる（図２参照）。

このような'リードのジグザグ型配置'は'上下に（積層方向に）隣接した同じ極性のリードの間の相互インダクタンス'を減少させる利点を提供する。図４（ａ）に図示されたように、同じ外部電極に接続される上下に隣接したリードの間の平均距離は２個の誘電体層の厚さより大きい。例えば、外部電極１３１に接続される上下に隣接したリード１０１０ａの間の距離は略６個の誘電体層の厚さＤに該当する。このように、上下に隣接した同じ極性のリードの間の距離が大きくなると、これらの間の磁気的結合による強い相互インダクタンスは減少するか、抑えられる。これによりキャパシタのＥＳＬはさらに低減する。

これに反し、従来のキャパシタ（図１ａ及び図１ｂ参照）は、前記で説明した'リードのジグザグ型配置'を有していない。従って、このような従来のキャパシタでは、図４（ｂ）に図示したように、同じ外部電極に接続される上下に隣接したリードの間の平均距離は比較的に短い。例えば、外部電極３１に接続される上下に隣接したリード１６の間の距離は２個のみの誘電体層の厚さｄに過ぎない。従って、同じ極性のリードの間の強い相互インダクタンスにより、本実施形態に比べＥＳＬが相対的に大きい。

図５は、図２のキャパシタのための内部電極用印刷スクリーンパターンの一例を示した平面図である。内部電極は誘電体層上のスクリーン領域１０００'により開放された電極パターン領域ＥＡに形成される。図５のような印刷スクリーンパターンを用意することにより、積層方向に隣接した上下の内部電極のリード領域（例えば、'７'番リード領域（図２における図面符号１０１０ｂに該当）と'２'番リード領域（図２における図面符号１０２０ａに該当））が相互接する。このように上下に隣接した内部電極のリード領域が印刷スクリーンパターンのレイアウト上で相互接する１つの領域ＬＡをなすことにより、製造工程中の切断誤差によりリードが外部電極からオープンされることを根本的に防ぐことができるという長所を得ることができる。

図６は、他の実施形態による積層型チップキャパシタの内部電極構造を示す断面図である。この実施形態では、順次的に連続して積層された８個の内部電極２０１０〜２０８０が１つのブロックを形成する。特に、各内部電極２０１０〜２０８０は２個のリードを有するが、２個の内部電極２０１０、２０２０は第１側面に引き出された２個のリードを有し、他の２個の内部電極２０５０、２０６０は第２側面に引き出された２個のリードを有する。残り４個の内部電極２０３０、２０４０、２０７０、２０８０は第１側面と第２側面に夫々移出された２個のリードを有する。図６のキャパシタも図３の外形を有する。

図６の実施形態も、上下に隣接した異種極性の内部電極のリードは常に相互隣接し（従って、ＥＳＬ減少）、同じ極性の内部電極は全てキャパシタ内で相互連結されている（従って、静電容量の検査容易）。また、各内部電極が２個のみのリードを具備することにより、過度なＥＳＲの減少を防ぐことができる。

図７乃至図１０は本発明のさらに他の実施例による積層型チップキャパシタの内部電極構造を示した断面図である。この実施形態も８端子キャパシタに該当する図３の外形を有する。

図７に図示されたように、各内部電極は必ず２個のみのリードを有する必要はない。１つのブロックを形成する８個の内部電極３０１０〜３０８０のうち一部３０２０、３０４０、３０６０、３０８０は夫々２個のリードを有し、残りの内部電極３０１０、３０３０、３０５０、３０７０は３個のリードを有することができる。各内部電極のリード数の平均は、（２＋２＋２＋２＋３＋３＋３＋３）／８＝２．５個である。

また、図８に図示されたように、１つのブロックを形成する８個の内部電極４０１０〜４０８０は夫々３個のリードを有することもできる。他の方案として、図９に図示されたように、各内部電極５０１０〜５０８０は３個または４個のリードを有することもできる。

また、他の方案として、図１０に図示されたように、１０個の内部電極６０１０〜６１００が１つのブロックを形成することもできる。この場合、夫々の内部電極６０１０〜６１００は４個または１個のリードを有することができ、特に２個の内部電極６０１０、６０２０は４個のリードを有するが、各内部電極６０１０、６０２０が有する異種極性のリードが相互隣接するように配置されることができる。他の８個の内部電極６０３０〜６１００は１個のみのリードを有することができる。ここで、４個のリードを有する内部電極６０１０、６０２０は同じ極性の内部電極を連結させる役割をする。

また、本発明のキャパシタが必ず８端子である必要はない。例えば、本発明の実施形態によると、キャパシタは６端子キャパシタであることもできる。このような例が図１１乃至図１３に図示されている。図１１乃至図１３のキャパシタは図１４に図示されたようなキャパシタ２００の外形を有することができる。

図１１を参照すると、８個の内部電極７０１０〜７０８０が１つのブロックを形成し、夫々の内部電極７０１０〜７０８０は３個または１個のリードを有する。より具体的には、８個の内部電極７０１０〜７０８０のうち２個の内部電極７０１０、７０２０は３個のリードを有し、残り６個の内部電極７０３０〜７０８０は１個のみのリードを有する。ここで、２個の内部電極７０１０、７０２０は同じ極性の内部電極を相互連結させる役割をする。例えば、内部電極７０１０はそれ自身が有する３個のリードとそれに連結された３個の外部電極２３１、２３３、２３５を通じ＋極性の内部電極７０３０、７０５０、７０７０を相互連結させる。同様に、内部電極７０２０はその自身が有する３個のリードとそれに連結された３個の外部電極２３２、２３４、２３６を通じ−極性の内部電極７０４０、７０６０、７０８０を相互連結させる。

図１２の６端子キャパシタでは、順次的に連続して積層された６個の内部電極８０１０〜８０６０が１つのブロックを形成する。特に、夫々の内部電極８０１０〜８０６０は総２個のリードを有する。

図１３の６端子キャパシタでも、順次的に連続して積層された６個の内部電極９０１０〜９０６０が１つのブロックを形成する。図１３では各内部電極９０１０〜９０６０が２個または３個のリードを有するが、特に３個の内部電極９０１０、９０３０、９０５０は３個のリードを有し、残り３個の内部電極９０２０、９０４０、９０６０は２個のリードを有する。

図７乃至１３の実施形態も、上下に隣接した異種極性の内部電極のリードは常に相互隣接し（従って、ＥＳＬ減少）、同じ極性の内部電極は全てキャパシタ内で相互連結されている（従って、静電容量の検査容易）。また各内部電極のリード数の平均が総外部電極の数の１／２より小さいことにより、過度なＥＳＲの減少を防ぐことができる。

本発明は、上述の実施形態及び添付の図面により限定されるものではなく、上記の請求範囲より限定し、請求範囲に記載の本発明の技術的な思想から外れない範囲内で多様な形態への置換、変形及び変更が可能であるということは当技術分野において通常の知識を有する者には自明である。例えば、本発明の積層型キャパシタに採用されることができる内部電極の形状や外部電極の数は上述の実施形態と異なることができる。

従来の積層型チップキャパシタの内部電極構造を示す分解斜視図である。 図１ａの積層型チップキャパシタの外形を示す斜視図である。 本発明の一実施形態による積層型チップキャパシタの内部電極構造を示す断面図である。 図２のキャパシタの外形を示す斜視図である。 本発明の実施形態（ａ）及び従来例（ｂ）による積層型チップキャパシタにおいてキャパシタ本体の一面に引き出されるリードの配置を示す側面図である。 図２のキャパシタのための内部電極用印刷スクリーンパターンの一例を示した平面図である。 本発明の他の実施形態による積層型チップキャパシタの内部電極構造を示す断面図である。 本発明の多様な実施形態による積層型チップキャパシタの内部電極構造を示す断面図である。 本発明の多様な実施形態による積層型チップキャパシタの内部電極構造を示す断面図である。 本発明の多様な実施形態による積層型チップキャパシタの内部電極構造を示す断面図である。 本発明の多様な実施形態による積層型チップキャパシタの内部電極構造を示す断面図である。 本発明の多様な実施形態による積層型チップキャパシタの内部電極構造を示す断面図である。 本発明の多様な実施形態による積層型チップキャパシタの内部電極構造を示す断面図である。 本発明の多様な実施形態による積層型チップキャパシタの内部電極構造を示す断面図である。 本発明の他の実施形態による積層型チップキャパシタの外形を示す斜視図である。

１００ 積層型チップキャパシタ
１２０ キャパシタ本体
１３１〜１３８ 外部電極
１０００ 誘電体層
１０１０、１０２０、１０３０、１０４０、１０５０、１０６０ 内部電極
１０１０ａ、１０１０ｂ、１０２０ａ、１０２０ｂ、１０３０ａ、１０３０ｂ リード
１０４０ａ、１０４０ｂ、１０５０ａ、１０５０ｂ、１０６０ａ、１０６０ｂ リード

Claims (20)

1. 複数の誘電体層が積層され形成されたキャパシタ本体と、
   前記キャパシタ本体内で前記誘電体層を介して相異な極性の内部電極が相互対向するように交代で配置され、夫々前記キャパシタ本体の側面に引き出された１個以上のリードを有する複数の内部電極と、
   夫々積層方向に従って延長されるように前記キャパシタ本体の対向する第１及び第２側面に形成され前記リードを通じ前記内部電極と電気的に連結された複数の外部電極−前記複数の外部電極は各側面で異種極性の外部電極が相互交代するように配置される−を含むが、
   積層方向に連続配置された複数の内部電極が１つのブロックを成し、そのブロックが繰り返し積層され、
   前記各内部電極のリード数の平均は、全体外部電極数の１／２より少なく、
   積層方向に（上下に）隣接した相違な極性の内部電極のリードは、積層方向からみて常に隣接するように配置され、
   同じ極性を有する内部電極は、前記外部電極により全て電気的に連結されたことを特徴とする積層型チップキャパシタ。
2. 前記夫々の内部電極は、前記第１及び第２側面に夫々引き出された総２個のリードを有し、
   夫々の内部電極において、第１側面に引き出されたリードは、第２側面に引き出されたリードに対して１間隣の外部電極の位置ほどオフセットされ、
   第１及び第２側面の夫々に引き出された前記リードは、各側面からみて積層方向に従ってジグザグ形態で配置されたことを特徴とする請求項１に記載の積層型チップキャパシタ。
3. 前記積層型チップキャパシタは、前記第１及び第２側面の夫々に４個ずつの外部電極を有する８端子キャパシタで、
   前記第１側面には第１乃至第４外部電極が順次的に配置され、前記第２側面には第５乃至第８外部電極が順次的に配置されたことを特徴とする請求項１に記載の積層型チップキャパシタ。
4. 前記８端子キャパシタにおいて、順次的に連続して積層された第１乃至第６内部電極が前記夫々のブロックを形成することを特徴とする請求項３に記載の積層型チップキャパシタ。
5. 前記第１乃至第６内部電極は、前記第１及び第２側面に夫々引き出された総２個のリードを有し、
   前記第１側面に引き出された前記第１乃至第４内部電極のリードは前記第１乃至第４外部電極に夫々接続されるように配置され、前記第１側面に引き出された前記第５内部電極のリードは前記第３外部電極に接続されるように配置され、前記第１側面に引き出された前記第６内部電極のリードは前記第２外部電極に接続されるように配置され、
   第２側面に引き出されるリードは、第２側面からみて第５外部電極と第８外部電極の間で積層方向に従ってジグザグ形態で配置され、同じ内部電極から第１側面に引き出された対応リードに対して１間隣の外部電極の位置ほどオフセットされたことを特徴とする請求項４に記載の積層型チップキャパシタ。
6. 順次的に連続して積層された８個の内部電極が前記夫々のブロックを形成することを特徴とする請求項３に記載の積層型チップキャパシタ。
7. 前記夫々の内部電極は、総２個のリードを有することを特徴とする請求項６に記載の積層型チップキャパシタ。
8. 前記８個の内部電極のうち２個の内部電極の夫々は、前記第１側面に引き出された２個のリードを有し、他の２個の内部電極の夫々は、前記第２側面に引き出された２個のリードを有し、残り４個の内部電極の夫々は前記第１及び第２側面に夫々引き出された２個のリードを有することを特徴とする請求項７に記載の積層型チップキャパシタ。
9. 前記夫々の内部電極は、１個乃至４個のリードを有することを特徴とする請求項６に記載の積層型チップキャパシタ。
10. 前記夫々の内部電極は、３個または２個のリードを有することを特徴とする請求項９に記載の積層型チップキャパシタ。
11. 前記夫々の内部電極は、３個のリードを有することを特徴とする請求項９に記載の積層型チップキャパシタ。
12. 前記夫々の内部電極は、３個または４個のリードを有することを特徴とする請求項９に記載の積層型チップキャパシタ。
13. 順次的に連続して積層された１０個の内部電極が前記夫々のブロックを形成することを特徴とする請求項３に記載の積層型チップキャパシタ。
14. 前記１０個の内部電極のうち２個の内部電極の夫々は４個のリードを有し、
    残り８個の内部電極の夫々は、１個のみのリードを有するが、前記１個のみのリードを有する８個の内部電極は、第１側面に引き出されたリードを夫々１個ずつ有する４個の内部電極と、第２側面に引き出されたリードを夫々１個ずつ有する他の４個の内部電極を含むことを特徴とする請求項１３に記載の積層型チップキャパシタ。
15. 前記積層型チップキャパシタは、前記第１及び第２側面の夫々に３個ずつの外部電極を有する６端子キャパシタであることを特徴とする請求項１に記載の積層型チップキャパシタ。
16. 順次的に連続して積層された８個の内部電極が前記夫々のブロックを形成することを特徴とする請求項１５に記載の積層型チップキャパシタ。
17. 前記８個の内部電極のうち２個の内部電極夫々は３個のリードを有し、
    残り６個の内部電極夫々は１個のみのリードを有するが、前記１個のみのリードを有する６個の内部電極は、第１側面に引き出されたリードを１個ずつ有する３個の内部電極と、第２側面に引き出されたリードを１個ずつ有する他の３個の内部電極を含むことを特徴とする請求項１６に記載の積層型チップキャパシタ。
18. 順次的に連続して積層された６個の内部電極が前記夫々のブロックを形成することを特徴とする請求項１５に記載の積層型チップキャパシタ。
19. 前記夫々の内部電極は、総２個のリードを有することを特徴とする請求項１８に記載の積層型チップキャパシタ。
20. 前記６個の内部電極のうち３個の内部電極夫々は２個のリードを有し、
    残り３個の内部電極の夫々は３個のリードを有することを特徴とする請求項１８に記載の積層型チップキャパシタ。

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