KR100946007B1 - 적층형 칩 커패시터 및 회로 기판 장치 - Google Patents

Abstract

본 발명의 일 양태에 따른 적층형 칩 커패시터는, 내부 전극이 실장면에 수직으로 배치되는 수직 적층형 커패시터로서, 복수의 유전체층의 적층에 의해 형성되며, 실장면인 하면을 갖는 커패시터 본체와; 상기 커패시터 본체 내에서, 유전체층을 사이에 두고 서로 대향하도록 배치되고, 각각 상기 하면으로 인출된 단 1개의 리드와 상기 하면과 마주보는 상면으로 인출된 단 1개의 리드를 갖는 복수의 내부 전극과; 상기 하면 및 상면에 형성되어 상기 리드를 통해 해당 내부 전극과 연결된 복수의 외부 전극을 포함하되, 상기 내부 전극은 상기 하면에 수직으로 배치되고, 적층방향으로 인접한 서로 다른 극성의 내부 전극의 리드는 항상 수평 방향으로 서로 인접하도록 배치되고, 동일 극성을 갖는 내부 전극들은 상기 외부 전극들에 의해 상기 커패시터 내에서 모두 전기적으로 연결되어 있다.

적층형 칩 캐패시터, ESL, ESR

Description

적층형 칩 커패시터 및 회로 기판 장치{Multilayer Chip Capacitor and Circuit Board Apparatus}

본 발명은 적층형 칩 커패시터에 관한 것으로, 특히 내부 전극이 실장면에 수직으로 배치되어 있으며, 낮은 등가직렬 인덕턴스(ESL; Equivalent Series Inductance)와 함께 적절한 등가직렬 저항(ESR: Equivalent Series Resistance)을 유지하고 커패시터의 정전용량 검사가 용이한 다단자 적층형 칩 커패시터에 관한 것이다.

적층형 칩 커패시터는 LSI의 전원 회로 등 고주파 회로 내에 배치되는 디커플링 커패시터로 유용하게 사용되고 있다. 적층형 칩 커패시터의 종류에는, 내부 전극이 실장면에 수직으로 배치된 커패시터와, 수평으로 배치된 커패시터가 있다. 전원 회로를 안정화시키기 위해서, 적층형 칩 커패시터는 보다 낮은 ESL 값을 가져야한다. 이러한 요구는 전자장치의 고주파, 고전류화의 경향에 따라 더욱 증가되고 있다. 전원 회로의 안정성은 적층형 칩 커패시터의 ESL에 의존하며, 특히 낮은 ESL에서 안정성이 높다. 또한 전원 회로의 안정성은 적층형 칩 커패시터의 ESL뿐만 아니라 ESR에도 의존한다. ESR이 너무 작은 값을 가지면, 전원 회로의 안정성이 약화 되어 공진 발생시 전압이 급격히 변동하게 된다. 따라서, ESR은 적절한 값을 유지하는 것이 바람직하다.

ESL의 감소를 위해, 미국특허 제5,880,925호는, 서로 다른 극성을 갖는 제1 내부 전극과 제2 내부 전극의 리드를 서로 인접하여 깍지낀 배열(interdigitated arrangement)로 배치시키는 방안을 제안하였다. 그러나, 이 미국특허에 따르면, 각 내부 전극의 4개의 리드에서 발생하는 저항은 서로 병렬로 연결되므로, 커패시터 전체의 저항은 매우 낮아지게 된다. 그 결과, 타겟 임피던스를 만족시키기 어렵고 전원 회로의 불안정성을 초래한다.

ESR이 너무 낮아지는 것을 방지하기 위해, 미국특허 제6,441,459호는 하나의 내부 전극에 하나의 리드만을 사용하는 방안을 제안하고 있다. 그러나, 이 미국특허에 따르면, 내부 전극 패턴들의 블록간 경계 영역에서, 인접한 내부 전극에 흐르는 전류의 방향이 동일하게 된다. 이에 따라, 상기 일부 인접한 내부 전극들 사이에서는 자속이 상쇄되지 못하고, ESL이 커지게 되는 문제가 발생한다. 또한 동일 극성의 내부 전극들이 커패시터 내에서 서로 전기적으로 연결되어 있지 않아 커패시터의 정전 용량 검사가 용이하지 않은 단점이 있다.

도 1a 및 1b는 수직으로 배치된 내부 전극을 갖는 종래의 적층형 칩 커패시터의 예들을 나타낸다. 먼저 도 1a를 참조하면, 커패시터(10)는 복수의 유전체 층(11A, 11B)의 적층에 의해 형성된 커패시터 본체(11)와 그 본체(11)의 실장면(A)에 형성된 외부 전극(31~34: 점선으로 표시)을 포함한다. 도 1a는 실장면(하면: A)이 보이도록 커패시터를 뒤집은 것으로 생각할 수 있다. 본체(11) 내부에는 유전체층(11A, 11B)을 사이에 두고 내부 전극(12, 13)이 교대로 배치되어 있다. 각 내부 전극(12, 13)은, 해당 외부 전극(31, 33),(32, 34)에 연결된 2개의 리드(16, 18),(17, 19)를 갖는다.

도 1b는 수직 배치의 내부 전극을 갖는 종래 커패시터의 다른 예를 나타낸 사시도이다. 도 1b를 참조하면, 커패시터(20)는 커패시터 본체(21)와, 그 상면 및 하면에 형성된 외부 전극(3a, 3b, 3c, 3d)를 포함한다. 이종 극성의 제1 및 제2 내부 전극(22, 23)은 상면 및 하면으로 인출되어 해당 외부 전극에 연결된 4개의 리드(1b, 1c, 1d, 1e), (1b', 1c' 1d', 1e')를 갖는다.

도 1a 및 도 1b의 수직 배치 내부 전극을 갖는 커패시터에 따르면, 이종 극성의 리드을 인접하게 배치함으로써, 리드를 흐르는 전류에 의한 자속이 서로 상계되어 ESL이 감소하다. 그러나, 많은 리드가 병렬로 연결됨으로써 ESR이 과도하게 낮아지는 문제가 있다. 특히 도 1b의 커패시터에서는, ESL의 저감효과는 높지만, ESR이 너무 과도하게 저하됨으로써 디커플링 응용에서 안정적인 고주파 전원회로를 구현하기가 어렵게 된다.

본 발명의 일 과제는 낮은 ESL을 구현하고 적절한 ESR을 가지면서도 정전 용량 검사의 편의성을 제공할 수 있는 수직 적층형 칩 커패시터를 제공하는 것이다.

본 발명의 일 양태에 따른 적층형 칩 커패시터는, 내부 전극이 실장면에 수직으로 배치되는 수직 적층형 커패시터(vertically laminated capacitor)로서, 복수의 유전체층의 적층에 의해 형성되며, 실장면인 하면을 갖는 커패시터 본체와; 상기 커패시터 본체 내에서, 유전체층을 사이에 두고 서로 대향하도록 배치되고, 각각 상기 하면으로 인출된 단 1개의 리드와 상기 하면과 마주보는 상면으로 인출된 단 1개의 리드를 갖는 복수의 내부 전극과; 상기 하면 및 상면에 형성되어 상기 리드를 통해 해당 내부 전극과 연결된 복수의 외부 전극을 포함하되, 상기 내부 전극은 상기 하면에 수직으로 배치되고, 적층방향으로 인접한 서로 다른 극성의 내부 전극의 리드는 항상 수평 방향으로 서로 인접하도록 배치되고, 동일 극성을 갖는 내부 전극들은 상기 외부 전극들에 의해 상기 커패시터 내에서 모두 전기적으로 연결되어 있다.

본 발명의 실시형태에 따르면, 상기 하면 및 상면의 각 면에 형성된 외부 전극들은 이종 극성끼리 서로 교대로 배치되고, 상기 하면 및 상면의 각 면에 인출되 는 리드들은 적층방향으로 따라 지그재그 형태로 배치될 수 있다. 상기 상면에 형성된 외부 전극과 하면에 형성된 외부 전극은 동수이고, 상기 상면 및 하면에서 이종 극성의 외부 전극이 서로 대향하도록 배치될 수 있다. 각각의 내부 전극에 있어서, 상기 하면으로 인출된 리드는 상기 상면으로 인출된 리드에 대해서 1칸 옆의 외부 전극 위치만큼 오프셋될 수 있다.

상기 커패시터는 상기 하면에 배치된 4개의 외부 전극과 상기 상면에 배치된 4개의 외부 전극을 갖는 8단자 커패시터일 수 있다. 이 경우, 상기 적층방향으로 순차적으로 연속 배치된 제1 내지 제6 내부 전극(6개의 내부 전극)이 하나의 블록을 이루고, 이 블록이 반복 적층될 수 있다.

상기 8단자 커패시터에 있어서, 상기 하면에는 제1 내지 제4 외부 전극이 순차적으로 배치되고, 상기 상면에는 제5 내지 제8 외부 전극이 순차적으로 배치될 수 있다. 상기 제1 내지 제6 내부 전극 각각은 하면으로 인출된 리드 1개와 상면으로 인출된 리드 1개를 갖되, 상기 하면에 인출된 제1 내지 제4 내부 전극의 리드는 제1 내지 제4 외부 전극에 각각 접속되도록 배치되고, 상기 하면에 인출된 제5 내부 전극의 리드는 제3 외부 전극에 접속되도록 배치되고, 상기 하면에 인출된 제6 내부 전극의 리드는 제2 외부 전극에 접속되도록 배치될 수 있다. 이러한 리드 배치에 의해 상기 하면으로 인출되는 리드들은 적층방향을 따라 지그재그 형태로 배치될 수 있다. 또한 상면으로 인출되는 리드들도 상면에서 보았을 때 제5 외부 전 극과 제8 외부 전극 사이에서 지그재그 형태로 배치되고, 특히 동일 내부 전극으로부터 하면으로 인출된 대응 리드에 대해서 1칸 옆의 외부 전극 위치만큼 오프셋될 수 있다.

본 명세서에서, 커패시터 본체의 '하면'은, 커패시터가 회로 기판에 실장될 경우 회로 기판에 실장되는 면을 말하고, 커패시터 본체의 상면은 그 하면에 대향하는 면을 말한다. 따라서, 내부 전극이 하면과 수직이면, 내부 전극은 실장면에 수직으로 배치된다.

본 발명에 따르면, 적층형 칩 커패시터의 ESL은 감소되고, 과도한 ESR의 저하가 방지된다. 이에 따라 전원 회로의 안정성을 향상시키는 데에 기여한다. 뿐만 아니라, 동일 극성을 갖는 모든 내부 전극들이 외부의 커넥트 수단 없이 커패시터 자체 내에서 전기적으로 연결되어 있기 때문에, 커패시터의 정전용량 검사가 용이하다.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.

도 2는 본 발명의 실시형태에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도이고, 도 3은 도 2의 커패시터 내에 배치된 내부 전극들을 나타내는 단면도들이다. 이 단면도들은 내부 전극이 연장된 평면을 따라 자른 단면도에 해당한다. 도 2 및 3의 적층형 칩 커패시터(200)는 8단자 커패시터에 해당한다. 이 커패시터(200)는 상하 대칭적인 커패시터로서 상하 구별 없이 회로 기판 상에 실장가능하다.

도 2 및 도 3을 참조하면, 적층형 칩 커패시터(200)는 복수의 유전체층(1000)이 적층되어 형성된 커패시터 본체(201)와, 그 본체의 하면(즉 실장면; A)및 상면(B)에 형성된 제1 내지 제8 외부 전극(231~238)을 포함한다. 본체 하면(A) 및 상면(B) 각각에는, 이종 극성의 외부 전극(231~234, 235~238)이 서로 교대로 배치되어 있다. 또한 내부 전극(2010~2060)은 하면(A)에 수직으로 배치된다. 커패시터 본체(201)의 하면(A)과 상면(B)및 제1, 2 측면(C, D)은 적층방향(X방향)에 평행하다.

도 3에 도시된 바와 같이, 내부 전극(2010~2060)을 해당 외부 전극(231~238)에 연결하기 위해, 각 내부 전극(2010~2060)은 하면으로 인출된 단 1개의 리 드(2010a~2060a)와 상면으로 인출된 단 1개의 리드(2010b~2060b)를 갖는다. 또한, 적층방향으로 인접한 서로 다른 극성의 리드(예컨대, 2010a와 2020a)는 전체 내부 전극에 걸쳐서 항상 인접하도록 배치된다. 이러한 리드 배치는 ESL을 저감시킴과 함께 과도한 ESR의 저하를 방지하는 역할을 한다. 도 3에서 일점쇄선은 적층순서를 따라 연장한 것이다.

더 구체적으로 커패시터의 내부 구조를 설명하면 다음과 같다. 순차적으로 연속 적층된 제1 내지 제6 내부 전극(2010, 2020, 2030, 2040, 2050, 2060)이 하나의 블록을 형성한다. 이 블록이 주기적 구조의 단위체로서 적층방향(X 방향)을 따라 반복 적층되어 있다. 제1 내부 전극(2010)의 리드(2010a, 2010b)는 제1 외부 전극(231)과 제6 외부 전극(236)에 연결되고, 제2 내부 전극(2020)의 리드(2020a, 2020b)는 제2 외부 전극(232)과 제7 외부 전극(237)에 연결되고, 제3 내부 전극(2030)의 리드(2030a, 2030b)는 제3 외부 전극(233)과 제8 외부 전극(238)에 연결되고, 제4 내부 전극(2040)의 리드(2040a, 2040b)는 제4 외부 전극(234)과 제7 외부 전극(237)에 연결된다. 제5 내부 전극(2050)의 리드(2050a, 2050b)는 제3 외부 전극(235)과 제6 외부 전극(236)에 연결되고, 제6 내부 전극(2060)의 리드(2060a, 2060b)는 제2 외부 전극(232)과 제5 외부 전극(235)에 연결된다.

도 3에서 내부 전극층(2010)부터 시작하여 6개의 연속된 내부 전극(2010, 2020, 2030, 2040, 2050, 2060)을 하나의 블록(점선)으로 설정하고 있으나, 블록의 출발점은 임의적으로 정할 수 있다. 예를 들어, 내부 전극(2020)부터 시작하여 6개의 연속된 내부 전극(2020, 2030, 2040, 2050, 2060, 2010)을 하나의 블록으로 설정할 수도 있다. 어느 내부 전극을 출발점으로 하여 블록을 설정하든지 하나의 블록은 6개의 연속된 내부 전극으로 이루어져 있다.

상술한 내부 전극의 리드 배치에 따르면, 이종 극성의 리드들은 항상 서로 인접하게 된다. 서로 다른 극성의 인접한 리드는 서로 반대방향의 전류를 흐르게 하기 때문에, 이에 의해 자속이 상계되고 ESL은 감소된다. 또한 각 내부 전극은 단지 2개의 리드만을 구비함으로써 ESR의 과도한 감소를 억제할 수 있다.

본 실시형태에 따르면, 커패시터 본체(210)의 상면 및 하면에 인출된 리드들은 상하면 각각에서 바라 보았을 때 적층방향을 따라 지그재그 형태로 배치되어 있다. 이러한 리드의 지그재그형 배치는 도 3에서 뿐만 아니라 도 4(a)에도 명확히 나타나 있다.

도 4(a)는 도 2 및 3의 커패시터(200)에 있어서 커패시터 본체 하면(A)으로 인출되는 리드들의 배치를 나타내고, 도 4(b)는 종래예에 따른 적층형 칩 커패시터(10: 도 1a 참조)에 있어서 커패시터 본체 하면으로 인출되는 리드들의 배치를 나타낸다. 도 4(a)에 도시된 바와 같이, 하면으로 인출된 리드들은 지그재그 형태로 배치되기 때문에(점선 참조), 동일 외부 전극에 연결된 인접한 리드간의 거리가 상대적으로 커지게 된다. 예컨대, 외부 전극(231)에 연결된 (적층방향으로) 인접한 리드들(2010a) 간의 거리(D)는 6개 유전체층들의 총두께에 상당하다. 이에 따라, 적층방향(X 방향)으로 인접한 동일 극성의 리드들 간의 자기적 결합에 의한 상호 인덕턴스가 줄어들게 된다. 이는 ESL 저감에 기여하는 것이다. 하면 뿐만 아니라 상면으로 인출된 리드들도 적층방향을 적층방향을 따라 지그재그형으로 배치되어 있음은 명확하다(도 3 참조).

이에 반하여, 도 4(b)에 도시된 바와 같이, 종래 커패시터(도 1a 참조)의 경우에는, 동일 외부 전극(예컨대, 31)에 연결된 인접한 리드들(예컨대, 인접한 리드(16))간의 거리가 단지 2개 유전체층 두께(d)밖에 되지 않아서 적층방향으로 인접한 동일 극성의 리드들 간에는 상대적으로 높은 상호 인덕턴스가 발생하게 된다.

또한, 도 3에 도시된 바와 같이, 각각의 내부 전극(2010~2060)에 있어서, 하면으로 인출된 리드는 상면으로 인출된 리드에 대해서 1칸 옆의 외부 전극 위치만큼 오프셋되어 있다. 예컨대, 제1 내부 전극(2010)에 있어서, 하면으로 인출된 리드(2010a)는, 상면으로 인출된 리드(2010b)에 대하여 좌측으로 1칸의 외부 전극 위치만큼 오프셋되어 있다. 이러한 오프셋된 배치를 갖는 2개의 리드가 적층방향을 따라 지그재그로 배치됨으로써(도 3 및 도 4(a) 참조), 동일 극성의 내부 전극들은 모두, 커패시터 내에서 전기적으로 연결되어 진다.

예를 들어, +극성의 제1 내부 전극(2010)은 리드(2010b)에 연결된 제6 외부 전극(236)을 통해 +극성의 제5 내부 전극(2050)과 전기적으로 연결되고, +극성의 제5 내부 전극(2050)은 리드(2050a)에 연결된 제3 외부 전극(233)을 통해 +극성의 제3 내부 전극(2030)과 전기적으로 연결된다. 이에 따라, 모든 +극성의 내부 전극, 즉 제1, 3 및 5 내부 전극(2010, 2030, 2050)은 커패시터 내에서 서로 전기적으로 연결된다.

또한, -극성의 제2 내부 전극(2020)은 리드(2020a)에 연결된 제2 외부 전극(232)을 통해 제6 내부 전극(2060)과 전기적으로 연결됨과 아울러, 리드(2020b)에 연결된 제7 외부 전극(236)을 통해 제4 내부 전극(2040)과 전기적으로 연결된다. 이에 따라, 모든 -극성의 내부 전극, 즉 제2, 4 및 6 내부 전극(2020, 2040, 2060)은 커패시터 내에서 서로 전기적으로 연결된다.

동일 극성의 모든 내부 전극들이 (회로 기판의 전극 패드나 외부 커넥트 수단 없이) 커패시터 내에서 전기적으로 연결되어 있다는 것은, 커패시터 제조 후 정전용량 검사를 용이하게 해준다. 즉, 커패시터 자체 내에서 동일 극성의 내부 전극끼리는 모두 연결된 상태에 있다면, 정전용량 검사 장치의 + 및 - 프로브를 단지 2개의 이종극성 외부 전극에 접촉시킴으로써 커패시터 전체의 정전용량 검사가 수행될 수 있다. 그러나, 내부 전극 중 하나라도 동일 극성의 다른 내부 전극에 전기적으로 연결되지 않은 것이 있다면, 커패시터의 전체 용량을 검사하기 위해서는, 전 극 패드 등 연결 수단을 갖는 외부 기판에 커패시터를 실장하거나 외부의 다른 커넥터 수단을 사용하여야만 하는 불편이 따른다.

도 5는 도 2 및 3의 커패시터(200)를 위한 내부 전극용 인쇄 스크린 패턴의 일례를 나타낸 평면도이다. 내부 전극은 유전체층 상의 스크린 영역(1000')에 의해 개방된 전극 패턴 영역(EA) 상에 형성된다. 도 5와 같은 인쇄 스크린 패턴을 준비함으로써, 적층방향으로 인접한 상하 내부 전극의 리드 영역(예컨대, '7'번 리드 영역(도 3에서 도면부호 2060a에 해당)과 '2'번 리드 영역(도 3에서 도면부호 2050b에 해당))이 서로 만난다. 이와 같이 상하로 인접한 내부 전극의 리드 영역이 인쇄 스크린 패턴의 레이 아웃 상에서 서로 만나서 하나의 영역(LA)을 이룸으로써, 제조공정 중 절단 라인(CL)을 따라 그린 시트를 절단할 때 절단 오차로 인해 리드가 해당 외부 전극으로부터 오픈되는 문제가 근원적으로 방지되는 장점을 얻을 수 있다.

상술한 커패시터(200)는, CPU등의 LSI의 전원 회로의 디커플링 커패시터로 사용될 때, 관통형(feedthrough type)의 커패시터로 기능하는 장점을 제공한다. 예컨대, 도 6에 도시된 바와 같이, CPU(51)가 탑재된 배선 기판(53; 예컨대 CPU 패키지)과 마더 보드(55) 사이에, 상술한 커패시터(100)를 실장하여 디커플링 커패시터로 사용할 경우, 마더 보드(55)의 전원 단자(55a)와 배선 기판(53)의 전원 접속 단자(53a) 사이에서 내부 전극을 통해 전원 공급 전류(i)가 흐를 수 있다. 따라서, 다른 전원 단자(55b)로부터의 전류(i1)나 접지 단자(55c)로의 전류(i2)이외에 내부 전극을 관통하는 전류(i)를 추가적으로 제공하게 된다. 결국, CPU 패키지를 흐르는 전류 경로의 수를 증가시킴으로써, 열로 방출되는 CPU 패키지의 전력손실을 감소시킬 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되지 아니한다. 첨부된 청구범위에 의해 권리범위를 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게 자명할 것이다.

도 1a 및 1b는, 종래기술에 따른 적층형 칩 커패시터를 나타내는 사시도들이다.

도 2는 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도이다.

도 3은 도 2의 적층형 칩 커패시터의 내부 전극 구조를 나타내는 단면도들이다.

도 4는 본 발명의 실시형태(a) 및 종래예(b)에 따른 적층형 칩 커패시터의 하면으로 인출되는 리드들의 배치를 나타내는 저면도이다.

도 5는 도 2의 커패시터를 위한 내부 전극용 인쇄 스크린 패턴의 일례를 나타낸 평면도이다.

도 6은 본 발명의 실시형태에 따른 적층형 칩 커패시터를 디커플링 커패시터로 사용한 예를 도식적으로 나타낸 단면도이다.

<도면의 주요부분에 대한 부호설명>

200: 적층형 칩 커패시터 201: 커패시터 본체

231~238: 외부 전극 1000: 유전체층

2010~2060: 내부 전극 2010a~2060a: 리드

2010b~2060b: 리드

Claims (6)

1. 삭제
2. 삭제
3. 복수의 유전체층의 적층에 의해 형성되며, 실장면인 하면을 갖는 커패시터 본체;

   상기 커패시터 본체 내에서, 유전체층을 사이에 두고 서로 대향하도록 배치되고, 각각 상기 하면으로 인출된 단 1개의 리드와 상기 하면과 마주보는 상면으로 인출된 단 1개의 리드를 갖는 복수의 내부 전극; 및

   상기 하면 및 상면에 형성되어 상기 리드를 통해 해당 내부 전극과 연결된 복수의 외부 전극을 포함하고,

   상기 내부 전극은 상기 하면에 수직으로 배치되고, 적층방향으로 인접한 서로 다른 극성의 내부 전극의 리드는 항상 수평 방향으로 서로 인접하도록 배치되고, 동일 극성을 갖는 내부 전극들은 상기 외부 전극들에 의해 상기 커패시터 내에서 모두 전기적으로 연결되며,

   상기 하면 및 상면의 각 면에 형성된 외부 전극들은 이종 극성끼리 서로 교대로 배치되고, 상기 하면 및 상면의 각 면에 인출되는 리드들은 적층방향으로 따라 지그재그 형태로 배치되고,

   상기 상면에 형성된 외부 전극과 하면에 형성된 외부 전극은 동수이고, 상기 상면 및 하면에서 이종 극성의 외부 전극이 서로 대향하도록 배치되고,

   각각의 내부 전극에 있어서, 상기 하면으로 인출된 리드는 상기 상면으로 인출된 리드에 대해서 1칸 옆의 외부 전극 위치만큼 오프셋된 것을 특징으로 하는 적층형 칩 커패시터.
4. 삭제
5. 복수의 유전체층의 적층에 의해 형성되며, 실장면인 하면을 갖는 커패시터 본체;

   상기 커패시터 본체 내에서, 유전체층을 사이에 두고 서로 대향하도록 배치되고, 각각 상기 하면으로 인출된 단 1개의 리드와 상기 하면과 마주보는 상면으로 인출된 단 1개의 리드를 갖는 복수의 내부 전극; 및

   상기 하면 및 상면에 형성되어 상기 리드를 통해 해당 내부 전극과 연결된 복수의 외부 전극을 포함하고,

   상기 내부 전극은 상기 하면에 수직으로 배치되고, 적층방향으로 인접한 서로 다른 극성의 내부 전극의 리드는 항상 수평 방향으로 서로 인접하도록 배치되고, 동일 극성을 갖는 내부 전극들은 상기 외부 전극들에 의해 상기 커패시터 내에서 모두 전기적으로 연결되며,

   상기 하면에 배치된 4개의 외부 전극과 상기 상면에 배치된 4개의 외부 전극을 갖는 8단자 커패시터 구조를 가지며,

   상기 적층방향으로 순차적으로 연속 배치된 제1 내지 제6 내부 전극이 하나의 블록을 이루고 이 블록이 반복 적층되고,

   상기 하면에는 제1 내지 제4 외부 전극이 순차적으로 배치되고, 상기 상면에는 제5 내지 제8 외부 전극이 순차적으로 배치되고,

   상기 제1 내지 제6 내부 전극 각각은 하면으로 인출된 리드 1개와 상면으로 인출된 리드 1개를 갖고,

   상기 하면으로 인출된 제1 내지 제4 내부 전극의 리드는 제1 내지 제4 외부 전극에 각각 접속되도록 배치되고, 상기 하면에 인출된 제5 내부 전극의 리드는 제3 외부 전극에 접속되도록 배치되고, 상기 하면에 인출된 제6 내부 전극의 리드는 제2 외부 전극에 접속되도록 배치되고,

   상기 상면으로 인출된 리드들은 상면에서 보았을 때 상기 제5 외부 전극과 제8 외부 전극 사이에서 지그재그 형태로 배치되고, 동일 내부 전극으로부터 하면으로 인출된 대응 리드에 대해서 1칸 옆의 외부 전극 위치만큼 오프셋된 것을 특징으로 하는 적층형 칩 커패시터.
6. 상면에 배선 패턴이 형성된 회로 기판; 및

   상기 회로 기판 상면에 상기 배선 패턴과 전기적으로 연결되도록 실장되되,

   복수의 유전체층의 적층에 의해 형성되며, 상기 회로 기판을 향하여 실장면이 되는 하면을 갖는 커패시터 본체와, 상기 커패시터 본체 내에서, 유전체층을 사이에 두고 서로 대향하도록 배치되고, 각각 상기 하면으로 인출된 단 1개의 리드와 상기 하면과 마주보는 상면으로 인출된 단 1개의 리드를 갖는 복수의 내부 전극 및 상기 하면 및 상면에 형성되어 상기 리드를 통해 해당 내부 전극과 연결된 복수의 외부 전극을 포함하고, 상기 내부 전극은 상기 회로 기판에 수직으로 배치되고, 적층방향으로 인접한 서로 다른 극성의 내부 전극의 리드는 항상 수평 방향으로 서로 인접하도록 배치되고, 동일 극성을 갖는 내부 전극들은 상기 외부 전극들에 의해 상기 커패시터 내에서 모두 전기적으로 연결된 것을 특징으로 하는 적층형 칩 커패시터;

   를 포함하는 회로 기판 장치.

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