KR20120056549A

KR20120056549A - 이중 전극 구조를 갖는 적층형 세라믹 캐패시터

Info

Publication number: KR20120056549A
Application number: KR1020100118141A
Authority: KR
Inventors: 김현태; 박진주; 김세현; 김두영; 황경남
Original assignee: 삼성전기주식회사
Priority date: 2010-11-25
Filing date: 2010-11-25
Publication date: 2012-06-04
Also published as: US20140104749A1; US20120134066A1; KR101153573B1; US8634180B2; US8917490B2

Abstract

본 발명은 적층형 세라믹 캐패시터에 전극 페이스트를 이중으로 도포하여 형성된 이중 전극 구조를 갖는 적층형 세라믹 캐패시터에 관한 것으로, 사전에 설정된 길이의 가로 및 세로를 갖는 복수의 유전체 층이 적층된 캐패시터 몸체와, 상기 복수의 유전체 층에 형성되어 사전에 설정된 정전 용량을 갖는 내부 전극부와, 상기 캐패시터 몸체의 양측면에 각각 형성되어 상기 내부 전극과 전기적으로 연결되는 제1 외부 전극과 상기 제1 외부 전극 위에 형성되는 제2 외부 전극을 갖는 외부 전극부를 포함하는 것을 특징으로 하는 이중 전극 구조를 갖는 적층형 세라믹 캐패시터를 제공한다.

Description

이중 전극 구조를 갖는 적층형 세라믹 캐패시터{MULTI-LAYERED CERAMIC CAPACITOR HAVING DOUBLE-ELECTRODE FORM}

본 발명은 적층형 세라믹 캐패시터에 관한 것으로, 보다 상세하게는 적층형 세라믹 캐패시터에 전극 페이스트를 이중으로 도포하여 형성된 이중 전극 구조를 갖는 적층형 세라믹 캐패시터에 관한 것이다.

일반적으로, 적층형 세라믹 캐패시터(Multi-Layered Ceramin Capacitor;MLCC)는 복수개의 유전체층 사이에 내부 전극이 삽입되는 구조를 갖는다. 이러한 적층형 세라믹 캐패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자장치의 부품으로 널리 이용되며, 특히 대규모 집적소자(Large Scale Integrated circuit;LSI) 소자 등의 전원 회로에서 반도체칩과 전원 사이에 접속된 디커플링 캐패시터 등으로 적극적으로 사용되고 있다.

이러한 적층형 세라믹 캐패시터는 세라믹 소성체 내부에 존재하는 내부 전극과 외부 회로를 전기적으로 연결시켜주기 위해 세라믹 소성체 외부에 도전성 페이스트를 도포하여 외부 전극을 형성한다.

상술한 바와 같은 외부 전극의 역할은 내부 전극과 외부 회로 사이의 전기적인 연결을 제공함과 동시에, 외부로부터의 습도 또는 도금액과 같은 신뢰성에 영향을 주는 환경으로부터 내부 전극을 보호하는 역할을 한다.

한편, 기술의 발전에 따라 적층형 세라믹 캐패시터의 정전 용량은 점점 높아지고 있으며, 이에 따라 세라막 소성체에서 내부 전극이 차지하는 비율이 점점 증가하여, 외부 전극과의 접촉 증가와 더불어 외부 환경으로부터의 보호가 더욱 중요해지게 되었다. 따라서, 외부전극과 내부전극과의 접촉성이 양호하면서 치밀도가 우수한 외부 전극을 갖는 적측형 세라믹 캐패시터의 필요성이 대두된다.

본 발명의 목적은 적층형 세라믹 캐패시터에 전극 페이스트를 이중으로 도포하여 형성된 이중 전극 구조를 갖는 적층형 세라믹 캐패시터를 제공하는 것이다.

상술한 목적을 달성하기 위해, 본 발명의 하나의 기술적인 측면은 사전에 설정된 길이의 가로 및 세로를 갖는 복수의 유전체 층이 적층된 캐패시터 몸체와, 상기 복수의 유전체 층에 형성되어 사전에 설정된 정전 용량을 갖는 내부 전극부와, 상기 캐패시터 몸체의 양측면에 각각 형성되어 상기 내부 전극과 전기적으로 연결되는 제1 외부 전극과 상기 제1 외부 전극 위에 형성되는 제2 외부 전극을 갖는 외부 전극부를 포함하는 것을 특징으로 하는 이중 전극 구조를 갖는 적층형 세라믹 캐패시터를 제공하는 것이다.

본 발명의 하나의 기술적인 측면에 따르면, 상기 제1 외부 전극은 구리(Cu), 구리(Cu) 계열 합금, 구리-니켈(Cu-Ni) 합금 중 적어도 하나의 페이스트로 도포되어 이루어질 수 있다.

본 발명의 하나의 기술적인 측면에 따르면, 상기 제2 외부 전극은 상기 제1 외부 전극과 동일한 성분의 페이스트로 도포되어 이루어질 수 있다.

본 발명의 또 하나의 기술적인 측면에 따르면, 상기 제2 외부 전극은 은(Ag) 페이스트 또는 은 에폭시(Ag epoxy) 중 하나로 이루어질 수 있다.

본 발명의 하나의 기술적인 측면에 따르면, 상기 캐패시터 몸체는 가로가 0.6mm ± 0.05mm이고, 세로가 0.3 ± 0.05mm일 수 있다.

본 발명의 하나의 기술적인 측면에 따르면, 상기 내부 전극의 정전 용량은 1uF ± 10% 이상일 수 있다.

본 발명의 또 하나의 기술적인 측면에 따르면, 상기 캐패시터 몸체는 가로가 1.0mm ± 0.05mm이고, 세로가 0.6 ± 0.05mm일 수 있다.

본 발명의 또 하나의 기술적인 측면에 따르면, 상기 내부 전극의 정전 용량은 10uF ± 10% 이상일 수 있다.

본 발명에 따르면, 적층형 세라믹 캐패시터에 전극 페이스트를 이중으로 도포하여 적층형 세라믹 캐패시터의 외부 전극을 이중 전극으로 형성함으로써 외부전극과 내부전극과의 접촉성이 양호하면서 치밀도가 우수한 외부 전극을 갖는 적측형 세라믹 캐패시터를 제공할 수 있는 효과가 있다.

도 1은 본 발명의 적층형 세라믹 캐패시터의 사시도.
도 2는 도 1에 도시된 본 발명의 적층형 세라믹 캐패시터를 AA' 방향으로 절단한 단면도.

이하, 도면을 참조하여 본 발명을 상세히 설명하도록 한다.

도 1은 본 발명의 적층형 세라믹 캐패시터의 사시도이고, 도 2는 도 1에 도시된 본 발명의 적층형 세라믹 캐패시터를 AA' 방향으로 절단한 단면도이다.

도 1 및 도 2를 참조하면, 본 발명의 적층형 세라믹 캐패시터(10)는 사전에 설정된 가로(L) 및 세로(W)를 갖는 캐패시터 몸체(11) 및 외부 전극부(12)를 포함할 수 있다.

캐패시터 몸체(11)는 세라믹 소성체로 이루어질 수 있으며, 내부에 복수의 유전체 층이 적층되어 형성될 수 있다.

외부 전극부(12)는 캐패시터 몸체(11)의 양 측면에 각각 하나씩 형성된 외부 전극을 포함할 수 있다.

캐패시터 몸체(11)의 내부에는 복수의 유전체 층에 각각 형성된 복수의 내부 전극을 갖는 내부 전극부(13)가 형성될 수 있으며, 내부 전극부(13)는 사전에 설정된 정전 용량을 가질 수 있다. 내부 전극부(13)의 정전 용량은 적층된 내부 전극의 수에 비례할 수 있다.

이때, 본 발명에 따른 적층형 세라믹 캐패시터(10)는 사용자의 요구에 따라 고용량의 정전 용량을 가질 수 있는데, 고용량의 정전 용량은 세라믹 캐패시터(10)의 크기에 대비하여 일정 정전 용량 이상을 고용량의 정전 용량으로 말할 수 있다.

이에 따라, 본 발명의 적층형 세라믹 캐패시터(10)의 캐패시터 몸체(11)는 예를 들어 가로(L)가 0.6mm ± 0.05mm이고, 세로(W)가 0.3 ± 0.05mm일 수 있으며, 이때의 내부 전극부(13)의 정전 용량은 1uF ± 10% 이상으로 형성되어 고용량의 정전 용량을 가질 수 있다.

다른 예로, 본 발명의 적층형 세라믹 캐패시터(10)의 캐패시터 몸체(11)는 가로(L)가 1.0mm ± 0.05mm이고, 세로(W)가 0.6 ± 0.05mm일 수 있으며, 이때의 내부 전극부(13)의 정전 용량은 10uF ± 10% 이상으로 형성되어 고용량의 정전 용량을 가질 수 있다.

상술한 바와 같이, 고용량의 정전 용량을 갖기 위해, 캐패시터 몸체(11) 내부의 내부 전극부(13)가 차지하는 비율이 점점 높아지며, 이에 따라 외부 전극과의 접촉 증가 및 외부 환경으로부터의 보호가 더욱 중요하게 된다.

따라서, 본 발명의 적층형 세라믹 캐패시터(10)는 캐패시터 몸체(11)의 가로 양측에 각각 외부 전극을 갖는 외부 전극부(12)를 포함할 수 있다. 외부 전극부(12)는 캐패시터 몸체(11)의 가로 양측에 각각 형성되어 내부 전극부(13)의 내부 전극과 전기적으로 연결되는 제1 외부 전극(12a)과, 제1 외부 전극(12b)의 외면에 형성되어 외부 환경으로부터 제1 외부 전극(12a) 및 내부 전극부(13)를 보호하는 제2 외부 전극(12b)을 포함할 수 있다.

제1 외부 전극(12a)는 구리(Cu), 구리(Cu) 계열 합금, 구리-니켈(Cu-Ni) 합금 중 적어도 하나의 페이스트로 도포되어 이루어질 수 있다.

제2 외부 전극(12b)는 제1 외부 전극(12a)과 동일한 성분의 페이스트로 도포되어 이루어지거나, 은(Ag) 페이스트 또는 은 에폭시(Ag epoxy) 중 하나로 이루어질 수 있다.

제1 외부 전극(12a)는 캐패시터 몸체(11)에 구리(Cu) 계열 합금, 구리-니켈(Cu-Ni) 합금 중 적어도 하나의 페이스트(paste)를 도포하여, 전극 소성을 통해 내부 전극부(13)와 전기적으로 연결되며, 이후 제1 외부 전극(12a)과 동일한 성분의 페이스트 또는 은(Ag) 페이스트 또는 은 에폭시(Ag epoxy) 중 하나를 도포하여 소성시켜 제1 외부 전극(12a)과 제2 외부 전극(12b)을 전기적으로 연결시킨다. 이에 따라 전극의 치밀도가 다음의 표와 같이 높아진다.

구분	종래	본발명
치밀도	95~96%	98% 이상
불량률	5%	3% 미만
도금액 침투율	10%	5% 미만

상술한 표와 같이, 종래의 외부 전극을 단일층으로 도포하여 형성하는 경우와 대비하여, 본 발명은 외부 전극을 이중으로 형성하여, 치밀도가 높아지고, 불량률 및 도금액 침투 정도가 낮아지는 것을 볼 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 후술하는 특허청구범위에 의해 한정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성을 다양하게 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.

11...캐패시터 몸체
12...외부 전극
13...내부 전극

Claims

사전에 설정된 길이의 가로 및 세로를 갖는 복수의 유전체 층이 적층된 캐패시터 몸체;
상기 복수의 유전체 층에 형성되어 사전에 설정된 정전 용량을 갖는 내부 전극부; 및
상기 캐패시터 몸체의 양측면에 각각 형성되어 상기 내부 전극과 전기적으로 연결되는 제1 외부 전극과 상기 제1 외부 전극 위에 형성되는 제2 외부 전극을 갖는 외부 전극부
을 포함하는 것을 특징으로 하는 이중 전극 구조를 갖는 적층형 세라믹 캐패시터.
제1항에 있어서,
상기 제1 외부 전극은 구리(Cu), 구리(Cu) 계열 합금, 구리-니켈(Cu-Ni) 합금 중 적어도 하나의 페이스트로 도포되어 이루어지는 것을 특징으로 하는 이중 전극 구조를 갖는 적층형 세라믹 캐패시터.
제2항에 있어서,
상기 제2 외부 전극은 상기 제1 외부 전극과 동일한 성분의 페이스트로 도포되어 이루어지는 것을 특징으로 하는 이중 전극 구조를 갖는 적층형 세라믹 캐패시터.
제2항에 있어서,
상기 제2 외부 전극은 은(Ag) 페이스트 또는 은 에폭시(Ag epoxy) 중 하나로 이루어지는 것을 특징으로 하는 이중 전극 구조를 갖는 적층형 세라믹 캐패시터.
제1항에 있어서,
상기 캐패시터 몸체는 가로가 0.6mm ± 0.05mm이고, 세로가 0.3 ± 0.05mm인 것을 특징으로 하는 이중 전극 구조를 갖는 적층형 세라믹 캐패시터.
제5항에 있어서,
상기 내부 전극의 정전 용량은 1uF ± 10% 이상인 것을 특징으로 하는 이중 전극 구조를 갖는 적층형 세라믹 캐패시터.
제1항에 있어서,
상기 캐패시터 몸체는 가로가 1.0mm ± 0.05mm이고, 세로가 0.6 ± 0.05mm인 것을 특징으로 하는 이중 전극 구조를 갖는 적층형 세라믹 캐패시터.
제7항에 있어서,
상기 내부 전극의 정전 용량은 10uF ± 10% 이상인 것을 특징으로 하는 이중 전극 구조를 갖는 적층형 세라믹 캐패시터.