KR100293182B1 - 칩형 박막 캐패시터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 캐패시터의 내부전극과 외부전극의 접촉면적을 확대한 칩형 박막 캐패시터에 관한 것으로 이는 특히, 절연성 기판(210)의 상측에 형성되는 제1 및 제2 전극(240)(220)의 일측단부가 각각 기판의 외부로 노출토록 성막되고, 상기 전극(240)(220)의 일단부 상측면이 각각 외부로 노출될 수 있도록 식각에 의해 외부로 노출토록 하며, 상기 노출되는 제1 및 제2 외부전극 접속부(260)(270)에는 단자전극(280)이 형성되고, 그 위에 제1, 제2 외부전극(290)(300)이 성막된후, 제2 유전체층(250)의 상부에는 폴리이미드(poly mide)의 보호층(310)이 인쇄되는 것을 요지로 한다.

Description

칩형 박막 캐패시터 및 그 제조방법
본 발명은 고주파 기기 또는 위성통신 부품의 캐패시터(Capacitor)용으로 사용되는 칩형 박막 캐패시터에 관한 것으로 이는 특히, 박막 캐패시터의 내부전극과 외부전극의 접촉면적을 확대하여 캐패시터의 불량률을 저하시킴은 물론, 낮은 등가직렬저항(ESR : equivalent series resistance )을 갖도록 한 칩형 박막 캐패시터와 그 제조방법에 관한 것이다.
일반적으로 알려져 있는 칩형 박막 캐패시터에 있어서는, 고주파 기기 또는 위성통신 부품의 박막 캐패시터로 이용시 비교적 낮은 등가직렬 저항(ESR)값과, 높은 정전용량 특성이 요구되는 관계로, 상기 박막 타입의 캐패시터를 제작하기 위해서는 글래스 또는 세라믹등으로 구성되는 기판의 상측으로 하부전극, 유전층, 상부전극을 순차로 성막시키고, 이어서 상기 전극을 일정한 형상으로 패터닝(pattrening) 한후, 그 상측에 유전체 보호층을 인쇄하여 내부의 전극을 보호하고, 재차 상기 유전체 보호층의 상측에 상부기판을 에폭시(epoxy) 수지를 사용하여 접합한후, 양측으로 외부전극을 형성시키으로써, 상기 기판에 도포된 상,하부전극과 그 양측으로 도포된 외부전극이 상호 연결 저속토록 됨으로써, 낮은 ESR값을 갖는 박막 캐패시터를 제작하게 되는 것이다.
이와같은 기술과 관련된 종래의 칩타입(Chip Type) 박막 캐패시터의 제작방법에 있어서는 도 1에 나타낸 바와같이, 글래스 또는 세라믹등으로 구성되는 기판(51)의 상측에, 상기 기판(51)의 일측단부에 노출토록 하부전극(52)을 성막하고, 상기 하부전극(52)의 상측면에는 유전체층(53)을 성막하여 그 상측에 기판(51)의 타단부에 돌츨토록 상부전극(54)을 순차로 성막시킨다.
이어서, 상기 상,하부전극(54),(52)과 그 사이에 인쇄된 유전체(53)를 일정한 형상으로 패터닝(pattrening)한후, 상기 상부전극(54)을 보호하기 위하여 그 상측에 재차 유전체 보호층(55)을 인쇄하며, 상기 인쇄된 유전체 보호층(55)의 상측에는 에폭시 수지 접착재(57)를 이용하여 상부기판(56)을 접합한후, 상기 내부에 상,하부전극(54)(52)이 인쇄된 기판(51)의 양측으로 외부전극(58)을 전해도금에 의해 형성시키는 것이다.
따라서, 상기와같이 제작된 칩타입의 박막 캐패시터는 도 2의 적층 구조도에서와 같이, 글래스 또는 세라믹등의 기판(51) 상측에 인쇄되는 유전체층(53)을 개재하여 그 상,하측에 성막된 상,하부전극(54),(52)의 일측 단부와, 상기 기판(51)의 양측으로 형성되는 외부전극(58)이 상호 연결 접속되어 박막상태의 캐패시터가 완성되는 것이다.
상기와 같은 종래의 박막 캐패시터에 있어서는, 비교적 낮은 ESR값을 얻기 위하여 상,하부전극(54)(52)과 외부전극(58)의 접촉을 증대하기 위하여 양단부를 연마하거나 에칭하여 두께가 2㎛ 이내인 상,하부전극(54)(52)이 외부로 노출되도록 한후, 이에 외부전극(58)을 결합하여 접촉면적을 비교적 크게 형성할 수 있도록 하는 것이다.
그러나, 이와같은 종래의 칩타입 박막 캐패시터는, 상기와같이 상,하부전극(54)(52)과 외부전극(58)의 접촉을 증대하기 위하여 양단부를 연마나, 에칭에 의하여 두께 2㎛ 이내인 상,하부전극(54)(52)를 외부로 노출시킨 상태에서, 그 측면으로 외부전극(58)을 연결 접속시키도록 함으로써, 단지 상,하부전극(54)(52)의 단부에만 외부전극(58)이 접속되어, 전극간의 상호 접촉면적이 미약하고, 상기 상,하부전극(54)(52)이 노출되는 단부에 외부전극(58)을 전해도금에 의한 연결작업시 상,하부전극(54)(52)이 단락되는 현상이 발생하게 되어 박막 캐패시터의 제작 과정중 불량 발생이 증가하며, 상,하부전극(54)(52)과 외부전극(58)의 불완전한 접촉에 의해 제품에 신뢰성을 저하시킴은 물론, 만족할만한 수율의 제품을 얻기가 힘들게 되는 문제점이 있는 것이다.
한편, 최근에는 저 코스트(Low Cost)로 낮은 ESR값을 갖는 박막 캐패시터를 제조하는 방법이 제안된 바 있다.
즉, 미국 특허공보 제4,453,199호에 의한 박막 커패시터의 제조방법은 도 3에 나타낸 바와같이, 글래스 또는 세라믹등으로 구성되는 절연성 기판(100)의 상측에 박막 전도층(110)을 증착하여 형성시키며, 상기 절연성 기판(100)의 상측에 증착된 전극인 박막 전도층(110)을 일정한 행과 열로 배열토록 패턴을 형성한후, 상기 박막 전도층(110)의 전체가 덮히도록 그 상측으로 유전체층(130)을 성막하여 형성하게 된다.
계속해서, 상기 유전체층(130)의 상측에는 두번째의 복수의 불연속적인 박막 전도층(140)을 형성하고, 이때 상기 박막 전도층(140)은 외부로 엣지(edge)가 노출될수 있도록 한다. 그 후 상기 박막 전도층(140)이 덮히도록 절연층(150)을 증착하여 형성시킨후, 상기 절연성 기판(100)을 수직으로 절단하여 절단면에 박막 전도층(110)(140)의 엣지부가 노출되도록 하고, 상기 박막 전도층(110)(140)의 노출부위에 도전 단자층과 단자전극을 전기적으로 연결 형성시켜 박막타입의 캐패시터를 완성하게 되는 것이다.
그러나, 상기와같은 종래의 칩타입 박막 캐패시터는, 전자와 마찬가지로 절연성 기판(100)에 박막 전도층 및 유전체층, 절연층을 각각 형성한후, 이를 수직으로 절단시, 절연성 기판(100)에 성막된 내부전극인 박막 전도층(110),(140)이 극히 일부분만 외부로 노출되어, 이에 외부전극인 단자 적극을 형성시킬 경우, 전극간의 상호 접촉면적이 미약하게 되며, 역시 상기 외부로 노출된 박막 전도층(110),(140)단부에 외부전극인 단자전극을 전해도금에 의한 연결작업시, 상기 박막 전도층(110),(140)이 단락되는 현상이 발생하게 되어 박막 캐패시터의 제작 과정중 불량이 빈번하게 발생됨은 물론, 박막 전도층(110),(140)과 단자 전도층의 불완전한 접촉에 의해 낮은 ESR 값을 얻을수 없게 되는등 많은 단점이 있는 것이다.
본 발명은 상기와 같은 종래의 여러 문제점들을 개선시키기 위한 것으로서 그 목적은, 박막 캐패시터의 내부전극인 상,하부전극과 그 양측 및 상측면에 접속되는 외부전극에 의해 접촉면적을 현저히 확대시켜 낮은 ESR 값을 갖도록 하며, 상기 외부전극 상,하부전극간의 넓은 접촉면적에 의해 전극의 단락현상을 방지하여 제품불량을 미연에 방지토록 함은 물론, 칩타입 박막 캐패시터의 내,외부 전극의 접촉 안정성에 따른 캐패시터의 전기적 특성을 향상시킬 수 있는 칩형 박막 캐패시터를 제공하는데 있다.
본 발명의 다른 목적은, 칩타입의 박막 캐패시터의 제조시, 내부전극인 상,하부 전극과 그 양측 및 상측면에 외부전극을 접속시켜, 내,외부 전극의 전극 안정화를 가져와 우수한 특성의 박막 캐패시터의 제조가 가능하며, 상기 전극간의 접촉불량으로 인한 공정불량을 방지할 수 있는 칩형 박막 캐패시터의 제조방법을 제공하는데 있다
도 1은 일반적인 칩형 박막 캐패시터의 제조공정을 나타낸 제작 상태도 이 다.
도 2는 종래의 칩형 박막 캐패시터를 도시한 단면 구조도이다.
도 3은 종래의 또다른 칩형 박막 캐패시터를 도시한 단면 구조도이다.
도 4a-d는 본 발명에 따른 칩형 박막 캐패시터의 제조공정을 도시한 제작 상 태도이다.
도 5는 본 발명에 의한 칩형 박막 캐패시터의 단면 구조도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
210...절연성 기판 220...제1 전극
230...제1 유전체층 240...제2 전극
250...제2 유전체층 260...제1 외부전극 접속부
270...제2 외부전극 접속부 280...단자전극
290...제1 외부전극 300...제2 외부전극
300...보호층
상기 목적을 달성하기 의한 기술적인 구성으로서 본 발명은, 절연성 기판과,
상기 절연성 기판의 상면에, 상기 절연성 기판의 일측면으로 부터 이와 대향하는 반대측면으로 향하여 성막되며, 상기 절연성 기판의 측면에 접하는 영역으로 제1 외부전극 접속부를 갖는 박막상의 전도층인 제1 전극과,
상기 제1 전극의 상부에 형성되어 절연하는 제1 유전체층과,
상기 제1 유전체층의 상부에 상기 절연성 기판의 반대쪽 측면으로 부터 상기 하부전극과 소정 부분이 중복되도록 성막되며, 상기 절연성 기판의 반대쪽 측면에 접하는 영역에 제2 외부전극 접속부를 갖는 제2 전극과,
상기 제2 전극의 제2 외부전극 접속부를 제외한 영역의 상면에 형성되어 상기 제2 전극을 보호하는 제2 유전체층과,
상기 제1 외부전극 접속부를 포함한 영역에서 성막되어 상기 제1 전극과 전기적으로 접속되는 제1 외부전극부 및,
상기 제2 외부전극 접속부를 포함한 영역에 성막되어 상기 제2 전극과 전기적으로 접속되는 제2 외부전극부를 포함하여 구성됨을 특징으로 하는 칩형 박막 캐패시터를 마련함에 의한다.
또한, 본 발명은 절연성 기판의 상측에 박막 전도층을 형성한후 불연속적이고, 전기적으로 고립된 복수의 도전영역이 행과 열로 배열되도록 필요없는 부분의 전도층을 제거하여 제1 전극층을 형성하는 단계;
상기 제1 전극층의 상면에 제1 유전체층을 성막하여 절연시키는 단계;
상기 제1 유전체층 위에 박막 전도층을 성막한후 불연속적이고, 전기적으로 고립된 복수의 도전영역이 행과 열로 배열되도록 필요없는 부분의 전도층을 제거하여 제2 전극층을 형성하되, 상기 제2 전극층의 도전영역과 상기 제1 전극층의 도전영역이 부분적으로 공유되고 각 도전영역이 공유부분 바깥에 최소한 하나의 엣지부를 갖을수 있도록 하는 제2 전극층 형성단계;
상기 제2 전극층의 상면에 제2 유전체층을 성막하여 상기 제2 전극층을 보호하는 단계;
상기 제1 전극층과, 제2 전극층이 공유되지 않은 도전영역부분 상부에 존재하는 제1 및 제2 유전층을 제거하여 상기 제1 전극층의 도전영역과, 상기 제2 전극층의 도전영역이 각각 외부로 노출되는 제1, 제2 외부전극 접속부를 형성하는 단계;
상기 제1 및 제2 외부전극 접속부와 상기 제2 유전체층위에 박막 전도층을 성막한후, 상기 제1 및 제2 외부전극 접속부 이외의 영역의 전도층을 제거하여 제1 및 제2 외부전극 형성을 위한 단자전극의 상면을 형성하는 단계;
상기 절연성 기판의 저면에 박막 전도층을 성막한후, 대략 상기 제1 및 제2 외부전극 접속부 이외의 영역에 해당되는 위치의 전도층을 제거하여 외부전극 형성을 위한 단자전극의 하면을 형성하는 단계;
상기 단자전극이 형성된 상기 제1 및 제2 외부전극 접속부가 대략 반으로 분할되도록 상기 절연성 기판을 바아(bar) 형태로 절단하여 양쪽 절단면에 상기 제1 전극층의 도전영역 또는 제2 전극층의 도전영역의 엣지부분이 각각 나타나도록 하는단계;
상기 바아형태의로 절단된 절연성 기판의 양측 절단면에 박막 전도층을 성막하여 제1 및 제2 외부전극 형성을 위한 단자전극 측면을 형성하는 단계;
상기 바아 형태의 절연성 기판을 캐패시터 칩 형태로 절단하는 단계; 및
상기 칩 형태의 캐패시터의 단자전극의 상면 및 측면, 하면에 전기적으로 접속되도록 일체로 제1 및 제2 외부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 칩형 박막 캐패시터의 제조방법을 마련함에 의한다.
이하, 첨부된 도면에 의거하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.
도 4는 본 발명에 따른 칩형 박막 캐패시터의 제조공정을 도시한 제작 상태도이고, 도 5는 본 발명에 의한 칩형 박막 캐패시터의 단면 구조도로서, 본 발명은, 글래스나 알루미나등으로 형성되는 절연성 기판(210)의 상측에 상기 절연성 기판(210)의 상면 한쪽 측면에서 반대쪽 측면까지 전면(全面)으로 Al 또는 Cu로 구성되는 박막상의 전도층인 제1 전극(220)이 스퍼터링(sputtering) 또는 에바페레이팅(Evaporating)등의 물리적 증착(Physlcal Vapor Deposition)으로 성막되며, 이때 상기 절연성기판(210)의 측면에 접하는 부분에서는 제1 외부전극 접속부(260)가 형성된다.
또한, 상기 제1 전극(220)의 상부에는 화학적 증착(CVD)방법에 의해 제1 유전체층(230)을 성막하여 제1 전극(220)을 보호하게 되며, 상기 제1 유전체층(230)의 상면에는 절연성 기판(210)의 반대족 측면에서 상기 제1 전극과 일정부분 중첩되게 제2 전극(240)이 스퍼터링(sputtering) 또는 에바페레이팅(Evaporating)등의 물리적 증착(Physlcal Vapor Deposition)으로 성막되는 한편, 상기 절연성 기판(210)의 반대쪽 측면에 제2 외부전극 접속부(270)가 형성된다.
즉, 상기 절연성 기판(210)의 상측에 형성되는 제1 전극(220)은 그 일측단부가 절연성 기판(210)의 외부로 노출토록 되며, 또한 제1 유전체층(230)에 성막되는 제2 전극(240) 역시 그 타측 일단부가 외부로 노출되도록 성막되는 것이다.
그리고, 상기 절연성 기판(210)의 상측에 형성된 제2 전극 및 제1 전극(240)(220)의 일단부 상측면이 각각 외부로 노출될 수 있도록 SiO₂ 또는 Sin으로 구성되는 제1 유전층(230)의 일단에는 제1 외부전극 접속부(260)가 형성되어 하부전극(220) 일측 상면이 식각에 의해 외부로 노출토록 되며, 또한 상기 제2 유전체층(250)은 그 타단에 제2 외부전극 접속부(270)가 형성되어, 역시 상부전극(240) 타측 상면이 식각에 의해 외부로 노출토록 되는 것이다.
이때, 상기 제1 전극 및 제2 전극(220)(240)에 각각 형성되는 외부전극 접속부(260)및 (270)는, CH₃COOH 과 NH₄F 가 ㏖비 2:1로 이루어진 식각용액에 의해 각각 식각에 의해 형성된다.
상기와같이 식각이 진행되어 제1 전극 및 제2 전극(220)(240)의 일측면 및 상면이 각각 노출되는 제1 및 제2 외부전극 접속부(260)(270)에는 도 5에서와 같이, 절연성 기판(210)의 양측 및 상하부 일측으로 Al 또는 Cr 금속 박막층을 0.1㎛이하로 성막하여 접착력을 증대시킨후, Cu층이 0.5㎛ 이하로 성막되는 단자전극(280)을 형성하고, 상기 제1 외부전극 접속부(260)를 포함하는 영역에 제1 외부전극(290)이 성막되어 상기 제1 전극(220)과 전기적으로 접속되며, 또한 상기 제2 외부전극 접속부(270)를 포함하는 영역에 제2 외부전극(300)이 성막되어 상기 제2 전극(240)과 전기적으로 접속된다.
이때, 상기 제1 및 제2 외부전극(290)(300)은 Cu층 및 Ni층, Sn/Pb층이 순차적으로 도금공정을 통하여 성막토록 되는 한편, 상기 제1 및 제2 외부전극 접속부(260)(270)를 보호하기 위하여, 제2 유전체층(250)의 상부에는 폴리이미드(poly mide)의 보호층(310)이 인쇄되는 구성으로 이루어 진다.
이와같은 구성으로 이루어진 본 발명의 칩형 박막 캐패시터의 제조방법을 설명하면 다음과 같다.
도 4에 나타낸 바와같이, 절연성 기판(210)의 상측에 박막상의 전도층을 성막한후, 상기 박막 전도층이 불연속적이고, 전기적으로 각각 나누어져 고립되는 복수의 도전영역이 다수개 일정한 행과 열의 패턴으로 배열되도록 필요없는 부분의 전도층을 제거한 Al 또는 Cu로 구성되는 제1 전극(220)을 스퍼터링(sputtering) 또는 에바페레이팅(Evaporating)등의 물리적 증착(Physlcal Vapor Deposition)으로 성막하게 되며, 상기 제1 전극(220)의 상면에는 제1 유전체층(230)을 화학적 증착법(CVD)으로 성막하여 제1 전극(220)을 절연시키게 된다.
상기 제1 유전체층(230)의 상부에는 역시, Al 또는 Cu로 구성되는 박막상의 전도층을 성막한후, 상기 박막 전도층이 불연속적이고, 전기적으로 각각 나누어져 고립되는 복수의 도전영역이 다수개 일정한 행과 열의 패턴으로 배열되도록 필요없는 부분의 전도층을 제거한 제2 전극(220)을 스퍼터링(sputtering) 또는 에바페레이팅(Evaporating)등의 물리적 증착(Physlcal Vapor Deposition)으로 형성하게 되며, 이때 상기 제1 전극(220)과 제2 전극(240)의 도전영역은 부분적으로 겹쳐지게 되고, 상기 도전영역의 겹쳐지는 공유부분 바깥으로 엣지부를 갖게된다.
계속해서, 상기 제2 전극(240)의 상면에는 제2 유전체층(250)이 화학적 증착법(CVD)으로 성막되어 제2 전극을 보호하게 되며, 상기 제1 전극 및 제2 전극(220)(240)의 공유되지 않는 부분의 도전영역 상부에 존재하는 SiO₂ 또는 Sin으로 구성되는 제1 및 제2 유전체층 일단부를 각각 식각에 의해 제거하여 제1 및 제2 전극의 도전영역이 외부로 노출되도록 하여 제1 외부전극 접속부(260)와 제2 외부전극 접속부(270)를 형성하게 된다.
이때 상기 제1 유전체층(230)과 제2 유전체층(250)은, 그 양단을 CH₃COOH 과 NH₄F 가 ㏖비 2:1로 이루어진 식각용액에 의해 식각작업을 수행하게 되어, 제1 및 제2 전극의 도전영역이 외부로 노출되도록 하여 제1 외부전극 접속부(260)와 제2 외부전극 접속부(270)를 형성하게 된다.
상기 제1 및 제2 외부전극 접속부(260)(270)와, 상기 제2 유전체층(250)의 상면에는 박막 전도층으로 성막한후, 상기 제1 및 제2 외부전극 접속부(260)(270) 이외의 영역의 전도층(도전영역)은 제거하여 외부전극 접속부 상측에만 외부전극 형성을 위한 Al 또는 Cr 박막층을 0.1㎛ 이하로 성막하여 접착력을 증대시킨 후 Cu층을 0.5㎛ 이하로 성막한 단자전극(280)을 형성하게 되며, 상기 절연성 기판(210)의 하면에도 박막 전도층을 성막한후, 대략 제1 외부전극 접속부(260)와 제2 외부전극 접속부(270)이외의 영역에 해당되는 위치의 전도층은 제거하여, 역시 외부전극의 접속을 위한 단자전극(280)을 형성하게 된다.
한편, 상기와 같이 단자전극(280)이 형성된 제1 외부전극 접속부(260)와 제2 외부전극 접속부(270)가 대략 반으로 나누어 지도록 상기 절연성 기판(210)을 바아(Bar) 형태로 절단하여, 양측 절단면에 제1 전극(220) 및 제2 전극(240)의 도전영역 엣지부분이 외부로 나타나도록 한다.
상기와같이 바아 형태로 절단된 절연성 기판(210)의 양측 절단면에는 박막 전도층을 성막하여 제1 및 제2 외부전극(290)(300) 형성을 위한 단자전극(280)의 측면을 형성하며, 상기 바아 형태로 절단된 기판을 칩(Chip) 형태로 절단하여 칩 형 박막 소자를 형성하고, 상기 칩 형태로 절단된 소자의 단자전극(280) 상면, 측면 및 하면에 전기적으로 접속되는 제1 및 제2 외부전극(290)(300)을 형성시켜 칩형 박막 캐패시터를 완성하게 된다.
상기와같이 절연성 기판(210)상에 내부전극인 제1, 제2 전극(240)(220)이 성막되어 이에 제1, 제2 외부전극(290)(300)이 연결 접속된 박막 캐패시터는 도 5에서와 같이, 상기 제2 전극(240)의 상측의 제2 유전체층(250)을 개재하여, 그 상측에 내습성과 낮은 온도(350℃)에서 경화토록 되는 폴리이미드로 구성되는 보호층(310)을 프린팅 함으로써, 제1 및 제2 외부전극 접속부(260)(270)가 보호될수 있는것이다.
이상과 같이 본 발명에 따른 칩형 박막 캐패시터 및 그 제조방법에 의하면, 박막 캐패시터의 내부전극인 상,하부전극과 그 양측 및 상측면에 접속되는 외부전극에 의해 접촉면적을 현저히 확대시켜 낮은 ESR 값을 갖도록 하며, 상기 외부전극 상,하부전극간의 넓은 접촉면적에 의해 전극의 단락현상을 방지하여 제품불량을 미연에 방지 함은 물론, 칩타입 박막 캐패시터의 내,외부 전극의 접촉 안정성에 따른 캐패시터의 전기적 특성을 향상시킬 수 있으며, 박막 캐패시터의 제조시, 내부전극인 상,하부 전극과 그 양측 및 상측면에 외부전극을 접속시켜, 내,외부 전극의 전극 안정화를 가져와 우수한 특성의 박막 캐패시터의 제조가 가능하며, 상기 전극간의 접촉불량으로 인한 공정불량을 방지할 수 있는 우수한 효과가 있다.
본 발명은 특정한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 벗어나지 않는 한도내에서 본 발명이 다양하게 개조 및 변화될수 있다는 것을 당업계에서 통상의 지식을 가진자는 용이하게 알수 있음을 밝혀두고자 한다.

Claims (29)

  1. 절연성 기판과,
    상기 절연성 기판의 상면에, 상기 절연성 기판의 일측면으로 부터 이와 대향하는 반대측면으로 향하여 성막되며, 상기 절연성 기판의 측면에 접하는 영역으로 제1 외부전극 접속부를 갖는 박막상의 전도층인 제1 전극과,
    상기 제1 전극의 상부에 형성되어 절연하는 제1 유전체층과,
    상기 제1 유전체층의 상부에 상기 절연성 기판의 반대쪽 측면으로 부터 상기 하부전극과 소정 부분이 중복되도록 성막되며, 상기 절연성 기판의 반대쪽 측면에 접하는 영역에 제2 외부전극 접속부를 갖는 제2 전극과,
    상기 제2 전극의 제2 외부전극 접속부를 제외한 영역의 상면에 형성되어 상기 제2 전극을 보호하는 제2 유전체층과,
    상기 제1 외부전극 접속부를 포함한 영역에서 성막되어 상기 제1 전극과 전기적으로 접속되는 제1 외부전극부 및,
    상기 제2 외부전극 접속부를 포함한 영역에 성막되어 상기 제2 전극과 전기적으로 접속되는 제2 외부전극부를 포함하여 구성됨을 특징으로 하는 칩형 박막 캐패시터.
  2. 제 1항에 있어서, 상기 제1 및 제2 전극은 Al 또는 Cu중 어느 하나가 선택되어 구성됨을 특징으로 하는 칩형 박막 캐패시터.
  3. 제 1항에 있어서, 상기 제1 및 제2 전극의 성막은 스퍼터링 및 에바페레이팅등의 물리적 증착에 의해 형성되는 것을 특징으로 하는 칩형 박막 캐패시터.
  4. 제1 항에 있어서, 상기 제1 유전체층과, 제2 유전체층은 SiO₂또는 SiN중에서 어느 하나가 선택되는 것을 특징으로 하는 칩형 박막 캐패시터.
  5. 제 1항에 있어서, 상기 제1 유전체층과 제2 유전체층의 성막은 화학적 증착(CVD)으로 행하여지는 것을 특징으로 하는 칩형 박막 캐패시터.
  6. 제 1항에 있어서, 상기 제1 및 제2 외부전극부는, 상기 제1 및 제2 외부전극 접속부를 포함한 영역에서 각각 성막되는 단자전극 위에 각각 형성되는 제1 및 제2 외부전극으로 이루어진 것을 특징으로 하는 칩형 박막 캐패시터.
  7. 제6 항에 있어서, 상기 단자전극은 Al 또는 Cr중 어느하나의 박막층이 성막되어 접착력이 증대된후 Cu층이 성막되는 것을 특징으로 하는 칩형 박막 캐패시터.
  8. 제 7항에 있어서, 상기 박막층의 두께는 0.1㎛ 이하로 성막되는 것을 특징으로 하는 칩형 박막 캐패시터.
  9. 제 7항에 있어서, 상기 박막층의 상측에 성막되는 Cu층의 두께는 0.5㎛ 이하로 형성되는 것을 특징으로 하는 칩형 박막 캐패시터.
  10. 제 6항에 있어서, 상기 단자전극의 성막은 스퍼터링 및 에바퍼레이팅등의 물리적 증착에 의해 형성되는 것을 특징으로 하는 칩형 박막 캐패시터.
  11. 제 6항에 있어서, 상기 제1 및 제2 외부전극층은 Cu층, Ni층 및 Sn/Pb층으로 순차로 형성되는 것을 특징으로 하는 칩형 박막 캐패시터.
  12. 제 6항에 있어서, 상기 제1 및 제2 외부전극은 도금공정을 통하여 형성하는 것을 특징으로 하는 칩형 박막 캐패시터.
  13. 제 1항에 있어서, 상기 제2 유전체층 상면에는 보호층이 형성되는 것을 특징으로 하는 칩형 박막 캐패시터.
  14. 제 13항에 있어서, 상기 보호층은 폴리이미드로 구성되는 것을 특징으로 하는 칩형 박막 캐패시터.
  15. 절연성 기판의 상측에 박막 전도층을 형성한후 불연속적이고, 전기적으로 고립된 복수의 도전영역이 행과 열로 배열되도록 필요없는 부분의 전도층을 제거하여 제1 전극층을 형성하는 단계;
    상기 제1 전극층의 상면에 제1 유전체층을 성막하여 절연시키는 단계;
    상기 제1 유전체층 위에 박막 전도층을 성막한후 불연속적이고, 전기적으로 고립된 복수의 도전영역이 행과 열로 배열되도록 필요없는 부분의 전도층을 제거하여 제2 전극층을 형성하되, 상기 제2 전극층의 도전영역과 상기 제1 전극층의 도전영역이 부분적으로 공유되고 각 도전영역이 공유부분 바깥에 최소한 하나의 엣지부를 갖을수 있도록 하는 제2 전극층 형성단계;
    상기 제2 전극층의 상면에 제2 유전체층을 성막하여 상기 제2 전극층을 보호하는 단계;
    상기 제1 전극층과, 제2 전극층이 공유되지 않은 도전영역부분 상부에 존재하는 제1 및 제2 유전층을 제거하여 상기 제1 전극층의 도전영역과, 상기 제2 전극층의 도전영역이 각각 외부로 노출되는 제1, 제2 외부전극 접속부를 형성하는 단계;
    상기 제1 및 제2 외부전극 접속부와 상기 제2 유전체층위에 박막 전도층을 성막한후, 상기 제1 및 제2 외부전극 접속부 이외의 영역의 전도층을 제거하여 제1 및 제2 외부전극 형성을 위한 단자전극의 상면을 형성하는 단계;
    상기 절연성 기판의 저면에 박막 전도층을 성막한후, 대략 상기 제1 및 제2 외부전극 접속부 이외의 영역에 해당되는 위치의 전도층을 제거하여 외부전극 형성을 위한 단자전극의 하면을 형성하는 단계;
    상기 단자전극이 형성된 상기 제1 및 제2 외부전극 접속부가 대략 반으로 분할되도록 상기 절연성 기판을 바아(bar) 형태로 절단하여 양쪽 절단면에 상기 제1 전극층의 도전영역 또는 제2 전극층의 도전영역의 엣지부분이 각각 나타나도록 하는단계;
    상기 바아형태의로 절단된 절연성 기판의 양측 절단면에 박막 전도층을 성막하여 제1 및 제2 외부전극 형성을 위한 단자전극 측면을 형성하는 단계;
    상기 바아 형태의 절연성 기판을 캐패시터 칩 형태로 절단하는 단계; 및
    상기 칩 형태의 캐패시터의 단자전극의 상면 및 측면, 하면에 전기적으로 접속되도록 일체로 제1 및 제2 외부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 칩형 박막 캐패시터의 제조방법
  16. 제 15항에 있어서, 상기 제1 외부전극 접속부와 제2 외부전극 접속부는, 제1 유전체층과 제2 유전체층을 식각용액에 의해 형성되는 것을 특징으로 하는 칩형 박막 캐패시터의 제조방법.
  17. 제 16항에 있어서, 상기 식각용액은, CH₃COOH 과 NH₄F 가 ㏖비 2:1로 이루어진 것을 특징으로 하는 칩형 박막 캐패시터의 제조방법.
  18. 제 15항에 있어서, 상기 제1 및 제2 전극은 Al 또는 Cu중 어느 하나가 선택되어 구성됨을 특징으로 하는 칩형 박막 캐패시터의 제조방법.
  19. 제 15항에 있어서, 상기 제1 및 제2 전극의 성막은 스퍼터링 및 에바페레이팅등의 물리적 증착에 의해 형성되는 것을 특징으로 하는 칩형 박막 캐패시터의 제조방법.
  20. 제15 항에 있어서, 상기 제1 유전체층과, 제2 유전체층은 SiO₂또는 SiN중에서 어느 하나가 선택되는 것을 특징으로 하는 칩형 박막 캐패시터의 제조방법.
  21. 제 15항에 있어서, 상기 제1 유전체층과 제2 유전체층의 성막은 화학적 증착(CVD)으로 행하여지는 것을 특징으로 하는 칩형 박막 캐패시터의 제조방법.
  22. 제 15항에 있어서, 상기 단자전극은 Al 또는 Cr중 어느하나의 박막층이 성막되어 접착력이 증대된후 Cu층이 성막되는 것을 특징으로 하는 칩형 박막 캐패시터의 제조방법.
  23. 제 22항에 있어서, 상기 Al 또는 Cr박막층의 두께는 0.1㎛ 이하로 성막되는 것을 특징으로 하는 칩형 박막 캐패시터의 제조방법.
  24. 제 22항에 있어서, 상기 박막층의 상측에 성막되는 Cu층의 두께는 0.5㎛ 이하로 형성되는 것을 특징으로 하는 칩형 박막 캐패시터의 제조방법.
  25. 제 15항에 있어서, 상기 단자전극의 성막은 스퍼터링 및 에바퍼레이팅등의 물리적 증착에 의해 형성되는 것을 특징으로 하는 칩형 박막 캐패시터의 제조방법.
  26. 제 15항에 있어서, 상기 제1 및 제2 외부전극층은 Cu층, Ni층 및 Sn/Pb층으로 순차로 형성되는 것을 특징으로 하는 칩형 박막 캐패시터의 제조방법.
  27. 제 15항에 있어서, 상기 제1 및 제2 외부전극은 도금공정을 통하여 형성하는 것을 특징으로 하는 칩형 박막 캐패시터의 제조방법.
  28. 제 15항에 있어서, 상기 단자전극의 상면과 하면을 성막한후, 상기 제2 유전체층 상면에는 보호층이 형성되는 단계가 포함되는 것을 특징으로 하는 칩형 박막 캐패시터의 제조방법.
  29. 제 28항에 있어서, 상기 보호층은 폴리이미드로 구성되는 것을 특징으로 하는 칩형 박막 캐패시터의 제조방법.
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