KR20210072338A - 전자 부품 - Google Patents

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KR20210072338A
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Abstract

본 발명은, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디와, 커패시터 바디의 제3 및 제4 면을 연결하는 제1 방향으로 상기 커패시터 바디의 양단에 각각 형성되는 제1 및 제2 외부 전극을 포함하는 적층형 커패시터; 및 상기 적층형 커패시터의 제1 면 측에 배치되고, 인터포저 바디 및 상기 인터포저 바디의 제1 방향의 양단에 각각 형성되는 제1 및 제2 외부 단자를 포함하는 인터포저; 를 포함하고, 상기 커패시터 바디는 복수의 유전체층 및 상기 유전체층을 사이에 두고 커패시터 바디의 제1 및 제2 면을 연결하는 제2 방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 상기 제1 및 제2 내부 전극이 상기 커패시터 바디의 제3 및 제4 면을 통해 각각 노출되고, 상기 제1 및 제2 외부 단자가 내측에서부터 CuNi를 포함하는 제1층, 상기 제1 층을 커버하고 Cu를 포함하는 제2층, 상기 제2 층을 커버하고 Ni를 포함하는 제3 층 및 상기 제3 층을 커버하고 Sn을 포함하는 제4 층을 포함하는 전자 부품을 제공한다.

Description

전자 부품{ELECTRONIC COMPONENT}
본 발명은 전자 부품에 관한 것이다.
적층형 커패시터는 소형화가 가능하면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 널리 사용되고 있다.
이러한 적층형 커패시터(MLCC)는 복수의 유전체층과 상기 유전체층 사이에 다른 극성의 내부 전극이 교대로 적층되는 구조를 가진다.
이때, 상기 유전체층은 강유전체를 재료로 사용하여 압전성을 갖기 때문에, 상기 적층형 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극 사이에 압전 현상이 발생하여 주파수에 따라 커패시터 바디의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
이러한 진동은 적층형 커패시터를 기판에 실장시 적층형 커패시터의 외부 전극과 기판을 연결하는 솔더(Solder)를 통해 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
상기 진동음은 사람에게 불쾌감을 주는 가청 주파수에 해당될 수 있고, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(Acoustic Noise)라고 한다.
국내등록특허 제10-1994747호 국내공개특허 제2012-0056549호
본 발명의 목적은, 휨 강도를 향상시키고 어쿠스틱 노이즈를 저감시킬 수 있는 전자 부품을 제공하는 것이다.
본 발명의 일 측면은, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디와, 커패시터 바디의 제3 및 제4 면을 연결하는 제1 방향으로 상기 커패시터 바디의 양단에 각각 형성되는 제1 및 제2 외부 전극을 포함하는 적층형 커패시터; 및 상기 적층형 커패시터의 제1 면 측에 배치되고, 인터포저 바디 및 상기 인터포저 바디의 제1 방향의 양단에 각각 형성되는 제1 및 제2 외부 단자를 포함하는 인터포저; 를 포함하고, 상기 커패시터 바디는 복수의 유전체층 및 상기 유전체층을 사이에 두고 커패시터 바디의 제1 및 제2 면을 연결하는 제2 방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 상기 제1 및 제2 내부 전극이 상기 커패시터 바디의 제3 및 제4 면을 통해 각각 노출되고, 상기 제1 및 제2 외부 단자가 내측에서부터 CuNi를 포함하는 제1층, 상기 제1 층을 커버하고 Cu를 포함하는 제2층, 상기 제2 층을 커버하고 Ni를 포함하는 제3 층 및 상기 제3 층을 커버하고 Sn을 포함하는 제4 층을 포함하는 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 제2 내지 제4 층은 도금층일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 외부 단자는, 상기 인터포저 바디에 상기 제1 외부 전극과 접속되게 형성되는 제1 접합부, 상기 인터포저 바디에 상기 제1 접합부와 제3 방향으로 마주보게 형성되는 제1 실장부 및 상기 인터포저 바디에 상기 제1 접합부와 상기 제1 실장부를 연결하도록 형성되는 제1 연결부를 포함할 수 있고, 상기 제2 외부 단자는, 상기 인터포저 바디에 상기 제2 외부 전극과 접속되게 형성되는 제2 접합부, 상기 인터포저 바디에 상기 제2 접합부와 제3 방향으로 마주보게 형성되는 제2 실장부 및 상기 인터포저 바디에 상기 제2 접합부와 상기 제2 실장부를 연결하도록 형성되는 제2 연결부를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극과 상기 제1 및 제2 접합부 사이에 도전성 접합제가 각각 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 도전성 접합제는 고융점 솔더일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 단자는 각각 '[' 및 ']'자 형상의 단면을 가질 수 있다.
본 발명의 일 실시 예에서, 제2 방향으로 상기 제1 접합부의 두께가 상기 제1 실장부의 두께 보다 두꺼울 수 있고, 제2 방향으로 상기 제2 접합부의 두께가 상기 제2 실장부의 두께 보다 두꺼울 수 있다.
본 발명의 일 실시 예에서, 제2 방향으로 상기 제1 접합부의 두께가 상기 제1 실장부의 두께 보다 20 내지 40㎛ 더 두꺼울 수 있고, 제2 방향으로 상기 제2 접합부의 두께가 상기 제2 실장부의 두께 보다 20 내지 40㎛ 더 두꺼울 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 접합부의 두께가 65㎛ 이상, 111㎛ 미만일 수 있다.
본 발명의 일 실시 예에서, 상기 인터포저 바디가 알루미나로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부; 및 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부; 를 각각 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 표면에 형성되는 도금층을 더 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 외부 단자가 내측의 CuNi를 포함하는 제1 층과 외측의 Cu를 포함하는 제2 층을 포함하는 4중층 구조로 구성되는 인터포저를 포함하여, 적층형 커패시터의 외부 전극과 인터포저의 외부 단자의 접합력을 높여 전자 부품의 휨 강도를 향상시키면서 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
도 1은 본 발명의 전자 부품에 적용되는 적층형 커패시터를 부분적으로 절개하여 나타낸 사시도이다.
도 2a 및 도 2b는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 3은 본 발명의 일 실시 예에 따른 전자 부품의 사시도이다.
도 4는 도 3의 A부분을 확대하여 나타낸 단면도이다.
도 5는 도 3의 분리사시도이다.
도 6은 도 3의 인터포저의 정면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 다음과 같이 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
본 발명의 실시 예를 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 적층형 커패시터와 인터포저의 길이 방향, 폭 방향 및 두께 방향을 각각 나타낸다.
본 실시 예에서, Z방향은 유전체층(111)이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 전자 부품에 적용되는 적층형 커패시터를 부분적으로 절개하여 나타낸 사시도이고, 도 2a 및 도 2b는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
먼저 도 1 내지 도 2b를 참조하여, 본 실시 예의 전자 부품에 적용되는 적층형 커패시터(100)의 구조에 대해 설명한다.
본 실시 예의 적층형 커패시터(100)는 커패시터 바디(110)와 커패시터 바디(110)의 X방향의 양단에 각각 형성되는 제1 및 제2 외부 전극(131, 132)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
커패시터 바디(110)는 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 서로 다른 극성을 가지는 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.
커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 마진부로서 Z방향으로 상기 액티브 영역의 상하부에 각각 마련되는 커버 영역을 포함할 수 있다.
상기 커버 영역은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
상기 커버 영역은 단일 유전체층 또는 2개 이상의 유전체층을 상기 액티브 영역의 상하 면에 Z방향으로 각각 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
커패시터 바디(110)는 그 형상에 특별히 제한은 없지만, 육면체 형상일 수 있으며, Z방향으로 서로 대향하는 제1 및 제2 면(1, 2)과, 제1 및 제2 면(1, 2)과 서로 연결되고 X방향으로 서로 대향하는 제3 및 제4 면(3, 4)과, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다.
유전체층(111)은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.
상기 BaTiO3계 세라믹 분말은 BaTiO3에 Ca 또는 Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있을 수 있으며, 이에 한정되는 것은 아니다.
유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 포함될 수 있다
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111) 상에 형성되어 Z방향으로 적층될 수 있고, 하나의 유전체층(111)을 사이에 두고 커패시터 바디(110)의 내부에 Z방향을 따라 서로 대향되게 번갈아 배치될 수 있다.
제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 및 제2 내부 전극(121, 122)은 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 X방향의 양단에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
이와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 상기 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 커패시터 바디(110)의 X방향의 양단에 배치되고, 제1 및 제2 내부 전극(121, 122)의 노출되는 일단과 각각 접속되어 전기적으로 연결될 수 있다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 배치되고, 제1 내부 전극(121)에서 커패시터 바디(110)의 제3 면(3)을 통해 외부로 노출되는 일단과 접촉하여 제1 내부 전극(121)과 제1 외부 전극(131)을 전기적으로 연결하는 역할을 한다.
제1 밴드부(131b)는 후술하는 인터포저의 제1 외부 단자와 접속될 수 있도록 제1 접속부(131a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제1 밴드부(131b)는 고착 강도를 향상시키기 위해 제1 접속부(131a)에서 커패시터 바디(110)의 제2, 제5 및 제6 면(2, 5, 6)의 일부까지 더 연장될 수 있다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 배치되고, 제2 내부 전극(122)에서 커패시터 바디(110)의 제4 면(4)을 통해 외부로 노출되는 일단과 접촉하여 제2 내부 전극(122)과 제2 외부 전극(132)을 전기적으로 연결하는 역할을 한다.
제2 밴드부(132b)는 후술하는 인터포저의 제2 외부 단자와 접속될 수 있도록 제2 접속부(132a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제2 밴드부(132b)는 고착 강도를 향상시키기 위해 제1 접속부(132a)에서 커패시터 바디(110)의 제2, 제5 및 제6 면(2, 5, 6)의 일부까지 더 연장될 수 있다.
제1 및 제2 외부 전극(131, 132)은 도금층을 더 포함할 수 있다.
상기 도금층은, 제1 및 제2 외부 전극(131, 132)의 표면에 각각 형성되는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층을 각각 커버하는 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 전자 부품의 사시도이고, 도 4는 도 3의 A부분을 확대하여 나타낸 단면도이고, 도 5는 도 3의 분리사시도이다.
도 3 내지 도 5를 참조하면, 본 실시 예에 따른 전자 부품(101)은 적층형 커패시터(100) 및 적층형 커패시터(100)의 제1 면(1) 측에 배치되는 인터포저(200)를 포함한다.
인터포저(200)는 인터포저 바디(210) 및 인터포저 바디(210)의 X방향의 양단에 각각 형성되는 제1 및 제2 외부 단자(220, 230)를 포함한다.
인터포저 바디(210)는 세라믹 재질로 이루어질 수 있고, 바람직하게는 알루미나(Al2O3)로 이루어질 수 있다.
제1 및 제2 외부 단자(220, 230)는 서로 다른 극성의 전압이 제공되고, 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)와 각각 접속되어 전기적으로 연결될 수 있다.
제1 및 제2 외부 단자(220, 230)는 4중층으로 형성되고, 보다 구체적으로는 내측에서부터 적층되는 제1 층과 제1 층을 커버하도록 순차적으로 도금되는 제2 내지 제4 층을 포함한다.
도 4의 A 영역은 제1 외부 단자(220)의 일부를 확대하여 도시하였으나, 제1 외부 단자는 제1 외부 전극과 전기적으로 접속하며, 제2 외부 단자는 제2 외부 전극과 접속하는 차이가 있을 뿐, 제1 외부 단자와 제2 외부 단자의 구성은 유사하므로, 이하 제1 외부 단자(220)을 기준으로 설명하나 이는 제2 외부 단자(230)에 관한 설명을 포함하는 것으로 본다.
제1 층(221a)은 인터포저 바디(210)에 CuNi를 포함하는 도전성 페이스트를 도포하여 형성되는 부분으로, 적층형 커패시터(100)로부터 전달되는 진동을 저감시키는 역할을 할 수 있다.
제2 층(221b)은 제1 층(221a)을 커버하는 도금층으로서, Cu를 포함하여 기판 실장시 제1 층(221a)과 제3 및 제4 층(221c, 221d)의 결속력을 높여 휨 강도를 향상시키는 역할을 할 수 있다.
제3 층(221c)은 제2 층(221b)을 커버하는 도금층으로서, Ni를 포함한다.
제4 층(221d)은 제3 층(221c)을 커버하는 도금층으로서 Sn을 포함한다.
제3 및 제4 층(221c, 221dd)은 기판 실장시 기판의 랜드 패턴(미도시)과의 전기적 연결성을 향상시키는 역할을 할 수 있다.
제1 외부 단자(220)는 제1 접합부(221), 제1 실장부(222) 및 제1 연결부(223)를 포함한다.
제1 접합부(221)는 인터포저 바디(210)의 상면에 형성되는 부분으로, 일단이 인터포저 바디(210)의 X방향의 일면을 통해 노출되고 제1 외부 전극(131)의 제1 밴드부(131b)와 접속되는 부분이다.
제1 실장부(222)는 인터포저 바디(210)의 하면에 제1 접합부(221)와 Z방향으로 마주보게 형성되는 부분으로, 기판 실장시 단자의 역할을 할 수 있다.
제1 연결부(223)는 인터포저 바디(210)의 X방향의 일 단면에 형성되고 제1 접합부(221)의 단부와 제1 실장부(222)의 단부를 연결하는 역할을 한다.
이에 제1 외부 단자(220)는 [자 형상의 X-Z 단면을 갖도록 형성될 수 있다.
제1 접합부(221)와 제1 밴드부(131b) 사이에는 제1 도전성 접합제(310)가 배치되어, 제1 접합부(221)와 제1 밴드부(131b)를 서로 기계적 및 전기적으로 접합할 수 있다.
제1 도전성 접합제(310)는 고융점 솔더 등으로 이루어질 수 있다.
상기 고융점 솔더는 예를 들어 안티몬(Sb), 카드뮴(Cd), 납(Pb), 아연(Zn), 알루미늄(Al), 주석(Tin) 및 구리(Cu) 중 적어도 하나 이상이 포함될 수 있다.
제2 외부 단자(230)는 제2 접합부(231), 제2 실장부(232) 및 제2 연결부(233)를 포함한다.
제2 접합부(231)는 인터포저 바디(210)의 상면에 형성되는 부분으로, 일단이 인터포저 바디(210)의 X방향의 타면을 통해 노출되고 제2 외부 전극(132)의 제2 밴드부(132b)와 접속되는 부분이다.
제2 실장부(232)는 인터포저 바디(210)의 하면에 제2 접합부(231)와 Z방향으로 마주보게 형성되는 부분으로, 기판 실장시 단자의 역할을 할 수 있다.
제2 연결부(233)는 인터포저 바디(210)의 X방향의 타 단면에 형성되고 제2 접합부(231)의 단부와 제2 실장부(232)의 단부를 연결하는 역할을 한다.
이에 제2 외부 단자(230)는 ]자 형상의 X-Z 단면을 갖도록 형성될 수 있다.
제2 접합부(231)와 제2 밴드부(132b) 사이에는 제2 도전성 접합제(320)가 배치되어, 제2 접합부(231)와 제2 실장부(232)를 서로 기계적 및 전기적으로 접합할 수 있다.
제2 도전성 접합제(320)는 고융점 솔더 등으로 이루어질 수 있다.
적층형 커패시터가 기판에 실장된 상태에서 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 커패시터 바디(110)는 Z방향으로 팽창과 수축을 하게 된다.
이에 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 커패시터 바디(110)의 Z방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 되고, 이러한 수축과 팽창은 진동을 발생시키게 된다.
상기 진동은 제 1 및 제2 외부 전극(131, 132)에 의해 기판에 전달되고, 이에 기판으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.
본 실시 예의 인터포저(200)는 적층형 커패시터(100)의 실장 방향인 제1 면(1) 측에 부착되어 적층형 커패시터(100)의 진동을 흡수하고 이러한 진동이 기판으로 전달되는 것을 감소시켜주는 역할을 하여 어쿠스틱 노이즈를 감소시킬 수 있다.
도 6을 참조하면, Z방향으로 제1 접합부(221)의 두께(t2)는 제1 실장부(222)의 두께(t1) 보다 두껍게 형성될 수 있고, Z방향으로 제2 접합부(231)의 두께(t4)는 제2 실장부(232)의 두께(t3) 보다 두껍게 형성될 수 있다.
여기서, t1과 t3은 서로 동일한 두께인 것으로 가정하고, t2와 t4는 서로 동일한 두께인 것으로 가정한다.
인터포저의 총 두께가 정해져 있는 상태에서, 이와 같이 접합부의 두께를 실장부의 두께 보다 상대적으로 두껍게 하면 적층형 커패시터와 인터포저의 간극이 커지기 때문에 어쿠스틱 노이즈의 저감 효과는 더 향상될 수 있다.
또한, 접합부의 두께를 실장부의 두께 보다 상대적으로 두껍게 하면 기판 실장시 랜드 패턴(미도시)에 접합되는 제1 및 2 실장부(222, 232)에 뿔 형상이 생성되는 것을 방지하여 실장부의 단차를 감소시킬 수 있다.
여기서, 단차는 제1 실장부(222)의 중앙부와 끝단부의 높이 차 또는 제2 실장부(232)의 중앙부와 끝단부의 높이 차를 의미한다.
인터포저는 외부 단자의 두께가 두꺼워 질수록 어쿠스틱 노이즈가 감소되지만, 인쇄로 구현할 수 있는 외부 단자의 두께는 한계가 있기 때문에 외부 단자의 두께를 증가시키기 위해서는 전극의 인쇄 횟수를 증가시키게 된다.
이때, 전극을 2회 인쇄한 외부 단자의 경우, Sn이 바닥 면 쪽으로 흐르면서 Sn의 뭉침 현상이 발생하여 실장부의 표면에 뿔 형상이 생성되어 실장부에 단차 불량이 발생할 수 있다.
전극을 1회 인쇄한 외부 단자의 경우, Sn이 용융되더라도 앞서 Sn의 뭉침 현상이 발생하지 않기 때문에 실장부의 단차 불량이 발생하지 않는다.
본 실시 예에서는, 제1 및 제2 외부 단자(220, 230)에서 제1 및 제2 접합부(221, 231)를 제1 및 제2 실장부(222, 232) 보다 상대적으로 두껍게 형성하되 1회 인쇄로 제1 층(221a)을 형성하고 나머지 제2 내지 제4 층(221b, 221c, 221d)은 도금으로 형성함으로써, 어쿠스틱 노이즈를 감소시키면서 실장부에 Sn의 뭉침 현상이 발생하지 않도록 할 수 있다.
이에 제1 및 제2 실장부(222, 232)의 표면에 뿔 형상이 생성되는 것을 방지하여 제1 및 제2 실장부(222, 232)의 표면 단차를 최소화하여 표면을 최대한 평평하게 형성할 수 있어 전자 부품(101)을 기판에 실장시 안정성을 향상시킬 수 있다.
이때, 제1 접합부(221)의 두께는 제1 실장부(222)의 두께 보다 20 내지 40㎛ 더 두껍게 형성될 수 있고, 제2 접합부(231)의 두께는 제2 실장부(232)의 두께 보다 20 내지 40㎛ 더 두껍게 형성될 수 있다.
제1 접합부(221)의 두께를 기준으로 제1 실장부(222)의 두께를 뺀 값이 20㎛ 미만이면 Sn의 뭉침 현상이 발생될 수 있고, 제1 실장부(222)의 두께를 기준으로 제1 접합부(221)의 두께를 뺀 값의 절대값이 40㎛ 미만이면 어쿠스틱 노이즈 저감 효과가 저하될 수 있다.
제2 접합부(231)의 두께를 기준으로 제2 실장부(232)의 두께를 뺀 값이 20㎛ 미만이면 Sn의 뭉침 현상이 발생될 수 있고, 제2 실장부(232)의 두께를 기준으로 제2 접합부(231)의 두께를 뺀 값의 절대값이 40㎛ 미만이면 어쿠스틱 노이즈 저감 효과가 저하될 수 있다.
또한, 더 바람직하게는 제1 접합부(221)의 두께는 제1 실장부(222)의 두께 보다 20 내지 30㎛ 더 두껍게 형성될 수 있고, 제2 접합부(231)의 두께는 제2 실장부(232)의 두께 보다 20 내지 30㎛ 더 두껍게 형성될 수 있다.
실험 예
2.0×1.2㎜ 사이즈, 22uF, 25V급의 적층형 커패시터를 아래 표 1과 같이 다양한 설계로 제작하고, 1.7×1.2×0.53㎜ 사이즈의 세라믹 인터포저를 고융점 솔더로 접합하여 전자 부품을 제작하였다.
본 실험 예에서, 인터포저의 제1 및 제2 실장부는 제1 층의 두께가 각각 10㎛이고 제2 내지 제4층의 총 두께가 각각 25㎛인 것을, 제1 및 제2 접합부는 제1 층의 두께가 각각 30㎛이고 제2 내지 제4 층의 총 두께가 각각 25㎛인 것을 타겟으로 전자 부품을 제작하였다.
이때, 제2 실장부의 두께는 제1 실장부의 두께와 동일하게 하였고, 제2 접합부의 두께는 제1 접합부의 두께와 동일하게 하였다.
아래 표 1은, 각 전자 부품의 어쿠스틱 노이즈를 측정하고 인터포저의 제1 및 제2 외부 단자 중 제1 및 제2 실장부에서 Sn 뭉침 발생 여부를 확인하여 나타낸 것이다.
# 실장부의
두께(A)
(㎛)		 접합부의
두께(B)
(㎛)		 B-A
(㎛)		 Sn뭉침 발생 여부 어쿠스틱
노이즈
(dB)
1 39 61 22 X 33.5
2 38 72 34 X 33.1
3 41 63 22 X 33.8
4 62 66 4 O 33.3
5 63 68 5 O 34.1
6 41 37 -4 X 37.1
7 38 50 12 X 35.9
8 37 65 28 X 34.8
9 40 83 43 X 33.7
10 43 91 48 X 33.2
11 42 111 69 X 32.8
12 39 126 87 X 32.9
표 1을 참조하면, #1-3은 대표 시료 3개의 Sn 뭉침 여부와 어쿠스틱 노이즈를 측정한 결과이다
#1-3의 경우, 어쿠스틱 노이즈가 35dB 이하로 양호하게 측정되었으며, Sn 뭉침도 발생되지 않았다. 이때, B-A가 20 내지 40㎛의 수치범위를 만족하였다.
#4-5는 제1 및 제2 실장부의 수치적 한계를 평가하기 위해 2회 인쇄를 통해 제1 및 제2 실장부의 두께를 각각 증가시킨 후 Sn 뭉침 여부와 어쿠스틱 노이즈를 측정한 것이다.
#4-5의 경우, 어쿠스틱 노이즈는 양호했지만 Sn 뭉침이 발생하였다. 이때 B-A는 10㎛ 미만으로 확인되었다.
#6-12는 제1 및 제2 접합부의 수치적 한계를 평가하기 위해 제1 및 제2 접합부의 두께를 점진적으로 증가시킨 후 Sn 뭉침 여부와 어쿠스틱 노이즈를 측정한 것이다.
#6-12의 경우, 제1 및 제2 접합부의 두께가 65㎛ 미만인 #6-7의 경우 Sn 뭉침은 발생되지 않았지만 어쿠스틱 노이즈가 35dB를 초과하는 것을 알 수 있다.
또한, 제1 및 제2 접합부의 두께가 111㎛ 이상인 #11-12의 경우 Sn 뭉침은 발생되지 않았지만 어쿠스틱 노이즈가 더 이상 임계적으로 감소되지 않는 것을 알 수 있다.
본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것은 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
101: 전자 부품
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
200: 인터포저
210: 인터포저 바디
220, 230: 제1 및 제2 외부 단자
221, 231: 제1 및 제2 접합부
221a: 제1 층
221b: 제2 층
221c: 제3 층
221d: 제4 층
222, 232: 제1 및 제2 실장부
223, 233: 제1 및 제2 연결부
310, 320: 제1 및 제2 도전성 접합제

Claims (12)

  1. 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디와, 커패시터 바디의 제3 및 제4 면을 연결하는 제1 방향으로 상기 커패시터 바디의 양단에 각각 형성되는 제1 및 제2 외부 전극을 포함하는 적층형 커패시터; 및
    상기 적층형 커패시터의 제1 면 측에 배치되고, 인터포저 바디 및 상기 인터포저 바디의 제1 방향의 양단에 각각 형성되는 제1 및 제2 외부 단자를 포함하는 인터포저; 를 포함하고,
    상기 커패시터 바디는 복수의 유전체층 및 상기 유전체층을 사이에 두고 커패시터 바디의 제1 및 제2 면을 연결하는 제2 방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고,
    상기 제1 및 제2 내부 전극이 상기 커패시터 바디의 제3 및 제4 면을 통해 각각 노출되고,
    상기 제1 및 제2 외부 단자가 내측에서부터 CuNi를 포함하는 제1층, 상기 제1 층을 커버하고 Cu를 포함하는 제2층, 상기 제2 층을 커버하고 Ni를 포함하는 제3 층 및 상기 제3 층을 커버하고 Sn을 포함하는 제4 층을 포함하는 전자 부품.
  2. 제1항에 있어서,
    상기 제2 내지 제4 층이 도금층인 전자 부품.
  3. 제1항에 있어서,
    상기 제1 외부 단자는, 상기 인터포저 바디에 상기 제1 외부 전극과 접속되게 형성되는 제1 접합부, 상기 인터포저 바디에 상기 제1 접합부와 제3 방향으로 마주보게 형성되는 제1 실장부 및 상기 인터포저 바디에 상기 제1 접합부와 상기 제1 실장부를 연결하도록 형성되는 제1 연결부를 포함하고,
    상기 제2 외부 단자는, 상기 인터포저 바디에 상기 제2 외부 전극과 접속되게 형성되는 제2 접합부, 상기 인터포저 바디에 상기 제2 접합부와 제3 방향으로 마주보게 형성되는 제2 실장부 및 상기 인터포저 바디에 상기 제2 접합부와 상기 제2 실장부를 연결하도록 형성되는 제2 연결부를 포함하는 전자 부품.
  4. 제3항에 있어서,
    상기 제1 및 제2 외부 전극과 상기 제1 및 제2 접합부 사이에 도전성 접합제가 각각 배치되는 전자 부품.
  5. 제4항에 있어서,
    상기 도전성 접합제가 고융점 솔더인 전자 부품.
  6. 제3항에 있어서,
    상기 제1 및 제2 외부 단자가 각각 '[' 및 ']'자 형상의 단면을 가지는 전자 부품.
  7. 제3항에 있어서,
    제2 방향으로 상기 제1 접합부의 두께가 상기 제1 실장부의 두께 보다 두껍고,
    제2 방향으로 상기 제2 접합부의 두께가 상기 제2 실장부의 두께 보다 두꺼운 전자 부품.
  8. 제7항에 있어서,
    제2 방향으로 상기 제1 접합부의 두께가 상기 제1 실장부의 두께 보다 20 내지 40㎛ 더 두껍고,
    제2 방향으로 상기 제2 접합부의 두께가 상기 제2 실장부의 두께 보다 20 내지 40㎛ 더 두꺼운 전자 부품.
  9. 제3항에 있어서,
    상기 제1 및 제2 접합부의 두께가 65㎛ 이상, 111㎛ 미만인 전자 부품.
    전자 부품.
  10. 제1항에 있어서,
    상기 인터포저 바디가 알루미나로 이루어지는 전자 부품.
  11. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부; 및 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부; 를 각각 포함하는 전자 부품.
  12. 제1항에 있어서,
    상기 제1 및 제2 외부 전극의 표면에 형성되는 도금층을 더 포함하는 전자 부품.
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KR102603322B1 (ko) 2022-07-14 2023-11-15 동아대학교 산학협력단 흐릿함 농도 평가기를 이용한 국부적 연무 제거 시스템 및 국부적 연무 제거 방법

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