KR20220058978A - 전자 부품 - Google Patents

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KR20220058978A
KR20220058978A KR1020200144010A KR20200144010A KR20220058978A KR 20220058978 A KR20220058978 A KR 20220058978A KR 1020200144010 A KR1020200144010 A KR 1020200144010A KR 20200144010 A KR20200144010 A KR 20200144010A KR 20220058978 A KR20220058978 A KR 20220058978A
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electrodes
external electrode
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KR1020200144010A
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조범준
심민경
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삼성전기주식회사
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Abstract

본 발명은, 적어도 하나 이상의 제1 및 제2 적층형 커패시터가 상기 제1 적층형 커패시터의 일면에 대해 수직인 제1 방향으로 외부 전극이 서로 접속되도록 번갈아 적층되고, 상기 제1 적층형 커패시터는 복수의 내부 전극이 제1 방향으로 적층되고, 상기 제2 적층형 커패시터는 복수의 내부 전극이 상기 제1 방향과 수직인 제2 방향으로 적층되는 전자 부품을 제공한다.

Description

전자 부품{ELECTRONIC COMPONENT}
본 발명은 전자 부품에 관한 것이다.
전자 부품의 하나로서 적층형 커패시터는 소형이고 고용량의 구현이 가능하여 여러 가지 전자 기기에 사용되고 있다.
최근에는 친환경 자동차 및 전기 자동차의 급부상으로, 자동차 내 전력 구동 시스템이 증가하고 있고, 이에 따라 자동차에 필요한 적층형 커패시터의 수요도 증가하고 있다.
자동차용 부품으로서는 높은 수준의 열이나 전기적 신뢰성이 요구되므로 적층형 커패시터의 요구 성능도 점차 고도화되고 있다. 특히 부품 실장 밀도가 증가하면서 한정된 공간에서 실장 밀도를 높이고 고용량 구현이 가능한 복수 칩 스택 형태의 커패시터나 진동 및 변형에 대한 내구성이 강한 커패시터가 요구되고 있다.
적층형 커패시터는, 유전체 재료로 이루어지고, 이 유전체 재료는 압전성을 가지기 때문에 인가 전압에 동기화되어 변형될 수 있다.
인가 전압의 주기가 가청 주파수 대역에 있을 때, 그 변위는 진동이 되어 솔더를 통해 기판에 전해지고, 기판의 진동이 소리로 들리게 된다. 이러한 소리를 어쿠스틱 노이즈라고 한다.
사람의 귀가 인지하는 어쿠스틱 노이즈와 별개로, 적층형 커패시터의 압전 진동이 20kHz 이상의 고주파 영역에서 발생하는 경우, IT 및 산업/전장에서 사용되는 각종 센서류의 오작동을 발생시키는 원인이 될 수 있다.
최근 자동차 내부에서 적층형 커패시터의 사용량이 증가하면서 적층형 커패시터로부터 발생하는 진동 소음에 대한 저감 요구가 증가되고 있다.
국내 등록특허공보 10-1031111호 일본 공개특허공보 2012-43947호
본 발명의 목적은, 20kHz 미만 가청주파수 영역의 어쿠스틱 노이즈 및 20kHz 이상의 고주파 진동을 저감시킬 수 있는 전자 부품을 제공하는 데 있다.
본 발명의 일 측면은, 적어도 하나의 제1 적층형 커패시터와 적어도 하나의 제2 적층형 커패시터가 상기 제1 적층형 커패시터의 일면에 수직인 제1 방향으로 외부 전극이 서로 접속되도록 번갈아 적층되고, 상기 제1 적층형 커패시터는 복수의 내부 전극이 제1 방향으로 적층되고, 상기 제2 적층형 커패시터는 복수의 내부 전극이 상기 제1 방향과 수직인 제2 방향으로 적층되는 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 제1 방향으로 최하단에 제1 적층형 커패시터가 위치할 수 있다.
본 발명의 일 실시 예에서, 제1 방향으로 최하단에 제2 적층형 커패시터가 위치할 수 있다.
본 발명의 일 실시 예에서, 상기 전자 부품은, 상기 제1 적층형 커패시터의 외부 전극과 상기 제2 적층형 커패시터의 외부 전극 사이에 배치되는 도전성 접착층을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 적층형 커패시터는, 제1 바디와, 제2 방향과 수직인 제3 방향으로 상기 제1 바디의 양단에 각각 형성되는 제1 및 제2 외부 전극을 포함할 수 있고, 상기 제1 바디는, 복수의 제1 유전체층과 상기 제1 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함할 수 있고, 상기 제2 적층형 커패시터는, 제2 바디와, 상기 제3 방향으로 상기 제2 바디의 양단에 각각 형성되는 제3 및 제4 외부 전극을 포함할 수 있고, 상기 제2 바디는, 복수의 제2 유전체층과 상기 제2 유전체층을 사이에 두고 제2 방향으로 번갈아 배치되는 제3 및 제4 내부 전극을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 제3 방향으로 상기 제1 바디의 양 단면에 각각 형성되는 제1 및 제2 머리부; 및 상기 제1 및 제2 머리부에서 상기 제1 바디의 상하 면의 일부와 양 측면의 일부까지 각각 연장되는 제1 및 제2 밴드부; 를 각각 포함할 수 있고, 상기 제3 및 제4 외부 전극은, 상기 제3 방향으로 상기 제2 바디의 양 단면에 각각 형성되는 제3 및 제4 머리부; 및 상기 제3 및 제4 머리부에서 상기 제2 바디의 상하 면의 일부와 양 측면의 일부까지 각각 연장되는 제3 및 제4 밴드부; 를 각각 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 외부 전극과 접속되고, 상기 제1 또는 제2 적층형 커패시터를 실장 면으로부터 이격시키는 메탈 프레임을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 전자 부품은, 상기 제1 및 제3 머리부와 접합되는 제1 수직부와, 상기 제1 수직부의 하단에서 제3 방향으로 연장되는 제1 실장부를 포함하는 제1 메탈 프레임과, 상기 제2 및 제4 머리부와 접합되는 제2 수직부와, 상기 제2 수직부의 하단에서 제3 방향으로 연장되는 제2 실장부를 포함하는 제2 메탈 프레임을 포함할 수 있다.
본 발명의 다른 측면은, 제1 및 제2 적층형 커패시터가 상기 제1 적층형 커패시터의 일면에 대해 수직인 제1 방향으로 나란히 적층되고, 상기 제1 적층형 커패시터는, 복수의 제1 및 제2 내부 전극이 제1 방향으로 번갈아 적층되고, 양 단부에 상기 제1 및 제2 내부 전극과 각각 접속되도록 제1 및 제2 외부 전극이 각각 배치되고, 상기 제2 적층형 커패시터는, 복수의 제3 및 제4 내부 전극이 상기 제1 방향과 수직인 제2 방향으로 번갈아 적층되고, 양 단부에 상기 제3 및 제4 내부 전극과 각각 접속되도록 제3 및 제4 외부 전극이 각각 배치되고, 상기 제1 외부 전극과 상기 제3 외부 전극이 서로 접속되고, 상기 제2 외부 전극과 상기 제4 외부 전극이 서로 접속되는 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 전자 부품은, 실장 면에 가깝게 제1 적층형 커패시터가 위치할 수 있다.
본 발명의 일 실시 예에서, 상기 전자 부품은, 실장 면에 가깝게 제2 적층형 커패시터가 위치할 수 있다.
본 발명의 일 실시 예에 따르면, 서로 인접하게 배치된 복수의 적층형 커패시터를 포함하는 전자 부품에서, 수평 적층 타입의 적층형 커패시터와 수직 적층 타입의 적층형 커패시터가 번갈아 적층되도록 구성하여, 전자 부품의 20kHz 미만 가청 주파수 영역의 어쿠스틱 노이즈 및 20kHz 이상의 고주파 진동을 저감시킬 수 있다.
도 1은 본 발명의 실시 예에 적용되는 수평 적층 구조의 제1 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2(a) 및 도 2(b)는 도 1의 제1 적층형 커패시터에 적용되는 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 3은 도 1의 I-I'선 단면도이다.
도 4는 본 발명의 실시 예에 적용되는 수직 적층 구조의 제2 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 5(a) 및 도 5(b)는 도 4의 제2 적층형 커패시터에 적용되는 제3 및 제4 내부 전극을 각각 나타낸 평면도이다.
도 6은 도 4의 II-II'선 단면도이다.
도 7은 본 발명의 일 실시 예에 따른 전자 부품의 개략적인 구조를 나타낸 사시도이다.
도 8은 도 7의 III-III'선 단면도이다.
도 9는 본 발명의 다른 실시 예에 따른 전자 부품의 개략적인 구조를 나타낸 단면도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 전자 부품의 개략적인 구조를 나타낸 사시도이다.
도 11은 도 10의 IV-IV'선 단면도이다.
도 12는 본 발명의 또 다른 실시 예에 따른 전자 부품의 개략적인 구조를 나타낸 단면도이다.
도 13은 2개의 적층형 커패시터를 Z방향으로 적층한 경우, 적층 방향에 따라 진동 소음이 어떻게 변화하는지를 측정하여 나타낸 것이다.
도 14는 2개의 적층형 커패시터를 Z방향으로 적층하고 메탈 프레임을 부착한 경우, 적층 방향에 따라 진동 소음이 어떻게 변화하는지를 측정하여 나타낸 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 다음과 같이 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
본 발명의 실시 예를 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 제1 또는 제2 적층형 커패시터의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
여기서, Z방향은 제1 방향, Y방향은 제2 방향, X방향은 제3 방향으로 병행하여 설명할 수 있다.
도 1은 본 발명의 실시 예에 적용되는 수평 적층 구조의 제1 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2(a) 및 도 2(b)는 도 1의 제1 적층형 커패시터에 적용되는 제1 및 제2 내부 전극을 각각 나타낸 평면도이고, 도 3은 도 1의 I-I'선 단면도이다.
먼저 도 1 내지 도 3을 참조하여, 본 실시 예의 전자 부품에 적용되는 제1 적층형 커패시터의 구조에 대해 설명한다.
도 1 내지 도 3을 참조하면, 본 실시 예의 제1 적층형 커패시터(100)는, 제1 바디(110)와 제1 바디(110)의 X방향의 양 단부에 각각 형성되는 제1 및 제2 외부 전극(131, 132)을 포함한다.
제1 바디(110)는 복수의 제1 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 제1 바디(110)의 서로 인접하는 제1 유전체층(111) 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 제1 바디(110)는 복수의 제1 유전체층(111)과 제1 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 서로 다른 극성을 가지는 제1 및 제2 내부 전극(121, 122)을 포함한다.
또한, 제1 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 마진부로서 Z방향으로 상기 액티브 영역의 상하부에 각각 마련되는 커버 영역(112, 113)을 포함할 수 있다.
이러한 제1 바디(110)는 그 형상에 특별히 제한은 없지만, 육면체 형상일 수 있으며, Z방향으로 서로 대향하는 제1 및 제2 면(1, 2)과, 제1 및 제2 면(1, 2)과 서로 연결되고 X방향으로 서로 대향하는 제3 및 제4 면(3, 4)과, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다.
제1 유전체층(111)은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.
상기 BaTiO3계 세라믹 분말은 BaTiO3에 Ca 또는 Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있을 수 있으며, 이에 한정되는 것은 아니다.
또한, 제1 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 포함될 수 있다
본 실시 예의 제1 적층형 커패시터(100)는 수평 적층 구조를 가지며, 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 제1 유전체층(111) 상에 형성되어 Z방향으로 적층될 수 있고, 하나의 제1 유전체층(111)을 사이에 두고 제1 바디(110)의 내부에 Z방향을 따라 서로 대향되게 번갈아 배치될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 제1 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)은 일단이 제1 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이렇게 제1 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 제1 바디(110)의 X방향의 양 단부에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 제1 적층형 커패시터(100)의 정전 용량은 상기 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 제1 바디(110)의 X방향의 양 단부에 배치되고, 제1 및 제2 내부 전극(121, 122)의 노출되는 단부와 각각 접속되어 전기적으로 연결될 수 있다.
제1 외부 전극(131)은 제1 머리부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 머리부(131a)는 제1 바디(110)의 제3 면(3)에 배치되며, 제1 내부 전극(121)에서 제1 바디(110)의 제3 면(3)을 통해 외부로 노출되는 단부와 접촉하여 제1 내부 전극(121)과 제1 외부 전극(131)을 서로 전기적으로 연결하는 역할을 한다.
제1 밴드부(131b)는 고착 강도 향상 등을 위해 제1 머리부(131a)에서 제1 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 부분이다.
제2 외부 전극(132)은 제2 머리부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 머리부(132a)는 제1 바디(110)의 제4 면(4)에 배치되며, 제2 내부 전극(122)에서 제1 바디(110)의 제4 면(4)을 통해 외부로 노출되는 단부와 접촉하여 제2 내부 전극(122)과 제2 외부 전극(132)을 서로 전기적으로 연결하는 역할을 한다.
제2 밴드부(132b)는 고착 강도 향상 등을 위해 제2 머리부(132a)에서 제1 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 부분이다.
한편, 제1 및 제2 외부 전극(131, 132)은 도금층을 더 포함할 수 있다.
상기 도금층은, 제1 및 제2 외부 전극(131. 132)의 표면을 각각 커버하는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층을 각각 커버하는 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
도 4는 본 발명의 실시 예에 적용되는 수직 적층 구조의 제2 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 5(a) 및 도 5(b)는 도 4의 제2 적층형 커패시터에 적용되는 제3 및 제4 내부 전극을 각각 나타낸 평면도이고, 도 6은 도 4의 II-II'선 단면도이다.
여기서, 제3 및 제4 외부 전극(231, 232)이 형성된 구조 등 앞서 설명한 제1 적층형 커패시터의 구조와 유사한 부분은 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 예와 상이한 구조를 갖는 제3 및 제4 내부 전극(221, 222)을 도시하여 이를 토대로 구체적으로 설명하기로 한다.
도 4 내지 도 6을 참조하면, 본 실시 예의 수직 적층 구조의 제2 적층형 커패시터(200)는, 제2 바디(210)가 복수의 제2 유전체층(211)과 제2 유전체층(211)을 사이에 두고 Y방향으로 번갈아 배치되는 서로 다른 극성을 가지는 제3 및 제4 내부 전극(221, 222)을 포함한다.
제2 바디(210)는 그 형상에 특별히 제한은 없지만, 육면체 형상일 수 있으며, Z방향으로 서로 대향하는 제1-1 및 제2-1 면(11, 12)과, 제1-1 및 제2-1 면(11, 12)과 서로 연결되고 X방향으로 서로 대향하는 제3-1 및 제4-1 면(13, 14)과, 제1-1 및 제2-1 면(11, 12)과 연결되고 제3-1 및 제4-1 면(13, 14)과 연결되며 서로 대향하는 제5-1 및 제6-1 면(15, 16)을 포함할 수 있다. 여기서, 제1-1 면(11)은 실장 면이 될 수 있다.
제3 및 제4 내부 전극(221, 222)은 서로 다른 극성을 인가 받는 전극으로서, 제2 유전체층(211) 상에 형성되어 Y방향으로 적층될 수 있으며, 하나의 제2 유전체층(211)을 사이에 두고 제2 바디(210)의 내부에 Y방향을 따라 서로 대향되게 번갈아 배치될 수 있다.
그리고, 제3 외부 전극(231)은 제3 내부 전극(221)과 접속되는 제3 머리부(231a)와 제3 머리부(231a)에서 제2 바디(210)의 제2-1, 제5-1 및 제6-1 면(12, 15, 16)의 일부까지 연장되는 제3 밴드부(231b)를 포함할 수 있다.
제4 외부 전극(232)은 제4 내부 전극(222)과 접속되는 제4 머리부(232a)와 제4 머리부(232a)에서 제2 바디(210)의 제2-1, 제5-1 및 제6-1 면(12, 15, 16)의 일부까지 연장되는 제4 밴드부(232b)를 포함할 수 있다.
본 발명의 전자 부품은, 적어도 하나의 제1 적층형 커패시터(100)와 적어도 하나의 제2 적층형 커패시터(200)가 제1 적층형 커패시터(100)의 일면에 수직인 방향으로 번갈아 적층된다.
여기서, 제1 적층형 커패시터(100, 200)의 일면은 본 실시 예의 전자 부품이 기판에 실장될 때 기판과 마주보는 면으로서 예를 들어 제1 적층형 커패시터(100)의 제1 면(1)일 수 있다.
이때, 제1 적층형 커패시터(100)는 제1 및 제2 내부 전극(121, 122)이 일면에 대해 수직인 제1 방향으로서 Z방향으로 적층되고, 제2 적층형 커패시터(200)는 제3 및 제4 내부 전극(221, 222)이 상기 제1 방향과 수직인 제2 방향으로서 Y방향으로 적층될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 전자 부품의 개략적인 구조를 나타낸 사시도이고, 도 8은 도 7의 III-III'선 단면도이다.
도 7 및 도 8을 참조하면, 본 실시 예의 전자 부품은 제1 적층형 커패시터(100)와 제2 적층형 커패시터(200)를 하나씩 포함할 수 있다.
이때, 제1 적층형 커패시터(100)와 제2 적층형 커패시터(200)는 Z방향을 따라 일렬로 배치될 수 있다.
본 실시 예에서는 도면 상에서 Z방향으로 아래쪽에 제2 적층형 커패시터(200)가 배치되고, Z방향으로 제2 적층형 커패시터(200) 위에 제1 적층형 커패시터(100)가 나란히 배치될 수 있다.
이때, 제1 적층형 커패시터(100)의 제1 외부 전극(131)의 하측 제1 밴드부(131b)와 제2 적층형 커패시터(200)의 제3 외부 전극(231)의 상측 제3 밴드부(231b) 사이에 제1 도전성 접착층(161)이 배치될 수 있다.
또한, 제1 적층형 커패시터(100)에서 제2 외부 전극(132)의 하측 제2 밴드부(132b)와 제2 적층형 커패시터(200)에서 제4 외부 전극(232)의 상측 제4 밴드부(232b) 사이에 제2 도전성 접착층(162)이 배치될 수 있다.
제1 및 제2 도전성 접착층(161, 162)은 제1 적층형 커패시터(100)와 제2 적층형 커패시터(200)를 전기적으로 연결하면서 서로 분리되지 않도록 결합시키는 역할을 한다.
일반적으로 적층형 커패시터에 전기장이 가해지면 유전체는 전기장이 가해지는 방향으로 팽창하고, 동시에 포아송 효과에 의해 전기장에 수직인 방향으로는 수축한다.
이때, 적층형 커패시터와 접촉하고 있는 기판의 실장부는 적층형 커패시터의 중심부 쪽으로 당겨지고 기판 면과 수직한 방향으로 뒤틀린다. 그리고, 전기장이 제거되면 기판은 원래 상태로 돌아온다.
이렇게 교류 전압 진폭에 따라 상기 과정이 반복되면 기판이 진동하게 되고 그 진폭과 진동수가 인간의 가청 영역에 들어오게 되면 진동 소음으로 인식된다.
종래의 스택 구조의 전자 부품의 경우, 상하로 위치한 적층형 커패시터의 내부 전극 적층 방향이 모두 동일하여 하측의 적층형 커패시터와 상측의 적층형 커패시터의 변경 방향도 모두 동일하다.
따라서, Z방향으로는 둘 다 상하로 팽창하면서 하측의 적층형 커패시터의 진동과 상측의 적층형 커패시터의 진동이 서로 충돌하게 되고, X-Y방향으로는 둘 다 안으로 수축하여 기판을 2배의 힘으로 잡아 당기게 되어, 결과적으로 적층형 커패시터의 변형에 의한 기판의 진동이 배가된다.
반면에, 본 실시 예의 전자 부품은, 복수 개의 제1 및 제2 적층형 커패시터를 Z방향의 스택 구조로 접합하여 구성되되, 이때 제1 적층형 커패시터의 내부 전극의 적층 방향과 제2 적층형 커패시터의 내부 전극의 적층 방향이 서로 수직이 되도록 하는 것을 특징으로 한다.
이에 아래쪽에 위치한 제2 적층형 커패시터는 Z방향에서 안쪽으로 수축하는 진동이 발생하게 되고, 위쪽에 위치한 제1 적층형 커패시터는 Z방향에서 바깥쪽으로 팽창하려는 진동이 발생하게 된다.
따라서, Z방향으로 제1 적층형 커패시터와 제2 적층형 커패시터에서 발생하는 진동이 서로 충돌하지 않게 되고, X-Y방향으로도 한쪽 적층형 커패시터가 수축하면 반대쪽 적층형 커패시터는 반대로 팽창하면서 기판에 가해지는 힘이 저감될 수 있다.
이러한 본 실시 예의 전자 부품은 다양한 배치 구조로 변경될 수 있다.
예를 들어, 도 9에서와 같이, Z방향으로 아래쪽에 제1 적층형 커패시터(100)가 배치되고, 제1 적층형 커패시터(100) 위에 제2 적층형 커패시터(200)가 나란히 배치되는 구조로 구성할 수 있다.
이 경우에도, 앞서 실시 예에서와 같이, Z방향으로 두 적층형 커패시터에서 발생하는 진동의 충돌이 없고, X-Y방향으로 하나의 적층형 커패시터는 수축하고 다른 하나의 적층형 커패시터는 팽창하여 기판에 가해지는 힘이 저감될 수 있다.
도 13은 2개의 적층형 커패시터를 Z방향으로 적층한 후 기판에 실장하고, 적층 방향에 따라 진동 소음이 어떻게 변화하는지를 측정하여 나타낸 것이다. 이때, 각각 5개의 샘플을 측정한 후 평균 값을 구한다.
여기서, 제1 적층형 커패시터와 제2 적층형 커패시터는 각각 길이와 폭이 3.2mm와 2.5mm이고, 내부 전극의 총 적층 수는 각각 266개이다.
#1과 #2는 비교 예로서, #1은 상하 모두 제1 적층형 커패시터인 경우이고, #2는 상하 모두 제2 적층형 커패시터인 경우이고, #3은 도 9의 구조를 가지는 전자 부품인 경우이고, #4는 도 7의 구조를 가지는 전자 부품인 경우이다.
도 13을 참조하면, #1의 경우 어쿠스틱 노이즈가 36.7dB로 가장 높게 나타났고, #2의 경우에도 #1 보다는 낮지만 35.8dB로 높게 나타났다.
반면에 본 발명에 의한 #3과 #4의 경우 각각 어쿠스틱 노이즈가 32.4dB와 30.2dB로 #1 및 #2에 비해 어쿠스틱 노이즈가 저감되는 것을 확인할 수 있다.
mySingle.Messenger.SquareApi.Entity.Session특히, 메탈 프레임이 없는 이러한 구조에서는, 적층형 커패시터의 진동이 기판에 좀 더 직접적으로 전달되므로, 실장 면 쪽에 수직 적층 구조의 제2 적층형 커패시터가 위치하는 #4에서 가장 작은 어쿠스틱 노이즈가 측정되었다.
도 10은 본 발명의 또 다른 실시 예에 따른 전자 부품의 개략적인 구조를 나타낸 사시도이고, 도 11은 도 10의 IV-IV'선 단면도이다.
도 10 및 도 11을 참조하면, 본 실시 예의 전자 부품은 외부 전극과 접속되는 메탈 프레임을 포함할 수 있다. 메탈 프레임은 제1 및 제2 메탈 프레임(140, 150)을 포함할 수 있다.
제1 메탈 프레임(140)은, 제1 및 제3 머리부(131a, 231a)와 접합되는 제1 수직부(141)와, 제1 수직부(141)의 하단에서 X방향으로 연장되는 제1 실장부(142)를 포함할 수 있다.
제2 메탈 프레임(150)은, 제2 및 제4 머리부(132a, 232a)와 접합되는 제2 수직부(151)와, 제2 수직부(151)의 하단에서 X방향으로 연장되는 제2 실장부(152)를 포함할 수 있다.
이때, 제1 도전성 접착층(161')은 제1 머리부(131a)와 제1 수직부(141) 사이, 그리고 제3 머리부(231a)와 제1 수직부(141) 사이에도 더 배치될 수 있다.
또한, 제2 도전성 접착층(162')은 제2 머리부(132a)와 제2 수직부(151) 사이, 그리고 제4 머리부(232a)와 제2 수직부(151) 사이에도 더 배치될 수 있다.
본 실시 예에서는 도면 상에서 Z방향으로 아래쪽에 제2 적층형 커패시터(200)가 배치되고, 제2 적층형 커패시터(200) 위에 제1 적층형 커패시터(100)가 나란히 배치될 수 있다.
이러한 본 실시 예의 전자 부품은 다양한 배치 구조로 변경될 수 있다.
예를 들어, 도 12에서와 같이, Z방향으로 아래쪽에 제1 적층형 커패시터(100)가 배치되고, 제1 적층형 커패시터(100) 위에 제2 적층형 커패시터(200)가 나란히 배치될 수 있다.
본 실시 예에서는, 제1 및 제2 적층형 커패시터의 양 단면에 메탈 프레임을 접합하여 기판에 실장시 하단에 위치하는 적층형 커패시터와 기판 사이에 간격을 확보함으로써 기판으로부터의 스트레스가 적층형 커패시터에 직접 전달되지 않도록 하고, 반대로 적층형 커패시터의 진동이 기판에 전달되지 않도록 하여 어쿠스틱 노이즈를 더 저감시킬 수 있다.
도 14는 2개의 적층형 커패시터를 Z방향으로 적층하고 메탈 프레임을 부착하여 기판에 실장하고, 적층 방향에 따라 진동 소음이 어떻게 변화하는지를 측정하여 나타낸 것이다. . 이때, 각각 5개의 샘플을 측정한 후 평균 값을 구한다.
여기서, 제1 적층형 커패시터와 제2 적층형 커패시터는 각각 길이와 폭이 3.2mm와 2.5mm이고, 내부 전극의 총 적층 수는 각각 266개이다. 그리고, 메탈 프레임의 실장부와 하측에 위치한 적층형 커패시터 사이의 거리는 800㎛이다.
#5와 #6은 비교 예로서, #5는 상하 모두 제1 적층형 커패시터인 경우이고, #6은 상하 모두 제2 적층형 커패시터인 경우이고, #7은 도 12의 전자 부품인 경우이고, #8은 도 10의 전자 부품인 경우이다.
도 14를 참조하면, 메탈 프레임의 효과로 앞서 #1-4에 비해 어쿠스틱 노이즈가 더 저감되는 것을 알 수 있다.
그 중에서 #5의 경우 어쿠스틱 노이즈가 30.1dB로 가장 높게 나타났고, #6의 경우에도 #5 보다는 낮지만 29.8dB로 높게 나타났다.
반면에 본 발명에 의한 #7과 #8의 경우 각각 28.1dB와 28.2dB로 #5 및 #6에 비해 어쿠스틱 노이즈가 저감되는 것을 확인할 수 있다.
특히, 이와 같이 메탈 프레임을 가지는 구조에서는, 실장 면 쪽에 수평 적층 구조의 제1 적층형 커패시터가 위치하는 #3에서 가장 작은 어쿠스틱 노이즈가 측정되었다.
본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 제1 적층형 커패시터
110: 제1 바디
111: 제1 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 머리부
131b, 132b: 제1 및 제2 밴드부
200: 제2 적층형 커패시터
210: 제2 바디
211: 제2 유전체층
221, 222: 제3 및 제4 내부 전극
231, 232: 제3 및 제4 외부 전극
231a, 232a: 제3 및 제4 머리부
231b, 232b: 제3 및 제4 밴드부

Claims (11)

  1. 적어도 하나의 제1 적층형 커패시터와 적어도 하나의 제2 적층형 커패시터가 상기 제1 적층형 커패시터의 일면에 수직인 제1 방향으로 외부 전극이 서로 접속되도록 번갈아 적층되고,
    상기 제1 적층형 커패시터는 복수의 내부 전극이 제1 방향으로 적층되고,
    상기 제2 적층형 커패시터는 복수의 내부 전극이 상기 제1 방향에 수직인 제2 방향으로 적층되는 전자 부품.
  2. 제1항에 있어서,
    제1 방향으로 최하단에 제1 적층형 커패시터가 위치하는 전자 부품.
  3. 제1항에 있어서,
    제1 방향으로 최하단에 제2 적층형 커패시터가 위치하는 전자 부품.
  4. 제1항에 있어서,
    상기 제1 적층형 커패시터의 외부 전극과 상기 제2 적층형 커패시터의 외부 전극 사이에 배치되는 도전성 접착층을 더 포함하는 전자 부품.
  5. 제1항에 있어서,
    상기 제1 적층형 커패시터는, 제1 바디와, 제2 방향과 수직인 제3 방향으로 상기 제1 바디의 양단에 각각 형성되는 제1 및 제2 외부 전극을 포함하고,
    상기 제1 바디는, 복수의 제1 유전체층과 상기 제1 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고,
    상기 제2 적층형 커패시터는, 제2 바디와, 상기 제3 방향으로 상기 제2 바디의 양단에 각각 형성되는 제3 및 제4 외부 전극을 포함하고,
    상기 제2 바디는, 복수의 제2 유전체층과 상기 제2 유전체층을 사이에 두고 제2 방향으로 번갈아 배치되는 제3 및 제4 내부 전극을 포함하는 전자 부품.
  6. 제5항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 제3 방향으로 상기 제1 바디의 양 단면에 각각 형성되는 제1 및 제2 머리부; 및 상기 제1 및 제2 머리부에서 상기 제1 바디의 상하 면의 일부와 양 측면의 일부까지 각각 연장되는 제1 및 제2 밴드부; 를 각각 포함하고,
    상기 제3 및 제4 외부 전극은, 상기 제3 방향으로 상기 제2 바디의 양 단면에 각각 형성되는 제3 및 제4 머리부; 및 상기 제3 및 제4 머리부에서 상기 제2 바디의 상하 면의 일부와 양 측면의 일부까지 각각 연장되는 제3 및 제4 밴드부; 를 각각 포함하는 전자 부품.
  7. 제1항에 있어서,
    상기 외부 전극과 접속되고, 상기 제1 또는 제2 적층형 커패시터를 실장 면으로부터 이격시키는 메탈 프레임을 더 포함하는 전자 부품.
  8. 제6항에 있어서,
    상기 제1 및 제3 머리부와 접합되는 제1 수직부와, 상기 제1 수직부의 하단에서 제3 방향으로 연장되는 제1 실장부를 포함하는 제1 메탈 프레임과,
    상기 제2 및 제4 머리부와 접합되는 제2 수직부와, 상기 제2 수직부의 하단에서 제3 방향으로 연장되는 제2 실장부를 포함하는 제2 메탈 프레임을 포함하는 전자 부품.
  9. 제1 및 제2 적층형 커패시터가 상기 제1 적층형 커패시터의 일면에 대해 수직인 제1 방향으로 나란히 적층되고,
    상기 제1 적층형 커패시터는, 복수의 제1 및 제2 내부 전극이 제1 방향으로 번갈아 적층되고, 양 단부에 상기 제1 및 제2 내부 전극과 각각 접속되도록 제1 및 제2 외부 전극이 각각 배치되고,
    상기 제2 적층형 커패시터는, 복수의 제3 및 제4 내부 전극이 상기 제1 방향에 수직인 제2 방향으로 번갈아 적층되고, 양 단부에 상기 제3 및 제4 내부 전극과 각각 접속되도록 제3 및 제4 외부 전극이 각각 배치되고,
    상기 제1 외부 전극과 상기 제3 외부 전극이 서로 접속되고, 상기 제2 외부 전극과 상기 제4 외부 전극이 서로 접속되는 전자 부품.
  10. 제9항에 있어서,
    실장 면에 가깝게 제1 적층형 커패시터가 위치하는 전자 부품.
  11. 제9항에 있어서,
    실장 면에 가깝게 제2 적층형 커패시터가 위치하는 전자 부품.
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