KR20220071663A - 전자 부품 및 그 실장 기판 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 전자 부품은, 커패시터 바디와, 상기 커패시터 바디의 제1 방향 양 단에 각각 배치되는 한 쌍의 외부 전극을 포함하는 적층형 커패시터; 및 상기 적층형 커패시터의 하부에 배치되며, 인터포저 바디와, 상기 인터포저 바디를 관통하는 한 쌍의 비아 홀과, 상기 비아 홀 내부에 배치되어 상기 한 쌍의 외부 전극과 각각 연결되는 한 쌍의 비아 전극을 포함하는 인터포저; 를 포함하고, 상기 적층형 커패시터의 최대 높이를 T로, 상기 인터포저의 최대 높이를 t로 정의할 때, t가 0.24T≤t≤0.3T를 만족할 수 있다.
Description
본 발명은 전자 부품 및 그 실장 기판에 관한 것이다.
적층형 커패시터는 소형이면서 고용량 구현이 가능하여 여러 가지 전자 기기에 사용되고 있다. 이러한 적층형 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가진다.
이때 유전체층은 압전성을 갖기 때문에, 적층형 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 커패시터 바디의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
기판 실장 시 이러한 진동은 적층형 커패시터의 외부 전극과 기판을 연결하는 솔더(Solder)를 통해 기판으로 전달되어, 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다. 이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이와 같이 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(Acoustic Noise)라고 한다.
한편, 이러한 어쿠스틱 노이즈를 저감하기 위한 기술로서, 커패시터의 하측에 인터포저를 부착하는 방식, 커패시터 바디의 하부 영역에는 내부 전극을 배치하지 않는 방식 등 다양한 기술들이 개발 및 이용되고 있다.
그러나, 이와 같은 방식을 이용하는 경우에도, 적층형 커패시터를 기판에 실장할 때 도포되는 솔더의 높이에 따라 어쿠스틱 노이즈의 저감 효과가 달라질 수 있다. 즉, 솔더의 높이가 특정 높이보다 높게 형성되는 경우에는, 적층형 커패시터의 어쿠스틱 노이즈 저감 효과가 현저히 떨어지는 문제점이 있다.
이에 적층형 커패시터의 어쿠스틱 노이즈를 보다 효과적으로 저감시키면서, 기판 실장 시에 도포되는 솔더량에 따라 그 저감 효과가 감소되지 않도록 하는 기술이 요구된다.
본 발명의 목적 중 하나는, 기판 실장 시 발생하는 진동에 따른 어쿠스틱 노이즈가 저감된 전자 부품을 제공하는 것이다.
본 발명의 일 실시예에 따른 전자 부품은, 커패시터 바디와, 상기 커패시터 바디의 제1 방향 양 단에 각각 배치되는 한 쌍의 외부 전극을 포함하는 적층형 커패시터; 및 상기 적층형 커패시터의 하부에 배치되며, 인터포저 바디와, 상기 인터포저 바디를 관통하는 한 쌍의 비아 홀과, 상기 비아 홀 내부에 배치되어 상기 한 쌍의 외부 전극과 각각 연결되는 한 쌍의 비아 전극을 포함하는 인터포저; 를 포함하고, 상기 적층형 커패시터의 최대 높이를 T로, 상기 인터포저의 최대 높이를 t로 정의할 때, t가 0.24T≤t≤0.3T를 만족할 수 있다.
본 발명의 다른 실시예에 따른 전자 부품은, 커패시터 바디와, 상기 커패시터 바디의 제1 방향 양 단에 각각 배치되는 한 쌍의 외부 전극을 포함하는 적층형 커패시터; 및 상기 적층형 커패시터의 하부에 배치되며, 인터포저 바디와, 상기 인터포저 바디를 관통하는 한 쌍의 비아 홀과, 상기 비아 홀 내부에 배치되어 상기 한 쌍의 외부 전극과 각각 연결되는 한 쌍의 비아 전극을 포함하는 인터포저; 를 포함하고, 상기 인터포저의 상기 제1 방향에 대한 길이 및 상기 제1 방향과 동일 높이에서 수직한 제2 방향에 대한 길이를 각각 a와 b로, 상기 비아 홀의 상기 제1 및 제2 방향에 대한 길이를 각각 P와 Q로 정의할 때, 상기 P와 Q가 각각 0.2a<P<0.29a, 0.6b<Q<0.89b를 만족할 수 있다.
본 발명의 일 실시예에 따르면, 전자 부품의 하부에 비아 전극을 포함하는 인터포저가 배치되어, 전자 부품이 기판에 실장 시 발생되는 어쿠스틱 노이즈가 저감되는 효과가 있다.
또한, 본 발명의 일 실시예에 따르면, 전자 부품의 높이가 크게 증가하지 않으면서 효과적으로 어쿠스틱 노이즈가 저감될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 전자 부품을 기판에 실장할 때 솔더가 전자 부품이 배치된 높이까지 형성되지 않게 됨으로써, 도포되는 솔더량에 따라 어쿠스틱 노이즈의 저감 효과가 감소되는 것을 방지할 수 있다.
도 1은 본 발명의 전자 부품에 적용되는 적층형 캐패시터를 부분적으로 절개하여 나타낸 사시도이다.
도 2는 도 1의 적층형 커패시터에 포함되는 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 3은 본 발명의 일 실시예에 따른 전자 부품의 사시도이다.
도 4는 도 3의 분리사시도이다.
도 5는 도 3의 I-I'선 단면도이다.
도 6은 도 3의 전자 부품에 포함되는 인터포저의 평면도를 개략적으로 나타낸 것이다.
도 7은 도 3의 전자 부품이 인쇄회로기판에 실장된 모습을 도시한 I-I'선 단면도이다.
도 2는 도 1의 적층형 커패시터에 포함되는 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 3은 본 발명의 일 실시예에 따른 전자 부품의 사시도이다.
도 4는 도 3의 분리사시도이다.
도 5는 도 3의 I-I'선 단면도이다.
도 6은 도 3의 전자 부품에 포함되는 인터포저의 평면도를 개략적으로 나타낸 것이다.
도 7은 도 3의 전자 부품이 인쇄회로기판에 실장된 모습을 도시한 I-I'선 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 실시예를 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 적층형 커패시터, 전자 부품 및 그 실장 기판의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
또한 본 명세서에서, 길이 방향은 X방향 또는 제1 방향, 폭 방향은 Y방향 또는 제2 방향, 두께 방향은 Z방향, 제3 방향 또는 적층 방향과 각각 동일한 개념으로 사용될 수 있다.
전자 부품
도 1은 본 발명의 전자 부품에 적용되는 적층형 캐패시터를 부분적으로 절개하여 나타낸 사시도이고, 도 2는 도 1의 적층형 커패시터에 포함되는 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
먼저 도 1 내지 도 2를 참조하여, 본 실시예의 전자 부품에 적용되는 적층형 커패시터의 구조에 대해 설명한다.
본 실시예의 적층형 커패시터(100)는 커패시터 바디(110)와 커패시터 바디(110)의 제1 방향(X방향) 양 단에 각각 배치되는 한 쌍의 외부 전극(131, 132)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 제3 방향(Z방향)으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)을 이용하지 않고는 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 커패시터 바디(110)는 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 제3 방향(Z방향)으로 번갈아 배치되는 복수의 내부 전극(121, 122)을 포함한다.
커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브부와, 마진부로서 제2 방향(Y방향)으로 커패시터 바디(110)의 양측부와 제3 방향(Z방향)으로 상기 액티브 영역의 상하부에 각각 마련되는 커버부(112, 113)를 포함할 수 있다.
이러한 커패시터 바디(110)는 그 형상에 특별히 제한은 없지만, 육면체 형상일 수 있으며, 제1 방향으로 대향하는 제1 및 제2 면(1, 2), 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 대향하는 제3 및 제4 면(3, 4), 제1 내지 제4 면(1, 2, 3, 4)과 연결되고 제3 방향으로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다.
유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.
또한, 유전체층(111)을 형성하는 재료는, 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가된 것일 수 있다.
복수의 내부 전극(121, 122)은 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함한다. 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111) 상에 형성되어 제3 방향(Z방향)으로 적층될 수 있으며, 하나의 유전체층(111)을 사이에 두고 커패시터 바디(110)의 내부에 Z방향을 따라 서로 번갈아 대향 배치될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 일 단이 커패시터 바디(110)의 제1 및 제2 면(1, 2)을 통해 각각 노출될 수 있다. 이렇게 커패시터 바디(110)의 제1 및 제2 면(1, 2)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 제1 방향 양 단부에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다. 이때, 적층형 커패시터(100)의 정전 용량은 상기 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한 쌍의 외부 전극(131, 132)은 커패시터 바디(110)의 제1 방향 양 단에 각각 배치되며, 커패시터 바디(110)의 제1 방향 양 단면에 각각 배치되는 머리부(131a, 132a) 및 머리부(131a, 132a)에서 커패시터 바디(110)의 하부면의 일부까지 연장되는 밴드부(131b, 132b)를 각각 포함할 수 있다.
보다 상세하게는, 한 쌍의 외부 전극(131, 132)은 제1 외부 전극(131) 및 제2 외부 전극(132)을 포함할 수 있다. 제1 및 제2 외부 전극(131, 132)은 서로 다른 극성이 전압이 제공되며, 제1 및 제2 내부 전극(121, 122)의 노출되는 단부와 각각 접속되어 전기적으로 연결될 수 있다.
제1 외부 전극(131)은 제1 머리부(131a)와 제1 밴드부(131b)를 포함할 수 있다. 제1 머리부(131a)는 커패시터 바디(110)의 제1 면(1)에 배치되며, 제1 내부 전극(121)에서 커패시터 바디(110)의 제1 면(1)을 통해 외부로 노출되는 단부와 접촉하여, 제1 내부 전극(121)과 제1 외부 전극(131)을 서로 전기적으로 연결하는 역할을 한다. 제1 밴드부(131b)는 고착 강도 향상 등을 위해 제1 머리부(131a)에서 커패시터 바디(110)의 제3, 제4, 제5 및 제6 면(3, 4, 5, 6)의 일부까지 연장되는 부분이다.
제2 외부 전극(132)은 제2 머리부(132a)와 제2 밴드부(132b)를 포함할 수 있다. 제2 머리부(132a)는 커패시터 바디(110)의 제2 면(2)에 배치되며, 제2 내부 전극(122)에서 커패시터 바디(110)의 제2 면(2)을 통해 외부로 노출되는 단부와 접촉하여, 제2 내부 전극(122)과 제2 외부 전극(132)을 서로 전기적으로 연결하는 역할을 한다. 제2 밴드부(132b)는 고착 강도 향상 등을 위해 제2 머리부(132a)에서 커패시터 바디(110)의 제3, 제4, 제5 및 제6 면(3, 4, 5, 6)의 일부까지 연장되는 부분이다.
외부 전극(131, 132)은 재료는 금속 등과 같이 전기 전도성을 갖는 것이라면 특별히 제한되지 않으며, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있다. 또한, 필요에 따라 다층 구조를 가질 수도 있다.
외부 전극(131, 132)은 도전성 금속 및 글라스를 포함한 소성 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다. 그리고, 외부 전극(131, 132)에 포함되는 도전성 금속으로 전기 전도성이 우수한 재료를 사용할 수 있으며, 특별히 제한되지 않는다. 예를 들어, 도전성 금속은 니켈(Ni), 구리(Cu) 및 그들의 합금 중 하나 이상일 수 있다.
한편, 제1 및 제2 외부 전극(131, 132)은 도금층을 더 포함할 수 있다. 상기 도금층은 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층을 각각 커버하는 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 전자 부품의 사시도이고, 도 4는 도 3의 분리사시도이며, 도 5는 도 3의 I-I'선 단면도이다. 또한, 도 6은 도 3의 전자 부품에 포함되는 인터포저의 평면도를 개략적으로 나타낸 것이다.
도 3 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 전자 부품(101)은 적층형 커패시터(100) 및 적층형 커패시터(100)의 하부에 배치되는 인터포저(200)를 포함한다.
인터포저(200)는 인터포저 바디(230)와, 인터포저 바디(230)를 관통하는 한 쌍의 비아 홀(210, 220)과, 비아 홀(210, 220) 내부에 배치되어 한 쌍의 외부 전극(131, 132)과 각각 연결되는 한 쌍의 비아 전극(410, 420)을 포함할 수 있다.
인터포저 바디(230)는 그 형상에 특별히 제한은 없지만, 직육면체 형상을 가질 수 있으며, 이에 따라 인터포저(200)도 전체로서 직육면체 형상을 가질 수 있다.
인터포저 바디(230)는 절연성 소재의 다양한 재질로 이루어질 수 있고, 예를 들어 일반적으로 기판 제작에 사용되는 고분자 수지 등으로 이루어질 수 있다. 이러한 고분자 수지의 경우 재료 특성상 탄성을 가지므로, 인쇄회로기판에 실장 시 발생되는 진동을 적층형 커패시터(100)에 전달되지 않도록 일부 흡수하는 기능을 수행할 수 있다.
도 4 내지 도 6을 참조하면, 한 쌍의 비아 홀(210, 220)은 인터포저 바디(230)를 관통하도록 형성된다. 한 쌍의 비아 홀(210, 220)은 제1 외부 전극(131)과 연결되는 제1 비아 홀(210) 및 제2 외부 전극(132)과 연결되는 제2 비아 홀(220)을 포함할 수 있다. 이에 따라, 제1 및 제2 비아 홀(210, 220)은 제1 방향으로 서로 대칭되게 형성될 수 있다.
이때, 제1 및 제2 비아 홀(210, 220)의 형상에 특별히 제한은 없지만, 각각 직육면체 형상을 가질 수 있다. 예를 들어, 제1 및 제2 외부 전극(131, 132)의 하부면에 배치되는 제1 및 제2 밴드부(131b, 132b)의 형상에 각각 대응되도록, 제1 방향의 길이보다 제2 방향의 길이가 더 긴 형태의 직육면체 형상을 가질 수 있다.
비아 홀(210, 220)의 내부에는 한 쌍의 비아 전극(410, 420)이 배치되며, 제1 비아 홀(210)의 내부에 제1 비아 전극(410)이 채워지고, 제2 비아 홀(220)의 내부에 제2 비아 전극(420)이 채워지는 형태일 수 있다.
비아 전극(410, 420)이 형성되는 방법은 다양할 수 있고, 예를 들어 유동성을 갖는 도전성의 물질이 제1 및 제2 비아 홀(210, 220)의 내부 공간을 채운 뒤 굳혀져서 형성될 수 있다. 이때, 비아 전극(410, 420)을 형성하는 도전성의 물질은 특별히 제한되지 않으며, 예를 들어 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금에 해당하는 도전성 금속을 포함하는 물질일 수 있다.
비아 전극(410, 420)은 비아 홀(210, 220) 내부를 채우는 방식으로 형성되는 것이므로, 비아 홀(210, 220)의 내부 공간을 완전히 메우도록 형성될 수 있다. 즉, 비아 홀(210, 220)의 내부 공간의 용적과 비아 전극(410, 420)의 부피가 동일하도록 형성될 수 있다.
이와 같이 비아 전극(410, 420)이 비아 홀(210, 220) 내부를 완전히 채우도록 형성되는 경우, 비아 전극(410, 420)의 상하면은 인터포저 바디(230)의 상하면과 각각 동일한 평면을 이룰 수 있다. 즉, 비아 전극(410, 420)이 인터포저 바디(230)의 상면 및 하면과 동일한 높이까지 채워져 외부로 돌출되지 않을 수 있다. 그러면, 인터포저(200)의 상부에 적층형 커패시터(100)가 배치될 때, 전자 부품(101)의 전체 높이가 최소한으로 조절될 수 있다.
다만, 비아 전극(410, 420)이 반드시 이렇게 형성되어야 하는 것은 아니고, 비아 홀(210, 220)의 내부에 일부 잔여 공간이 생기도록 형성될 수도 있다. 이 경우, 그 잔여 공간에는 전자 부품(101)을 인쇄회로기판에 실장 시에 도포하는 솔더가 마저 채워질 수 있다.
제1 및 제2 비아 전극(410, 420)의 상하면은 인터포저 바디(230)의 상하면으로 각각 노출되게 형성되므로, 인터포저(200)에 접촉되는 구성과 전기적으로 연결될 수 있다.
제1 및 제2 비아 전극(410, 420)의 상면은 인터포저(200)의 상부에 배치되는 적층형 커패시터(100)의 제1 및 제2 외부 전극(131, 132)과 접촉되어 연결될 수 있다. 이때, 적층형 커패시터(100)와 인터포저(200)는 도전성 접합층(310, 320)을 통해 결합될 수 있고, 이 경우 제1 및 제2 비아 전극(410, 420)의 상면은 인터포저(200)의 상부에 배치되는 도전성 접합층(310, 320)을 매개로, 제1 및 제2 외부 전극(131, 132)과 연결될 수 있다.
제1 및 제2 비아 전극(410, 420)의 하면은 후술하는 인쇄회로기판의 전극 패드와 접촉되어 연결될 수 있다. 이때, 전자 부품(101)과 인쇄회로기판은 솔더를 통해 결합될 수 있고, 이 경우 제1 및 제2 비아 전극(410, 420)의 하면은 인터포저(200)의 하부에 배치되는 솔더를 매개로, 인쇄회로기판의 전극 패드와 연결될 수 있다.
도 3 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 전자 부품(101)은 적층형 커패시터(100) 및 인터포저(200)의 사이에 배치되는 도전성 접합층(310, 320)을 더 포함할 수 있다. 즉, 한 쌍의 도전성 접합층(310, 320)은 적층형 커패시터(100)의 하면과 인터포저(200)의 상면 사이에 형성될 수 있다.
한 쌍의 도전성 접합층(310, 320)이 배치되는 구체적인 영역은 다양할 수 있고, 예를 들어 외부 전극(131, 132)의 하면에 해당하는 밴드부(131b, 132b) 및 비아 전극(410, 420)의 상면 사이에 각각 배치될 수 있다. 이 경우, 도전성 접합층(310, 320)의 일부가 비아 홀(210, 220)의 일부 잔여 공간을 메우면서 형성될 수도 있다.
도전성 접합층(310, 320)은 도전성 금속과 수지를 포함할 수 있고, 이에 따라 외부 전극(131, 132)과 비아 전극(410, 420) 사이를 전기적으로 연결시킴과 동시에, 적층형 커패시터(100)와 인터포저(200) 간의 접합력을 향상시켜 고착 강도를 높이는 기능을 수행할 수 있다. 다만, 그 재료가 이에 한정되는 것은 아니고, 도전성과 접합성을 갖는 물질이면 제한 없이 사용될 수 있다.
전자 부품(101)이 인쇄회로기판에 실장된 상태에서 전자 부품(101)에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 커패시터 바디(110)는 Z방향으로 팽창과 수축을 하게 된다.
이때 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 커패시터 바디(110)의 Z방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 되고, 이에 따라 진동이 발생될 수 있다. 상기 진동은 제1 및 제2 외부 전극(131, 132)을 통해 인쇄회로기판에 전달되고, 이에 인쇄회로기판으로부터 음향이 방사되어 어쿠스틱 노이즈가 발생할 수 있다.
본 실시예에 따른 인터포저(200)는, 적층형 커패시터(100)의 실장 방향인 제5 면(5) 측에 부착되어 적층형 커패시터(100)의 진동이 인쇄회로기판으로 전달되는 것을 막아주는 역할을 한다. 이에 따라, 적층형 커패시터(100)에 발생하는 어쿠스틱 노이즈가 저감될 수 있다.
한편, 종래의 인터포저를 사용하는 전자 부품의 경우, 어쿠스틱 노이즈는 저감할 수 있으나, 교류 전압이 인가될 때 인터포저의 두께만큼 전류 경로(path)가 길어지기 때문에, 등가직렬인덕턴스(ESL)가 증가하는 부효과가 발생하는 문제가 있었다.
본 실시예에 따른 전자 부품(101)는, 어쿠스틱 노이즈를 저감하기 위하여 적층형 커패시터(100)의 하부에 인터포저(200)를 배치하되, 인터포저(200)에 비아 홀(210, 220)을 형성하고 그 내부에 비아 전극(410, 420)을 배치한다. 그러면, 전류 경로는 인쇄회로기판의 실장면에 직접 접하도록 배치된 비아 전극(410, 420)을 통해 형성된다. 이에 따라, 종래의 전자 부품과 달리, ESL의 증가 없이 어쿠스틱 노이즈를 저감시킬 수 있다.
본 실시예에 따른 인터포저(200)의 제1 및 제2 방향에 대한 길이(a, b)는 다양할 수 있으나, 각각 적층형 커패시터(100)의 제1 및 제2 방향에 대한 최대 길이(A, B)보다 길게 형성될 수 있다.
여기서, 적층형 커패시터(100)의 제1 방향에 대한 최대 길이(A)는, 제1 및 제2 외부 전극(131, 132)을 포함하는 적층형 커패시터(100)의 제1 방향(X방향) 수직 거리 중 최대 거리를 의미한다.
이와 마찬가지로, 적층형 커패시터(100)의 제2 방향에 대한 최대 길이(B)는, 제1 및 제2 외부 전극(131, 132)을 포함하는 적층형 커패시터(100)의 제2 방향(Y방향) 수직 거리 중 최대 거리를 의미한다.
또한, 인터포저(200)의 제1 방향에 대한 길이(a)는, 인터포저(200)의 제1 방향(X방향) 수직 거리 중 최대 거리를 의미하며, 직육면체 형상의 인터포저(200)의 경우 인터포저 바디(230)의 X방향 양 단면(end surfaces) 간 직선 거리에 해당한다.
인터포저(200)의 제2 방향에 대한 길이(b)는, 인터포저(200)의 제2 방향(Y방향) 수직 거리 중 최대 거리를 의미하며, 직육면체 형상의 인터포저(200)의 경우 인터포저 바디(230)의 Y방향 양 단면(end surfaces) 간 직선 거리에 해당한다.
한편 이와 같이, 인터포저(200)가 적층형 커패시터(100)보다 길이 및 폭 방향으로 더 길게 형성됨으로써, 전자 부품(101)을 인쇄회로기판에 실장 시 솔더가 적층형 커패시터(100)가 배치된 높이까지 연결되지 못하도록 차단할 수 있다.
그리고, 이에 따라 솔더에 의해 적층형 커패시터(100)에 발생한 진동이 인쇄회로기판으로 전달되는 양이 감소될 수 있고, 어쿠스틱 노이즈의 저감 효과가 더욱 우수하게 발휘될 수 있다.
본 실시예에 따른 인터포저(200)의 제1 및 제2 방향에 대한 길이(a, b)는 소정 범위 내의 길이로 각각 제한될 수 있고, 이에 따라 전자 부품(101)이 차지하는 면적이 크게 증가하지 않으면서도, 어쿠스틱 노이즈가 효과적으로 저감될 수 있도록 한다.
또한, 본 실시예에 따른 인터포저(200)의 제3 방향에 대한 길이(즉, 높이 t)는 다양할 수 있으나, 소정 범위 내의 높이로 제한될 수 있다. 즉, 인터포저(200)의 최대 높이(t)가 적층형 커패시터(100)의 최대 높이(T)에 따라 조절되어 형성될 수 있다. 이에 따라, 전자 부품(101)의 전체 높이가 크게 증가하지 않으면서도, 어쿠스틱 노이즈가 효과적으로 저감될 수 있도록 한다.
여기서, 적층형 커패시터(100)의 최대 높이(T)는, 제1 및 제2 외부 전극(131, 132)을 포함하는 적층형 커패시터(100)의 Z방향 수직 거리 중 최대 거리의 평균값을 의미한다.
인터포저(200)의 최대 높이(t)는, 인터포저(200)의 Z방향 수직 거리 중 최대 거리를 의미하며, 직육면체 형상의 인터포저(200)의 경우 인터포저 바디(230)의 Z방향 양 단면(end surfaces) 간 직선 거리에 해당한다.
또한, 본 실시예에 따른 비아 홀(210, 220)의 크기는 다양할 수 있으나, 소정 범위 내의 크기로 제한될 수 있다. 보다 상세하게는, 비아 홀(210, 220)의 제1 및 제2 방향에 대한 길이(P, Q)가 소정 범위 내로 제한될 수 있다. 그러면, 비아 전극(410, 420)도 비아 홀(210, 220)의 크기에 대응하여 소정 범위 내의 크기로 제한되어 형성될 수 있다.
여기서, 비아 홀(210, 220)의 제1 방향에 대한 길이(P)는, 각 비아 홀(210, 220)의 제1 방향(X방향) 수직 거리 중 최대 거리를 의미하며, 직육면체 형상의 비아 홀(210, 220)의 경우 X방향으로 서로 이격된 양 내측면 간 직선 거리에 해당한다.
비아 홀(210, 220)의 제2 방향에 대한 길이(Q)는, 각 비아 홀(210, 220)의 제2 방향(Y방향) 수직 거리 중 최대 거리를 의미하며, 직육면체 형상의 비아 홀(210, 220)의 경우 Y방향으로 서로 이격된 양 내측면 간 직선 거리에 해당한다.
비아 전극(410, 420)의 크기가 증가할수록, 비아 전극(410, 420)에 의해 인쇄회로기판으로 전달되는 진동의 크기도 증가하게 된다. 반대로, 비아 전극(410, 420)의 크기가 감소할수록, 비아 전극(410, 420)의 상면과 연결된 외부 전극(131, 132)과의 접합력이 떨어져 적층형 커패시터(100)의 고착 강도가 감소하게 된다.
따라서, 비아 홀(210, 220)의 제1 및 제2 방향에 대한 길이(P, Q)가 소정 범위 내로 제한됨으로써, 적층형 커패시터(100)를 인쇄회로기판에 실장 시 그 고착 상태가 유지되면서도, 인쇄회로기판으로 전달되는 진동이 크게 증가하지 않을 수 있다.
또한, 본 실시예에 따른 비아 홀(210, 220)의 형성 위치는 다양할 수 있으나, 인터포저 바디(230)의 제1 방향 양 단 및 제2 방향 양 단으로부터 이격 배치될 수 있다. 즉, 제1 및 제2 비아 홀(210, 220)은 인터포저 바디(230)의 각 모서리에 밀착되어 형성되는 것이 아니라, 인터포저 바디(230)의 내부 영역에 소정 거리(c, d)만큼 이격되어 배치될 수 있다.
예를 들어, 제1 및 제2 비아 홀(210, 220)은 인터포저 바디(230)의 제1 방향 양 단으로부터 각각 50μm 이상의 거리만큼 이격될 수 있고, 제2 방향 양 단으로부터 각각 50μm 이상의 거리만큼 이격될 수 있다.
이와 같이 비아 홀(210, 220)이 인터포저 바디(230)의 내부 영역에만 형성됨으로써, 인터포저(200)의 제1 및 제2 방향 측면에는 비아 전극(410, 420)이 노출되지 않을 수 있다. 그러면, 비아 전극(410, 420)의 하면에 솔더를 도포하여 전자 부품(101)을 실장할 때, 솔더와 재질이 유사한 비아 전극(410, 420)에는 상대적으로 강한 인력이 작용하는 반면, 솔더와 재질이 상이한 인터포저(200)에는 상대적으로 약한 인력이 작용할 수 있다. 이에 따라, 솔더가 인터포저(200)의 제1 및 제2 방향 측면으로 상승하는 것이 억제될 수 있고, 솔더에 의해 인쇄회로기판에 진동이 전달되는 정도도 감소될 수 있다.
한편, 전술한 인터포저(200)의 길이(a, b) 및 높이(t)에 관한 사항과, 비아 홀(210, 220)의 길이(P, Q)에 관한 사항은, 후술하는 실험 예에서 구체적인 수치를 이용하여 보다 상세하게 설명하기로 한다.
전자 부품의 실장 기판
도 7은 도 3의 전자 부품이 인쇄회로기판에 실장된 모습을 도시한 I-I'선 단면도이다.
도 7을 참조하면, 본 실시예에 따른 전자 부품의 실장 기판(1000)은, 상부에 적어도 한 쌍의 전극 패드(510, 520)를 갖는 인쇄회로기판(500), 인쇄회로기판(500) 위에 설치된 전자 부품(101) 및 전극 패드(510, 520)와 전자 부품(101)을 연결하는 솔더(610, 620)를 포함한다.
한 쌍의 전극 패드(510, 520)는 전자 부품(101) 중 인터포저(200)의 제1 및 제2 비아 전극(410, 420)과 각각 연결되는 제1 및 제2 전극 패드(510, 520)로 이루어질 수 있다.
이때, 인터포저(200)의 제1 및 제2 비아 전극(410, 420)은 각각 제1 및 제2 전극 패드(510, 520) 위에 접촉되도록 위치한 상태에서, 솔더(610, 620)에 의해 인쇄회로기판(500)과 전기적으로 연결될 수 있다.
솔더(610, 620)는 다양한 영역을 덮도록 배치될 수 있으나, 예를 들어 도 7에 도시된 바와 같이, 한 쌍의 전극 패드(510, 520)와 한 쌍의 비아 전극(410, 420)의 하면 사이에 각각 배치될 수 있다.
보다 상세하게는, 솔더(610, 620)는, 제3 방향에 대해 제1 외부 전극(131), 제1 도전성 접착층(310), 제1 비아 전극(410) 및 제1 전극 패드(510)와 중첩되는 위치에 배치되는 제1 솔더(610)를 포함할 수 있다. 또한, 솔더(610, 620)는, 제3 방향에 대해 제2 외부 전극(132), 제2 도전성 접착층(320), 제2 비아 전극(420) 및 제2 전극 패드(520)와 중첩되는 위치에 배치되는 제2 솔더(620)를 포함할 수 있다.
그리고, 솔더(610, 620)는 인터포저(200)의 제1 및 제2 방향 측면에는 형성되지 않을 수 있다. 이와 같이 솔더(610, 620)가 비아 전극(410, 420)의 하면에 집중적으로 도포됨으로써, 솔더(610, 620)와 재질이 유사한 비아 전극(410, 420)에는 상대적으로 강한 인력이 작용하는 반면, 솔더(610, 620)와 재질이 상이한 인터포저(200)에는 상대적으로 약한 인력이 작용할 수 있다.
이에 따라, 솔더(610, 620)가 인터포저(200)의 제1 및 제2 방향 측면으로 상승하는 것이 억제될 수 있고, 솔더(610, 620)에 의해 인쇄회로기판(500)에 진동이 전달되는 정도도 감소될 수 있다. 또한, 적층형 커패시터(100)에서 제1 및 제2 외부 전극(131, 132)을 통해 인쇄회로기판(500)으로 압전 응력이 직접 전달되는 것이 차단되므로, 어쿠스틱 노이즈의 저감 효과가 향상될 수 있다.
이에 더하여, 보다 적은 양의 솔더(610, 620)를 사용하여 전자 부품(101)을 인쇄회로기판(500)에 실장할 수 있게 되며, 솔더(610, 620)가 전자 부품(101)이 배치된 높이까지 형성되지 않게 됨으로써, 도포되는 솔더량에 따라 어쿠스틱 노이즈의 저감 효과가 감소되는 것을 방지할 수 있다.
추가로, 본 실시예에 따른 도전성 접합층(310, 320)은 솔더(610, 620)보다 용융 온도가 높은 재질로 형성될 수 있다.
이에 따라, 인쇄회로기판(500)에 용융된 솔더를 도포할 때, 도전성 접합층(310, 320)이 용융되는 것을 방지할 수 있고, 적층형 커패시터(100)와 인터포저(200) 간의 접합력이 감소하여 서로 분리되는 것을 억제할 수 있다.
예를 들어, 솔더(610, 620)는 Sn을 포함하여 형성될 수 있고, 이에 따라 약 230℃의 용융점을 가질 수 있다. 이때, 도전성 접합층(310, 320)은 Sn보다 용융 온도가 높은 재질로 형성될 수 있고, 따라서 230℃ 보다 높은 용융점을 가질 수 있다.
이하, 실험 예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
실험 예
이하, 표 1 내지 표 6에 제시된 어쿠스틱 노이즈(A/N) 값은 1608 사이즈 및 1005 사이즈의 MLCC를 사용하여 측정된 소음 크기를 dB 단위로 나타낸 것이다. 이때, 어쿠스틱 노이즈에 따른 소음 크기는 MLCC를 각각 100mm X 40mm 크기의 fr-4 재질 기판에 실장한 상태에서 측정된 것이다.
표 1 내지 표 6에 제시된 'MLCC 길이'는 적층형 커패시터(100)의 제1 방향에 대한 최대 길이(A)를 나타낸 것이고, 'MLCC 폭'은 적층형 커패시터(100)의 제2 방향에 대한 최대 길이(B)를 나타낸 것이며, 'MLCC 높이'는 적층형 커패시터(100)의 제3 방향에 대한 최대 높이(T)를 나타낸 것이다.
또한, 표 1 내지 표 6에 제시된 '인터포저 길이'는 인터포저(200)의 제1 방향에 대한 길이(a)를 나타낸 것이고, '인터포저 폭'은 인터포저(200)의 제2 방향에 대한 길이(b)를 나타낸 것이며, '인터포저 두께'는 인터포저(200)의 제3 방향에 대한 최대 높이(t)를 나타낸 것이다.
또한, 표 1 내지 표 6에 제시된 '비아 홀 길이'는 각각의 비아 홀(210, 220)의 제1 방향에 대한 길이(P)를 나타낸 것이고, '비아 홀 폭'은 각각의 비아 홀(210, 220)의 제2 방향에 대한 길이(Q)를 나타낸 것이다.
표 1 및 표 2는 적층형 커패시터(100)의 최대 높이(T)와 인터포저(200)의 최대 높이(t)에 따른 전자 부품(101)의 어쿠스틱 노이즈의 크기를 나타낸다.
먼저, 표 1에 사용된 적층형 커패시터(100)는 1608 사이즈의 커패시터에 해당하며, 그 최대 높이(T)가 800μm인 경우의 실험 예이다.
| 실험 예 | MLCC 높이(T) (μm) | 인터포저 길이(a) (μm) | 인터포저 폭(b) (μm) | 인터포저 두께(t) (μm) | A/N (dB) |
| 1* | 800 | 1600 | 800 | 180 | 50 |
| 2* | 800 | 1600 | 800 | 190 | 47 |
| 3* | 800 | 1600 | 800 | 200 | 41 |
| 4 | 800 | 1600 | 800 | 210 | 39 |
| 5 | 800 | 1600 | 800 | 220 | 38 |
| 6 | 800 | 1600 | 800 | 230 | 39 |
| 7 | 800 | 1600 | 800 | 240 | 40 |
| 8* | 800 | 1600 | 800 | 250 | 43 |
표 1을 참조하면, 적층형 커패시터(100)의 최대 높이(T)가 800μm로 동일한 조건 하에서, 인터포저(200)의 최대 높이(t)가 200μm 이하인 실험 예 1 내지 3의 경우, 어쿠스틱 노이즈의 측정 크기가 40dB를 초과하였다. 이는 적층형 커패시터(100)의 높이에 비해 인터포저(200)의 높이가 너무 작게 형성됨으로써, 인터포저(200)에 의해 적층형 커패시터(100)의 진동이 인쇄회로기판(500)으로 전달되는 것을 막아주는 역할이 충분히 수행되지 못한 결과로 해석된다.
또한, 인터포저(200)의 최대 높이(t)가 250μm 이상인 실험 예 8의 경우에도, 어쿠스틱 노이즈의 측정 크기가 40dB를 초과한 것을 확인할 수 있다. 이는 인터포저(200)의 높이가 너무 크게 형성되어 인쇄회로기판(500)으로부터 전자 부품(101)의 최상단까지의 거리가 너무 멀어짐으로써, 적층형 커패시터(100)의 안정성 저하에 따라 진동이 많이 발생한 결과로 해석된다.
따라서, 1608 사이즈의 MLCC에 대하여 어쿠스틱 노이즈의 저감 효과를 기대하기 위해서는, 인터포저(200)의 최대 높이(t)가 210μm 내지 240μm의 범위를 만족함이 바람직하다는 것을 알 수 있다.
다음, 표 2에 사용된 적층형 커패시터(100)는 1005 사이즈의 커패시터에 해당하며, 그 최대 높이(T)가 500μm인 경우의 실험 예이다.
| 실험 예 | MLCC 높이(T) (μm) | 인터포저 길이(a) (μm) | 인터포저 폭(b) (μm) | 인터포저 두께(t) (μm) | A/N (dB) |
| 1* | 500 | 1000 | 500 | 100 | 41.3 |
| 2* | 500 | 1000 | 500 | 110 | 38.5 |
| 3 | 500 | 1000 | 500 | 120 | 32.5 |
| 4 | 500 | 1000 | 500 | 130 | 31.4 |
| 5 | 500 | 1000 | 500 | 140 | 32.8 |
| 6 | 500 | 1000 | 500 | 150 | 33.1 |
| 7* | 500 | 1000 | 500 | 160 | 37.1 |
| 8* | 500 | 1000 | 500 | 170 | 39.7 |
표 2를 참조하면, 적층형 커패시터(100)의 최대 높이(T)가 500μm로 동일한 조건 하에서, 인터포저(200)의 최대 높이(t)가 110μm 이하인 실험 예 1 내지 2의 경우, 어쿠스틱 노이즈의 측정 크기가 35dB를 초과하였다. 이는 적층형 커패시터(100)의 높이에 비해 인터포저(200)의 높이가 너무 작게 형성됨으로써, 인터포저(200)에 의해 적층형 커패시터(100)의 진동이 인쇄회로기판(500)으로 전달되는 것을 막아주는 역할이 충분히 수행되지 못한 결과로 해석된다.
또한, 인터포저(200)의 최대 높이(t)가 160μm 이상인 실험 예 7 내지 8의 경우에도, 어쿠스틱 노이즈의 측정 크기가 35dB를 초과한 것을 확인할 수 있다. 이는 인터포저(200)의 높이가 너무 크게 형성되어 인쇄회로기판(500)으로부터 전자 부품(101)의 최상단까지의 거리가 너무 멀어짐으로써, 적층형 커패시터(100)의 안정성 저하에 따라 진동이 많이 발생한 결과로 해석된다.
따라서, 1005 사이즈의 MLCC에 대하여 어쿠스틱 노이즈의 저감 효과를 기대하기 위해서는, 인터포저(200)의 최대 높이(t)가 120μm 내지 150μm의 범위를 만족함이 바람직하다는 것을 알 수 있다.
표 1 및 표 2의 결과를 종합적으로 고려해볼 때, 적층형 커패시터(100)의 최대 높이(T)에 대한 인터포저(200)의 최대 높이(t)가, 0.24T≤t≤0.3T 를 만족할 때, 하부에 인터포저(200)가 배치되는 전자 부품(101)에 있어서 어쿠스틱 노이즈가 효과적으로 저감되는 것을 알 수 있다.
따라서, 본 발명의 일 실시예에 따른 전자 부품(101)은, 인터포저(200)의 최대 높이(t)가 0.24T≤t≤0.3T 를 만족하는 것을 특징으로 할 수 있다.
표 3 내지 표 6은, 각각 적층형 커패시터(100)의 최대 높이(T)에 대한 인터포저(200)의 최대 높이(t)가 0.24T≤t≤0.3T를 만족하는 실험 예들 중에서, 비아 홀(210, 220)의 크기 및 인터포저(200)의 크기 범위를 한정함에 따라, 전술한 어쿠스틱 노이즈의 저감 효과가 보다 현저하게 발휘되는 예시들을 보여준다.
표 3 및 표 4는 인터포저(200)의 제1 및 제2 방향에 대한 길이(a, b)와, 비아 홀(210, 220)의 제1 및 제2 방향에 대한 길이(P, Q)의 관계에 따른 전자 부품(101)의 어쿠스틱 노이즈의 크기를 나타낸다.
먼저, 표 3에 사용된 적층형 커패시터(100)는 1608 사이즈에 그 최대 높이(T)가 800μm인 커패시터에 해당하며, 인터포저(200)의 제1 및 제2 방향에 대한 길이(a, b)를 각각 1700μm 및 900μm로, 인터포저(200)의 최대 높이(t)를 200μm로 일치시킨 경우의 실험 예이다. 즉, 각 실험 예의 인터포저(200)는 동일한 상태에서, 그 비아 홀(210, 220)의 크기만을 변경하였다.
| 실험 예 | 비아 홀 길이(P) (μm) |
비아 홀 폭(Q) (μm) |
인터포저 길이/비아 홀 길이(P/a) | 인터포저 폭/비아 홀 폭(Q/b) | A/N (dB) |
| 1 | 300 | 800 | 0.18 | 0.89 | 39 |
| 2 | 300 | 700 | 0.18 | 0.78 | 39 |
| 3 | 300 | 600 | 0.18 | 0.67 | 39 |
| 4 | 300 | 500 | 0.18 | 0.56 | 38.5 |
| 5 | 400 | 800 | 0.24 | 0.89 | 38 |
| 6 | 400 | 700 | 0.24 | 0.78 | 37.3 |
| 7 | 400 | 600 | 0.24 | 0.67 | 37 |
| 8 | 400 | 500 | 0.24 | 0.56 | 37.8 |
| 9 | 500 | 800 | 0.29 | 0.89 | 38 |
| 10 | 500 | 700 | 0.29 | 0.78 | 38.2 |
| 11 | 500 | 600 | 0.29 | 0.67 | 39 |
표 3을 참조하면, 인터포저(200)의 최대 높이(t)가 동일한 조건 하에서, 비아 홀(210, 220)의 제1 방향에 대한 길이(P)가 400μm 이고, 제2 방향에 대한 길이(Q)가 600μm 내지 700μm인 실험 예 6과 7의 경우, 어쿠스틱 노이즈의 측정 크기가 가장 크게 감소한 것으로 확인된다. 즉, 인터포저(200)의 제1 방향 길이(a)에 대한 비아 홀(210, 220)의 제1 방향 길이(P)의 비율(P/a)이 0.2 초과 0.29 미만의 범위를 만족함과 동시에, 인터포저(200)의 제2 방향 길이(b)에 대한 비아 홀(210, 220)의 제2 방향 길이(Q)의 비율(Q/b)이 0.6 초과 0.89 미만의 범위를 만족할 때, 어쿠스틱 노이즈의 저감 효과가 더욱 현저하게 나타났다.
비아 홀(210, 220)의 제1 방향에 대한 길이(P)가 300μm 이하이거나, 제2 방향에 대한 길이(Q)가 500μm 이하인 실험 예 1 내지 4 및 실험 예 8의 경우, 비아 전극(410, 420)의 상면과 연결된 외부 전극(131, 132)과의 접합력이 떨어져 고착 강도가 감소하게 됨으로써, 적층형 전자 부품(100)에 발생하는 진동의 크기가 증가한 결과로 해석된다.
또한, 비아 홀(210, 220)의 제1 방향에 대한 길이(P)가 500μm 이상이거나, 제2 방향에 대한 길이(Q)가 800μm 이상인 실험 예 5 및 실험 예 9 내지 11의 경우, 비아 전극(410, 420)의 크기가 커서, 비아 전극(410, 420)에 의해 인쇄회로기판(500)으로 전달되는 진동의 크기가 증가한 결과로 해석된다.
따라서, 1608 사이즈의 MLCC에 대하여 필요한 수준 이상의 고착 강도를 유지하면서, 어쿠스틱 노이즈의 저감 효과를 보다 향상시키기 위해서는, 인터포저(200)의 제1 방향 길이(a)에 대한 비아 홀(210, 220)의 제1 방향 길이(P)의 비율이 0.18 초과 0.29 미만의 범위를 만족함과 동시에, 인터포저(200)의 제2 방향 길이(b)에 대한 비아 홀(210, 220)의 제2 방향 길이(Q)의 비율이 0.56 초과 0.89 미만의 범위를 만족함이 바람직하다는 것을 알 수 있다.
다음, 표 4에 사용된 적층형 커패시터(100)는 1005 사이즈에 그 최대 높이(T)가 500μm인 커패시터에 해당하며, 인터포저(200)의 제1 및 제2 방향에 대한 길이(a, b)를 각각 1000μm 및 500μm로, 인터포저(200)의 최대 높이(t)를 120μm로 일치시킨 경우의 실험 예이다. 즉, 각 실험 예의 인터포저(200)는 동일한 상태에서, 그 비아 홀(210, 220)의 크기만을 변경하였다.
| 실험 예 | 비아 홀 길이(P) (μm) |
비아 홀 폭(Q) (μm) |
인터포저 길이/비아 홀 길이(P/a) | 인터포저 폭/비아 홀 폭(Q/b) | A/N (dB) |
| 1 | 200 | 300 | 0.20 | 0.60 | 29.7 |
| 2 | 200 | 350 | 0.20 | 0.70 | 29.5 |
| 3 | 200 | 400 | 0.20 | 0.80 | 29.6 |
| 4 | 250 | 300 | 0.25 | 0.60 | 28 |
| 5 | 250 | 350 | 0.25 | 0.70 | 27.7 |
| 6 | 250 | 400 | 0.25 | 0.80 | 27.3 |
| 7 | 300 | 300 | 0.30 | 0.60 | 27.8 |
| 8 | 300 | 350 | 0.30 | 0.70 | 28.8 |
| 9 | 300 | 400 | 0.30 | 0.80 | 29.5 |
표 4를 참조하면, 인터포저(200)의 최대 높이(t)가 동일한 조건 하에서, 비아 홀(210, 220)의 제1 방향에 대한 길이(P)가 250μm 이고, 제2 방향에 대한 길이(Q)가 350μm 내지 400μm인 실험 예 5와 6의 경우, 어쿠스틱 노이즈의 측정 크기가 가장 많이 저감된 것으로 확인된다. 즉, 인터포저(200)의 제1 방향 길이(a)에 대한 비아 홀(210, 220)의 제1 방향 길이(P)의 비율(P/a)이 0.2 초과 0.29 미만의 범위를 만족함과 동시에, 인터포저(200)의 제2 방향 길이(b)에 대한 비아 홀(210, 220)의 제2 방향 길이(Q)의 비율(Q/b)이 0.6 초과 0.89 미만의 범위를 만족할 때, 어쿠스틱 노이즈의 저감 효과가 더욱 현저하게 나타났다.
비아 홀(210, 220)의 제1 방향에 대한 길이(P)가 200μm 이하이거나, 제2 방향에 대한 길이(Q)가 300μm 이하인 실험 예 1 내지 4 및 실험 예 7의 경우, 비아 전극(410, 420)의 상면과 연결된 외부 전극(131, 132)과의 접합력이 떨어져 고착 강도가 감소하게 됨으로써, 적층형 전자 부품(100)에 발생하는 진동의 크기가 증가한 결과로 해석된다.
또한, 비아 홀(210, 220)의 제1 방향에 대한 길이(P)가 300μm 이상인 실험 예 7 내지 9의 경우, 비아 전극(410, 420)의 크기가 커서, 비아 전극(410, 420)에 의해 인쇄회로기판(500)으로 전달되는 진동의 크기가 증가한 결과로 해석된다.
따라서, 1005 사이즈의 MLCC에 대하여 필요한 수준 이상의 고착 강도를 유지하면서, 어쿠스틱 노이즈의 저감 효과를 보다 향상시키기 위해서는, 인터포저(200)의 제1 방향 길이(a)에 대한 비아 홀(210, 220)의 제1 방향 길이(P)의 비율이 0.18 초과 0.29 미만의 범위를 만족함과 동시에, 인터포저(200)의 제2 방향 길이(b)에 대한 비아 홀(210, 220)의 제2 방향 길이(Q)의 비율이 0.56 초과 0.89 미만의 범위를 만족함이 바람직하다는 것을 알 수 있다.
표 3 및 표 4의 결과를 종합적으로 고려해볼 때, 인터포저(200)의 제1 방향 길이(a)에 대한 비아 홀(210, 220)의 제1 방향 길이(P)의 비율이 0.18 초과 0.29 미만의 범위를 만족함과 동시에, 인터포저(200)의 제2 방향 길이(b)에 대한 비아 홀(210, 220)의 제2 방향 길이(Q)의 비율이 0.56 초과 0.89 미만의 범위를 만족할 때, 어쿠스틱 노이즈의 저감 효과가 보다 현저하게 나타날 수 있다.
따라서, 본 발명의 일 실시예에 따른 전자 부품(101)은, 비아 홀(210, 220)의 제1 및 제2 방향에 대한 길이(P, Q)가 각각 0.2a<P<0.29a, 0.6b<Q<0.89b를 만족하는 것을 특징으로 할 수 있다.
표 5 및 표 6은 인터포저(200)의 제1 및 제2 방향에 대한 길이(a, b)와, 적층형 커패시터(100)의 제1 및 제2 방향에 대한 최대 길이(A, B)에 따른 전자 부품(101)의 어쿠스틱 노이즈의 크기를 나타낸다.
먼저, 표 5에 사용된 적층형 커패시터(100)는 1608 사이즈에 그 최대 높이(T)가 800μm인 커패시터에 해당하며, 따라서 적층형 커패시터(100)의 제1 방향에 대한 최대 길이(A)가 1600μm이고, 제2 방향에 대한 최대 길이(B)가 800μm에 해당하는 실험 예이다. 또한, 각 실험 예에서 인터포저(200)의 최대 높이(t)를 200μm로, 비아 홀(210, 220)의 제1 방향에 대한 길이(P)를 400μm로, 제2 방향에 대한 길이(Q)를 600μm로 일치시켰다.
| 실험 예 | 인터포저 길이(a) (μm) | 인터포저 폭(b) (μm) | 길이 차이(A-a) (μm) | 폭 차이(B-b) (μm) | A/N (dB) |
| 1 | 1600 | 800 | 0 | 0 | 40 |
| 2 | 1700 | 900 | 100 | 100 | 37 |
| 3 | 1800 | 1000 | 200 | 200 | 36 |
| 4 | 1900 | 1100 | 300 | 300 | 36 |
표 5를 참조하면, 인터포저(200)의 최대 높이(t)가 동일한 조건 하에서, 인터포저(200)의 제1 및 제2 방향에 대한 길이(a, b)가 증가할수록, 어쿠스틱 노이즈의 측정 크기가 감소한 것으로 확인된다. 특히, 실험 예 2에서 가장 큰 어쿠스틱 노이즈의 감소율을 보여주고 있다.
그리고, 이와 같이 인터포저(200)가 적층형 커패시터(100)보다 길이 및 폭 방향으로 더 길게 형성됨으로써, 전자 부품(101)을 인쇄회로기판(500)에 실장 시 솔더(610, 620)가 적층형 커패시터(100)가 배치된 높이까지 연결되지 못하도록 차단할 수 있다.
다만, 인터포저(200)의 제1 및 제2 방향에 대한 길이(a, b)가 너무 크게 형성되면, 인쇄회로기판(500)에 실장 시 전자 부품(101)이 차지하는 면적이 넓어지는 단점이 있다.
따라서, 적층형 커패시터(100) 및 인터포저(200)의 제1 방향에 대한 길이의 차(A-a)와, 제2 방향에 대한 길이의 차(B-b)가 각각 0 초과 200μm 미만의 범위를 만족할 때, 어쿠스틱 노이즈의 저감 효과가 가장 큰 변화율로 나타나면서, 전자 부품(101)이 차지하는 면적이 보다 작게 유지될 수 있다는 것을 알 수 있다.
다음, 표 6에 사용된 적층형 커패시터(100)는 1005 사이즈에 그 최대 높이(T)가 500μm인 커패시터에 해당하며, 따라서 적층형 커패시터(100)의 제1 방향에 대한 최대 길이(A)가 1000μm이고, 제2 방향에 대한 최대 길이(B)가 500μm에 해당하는 실험 예이다. 또한, 각 실험 예에서 인터포저(200)의 최대 높이(t)를 120μm로, 비아 홀(210, 220)의 제1 방향에 대한 길이(P)를 250μm로, 제2 방향에 대한 길이(Q)를 350μm로 일치시켰다.
| 실험 예 | 인터포저 길이(a) (μm) | 인터포저 폭(b) (μm) | 길이 차이(A-a) (μm) | 폭 차이(B-b) (μm) | A/N (dB) |
| 1 | 1000 | 500 | 0 | 0 | 30 |
| 2 | 1050 | 550 | 50 | 50 | 28 |
| 3 | 1100 | 600 | 100 | 100 | 27.5 |
| 4 | 1200 | 700 | 200 | 200 | 27 |
표 6을 참조하면, 인터포저(200)의 최대 높이(t)가 동일한 조건 하에서, 인터포저(200)의 제1 및 제2 방향에 대한 길이(a, b)가 증가할수록, 어쿠스틱 노이즈의 측정 크기가 감소한 것으로 확인된다.
다만, 인터포저(200)의 제1 및 제2 방향에 대한 길이(a, b)가 너무 크게 형성되면, 인쇄회로기판(500)에 실장 시 전자 부품(101)이 차지하는 면적이 넓어지는 단점이 있다.
따라서, 적층형 커패시터(100) 및 인터포저(200)의 제1 방향에 대한 길이의 차(A-a)와, 제2 방향에 대한 길이의 차(B-b)가 각각 0 초과 200μm 미만의 범위를 만족할 때, 어쿠스틱 노이즈의 저감 효과가 효과적으로 나타나면서, 전자 부품(101)이 차지하는 면적이 보다 작게 유지될 수 있다는 것을 알 수 있다.
표 5 및 표 6의 결과를 종합적으로 고려해볼 때, 적층형 커패시터(100)의 제1 방향 최대 길이(A)에 대한 인터포저(200)의 제1 방향의 길이 (a)가, A<a<A+200μm를 만족할 때, 전자 부품(101)이 인쇄회로기판(500)에서 차지하는 면적이 크게 증가되지 않으면서, 어쿠스틱 노이즈가 효과적으로 저감되는 것을 알 수 있다.
또한, 적층형 커패시터(100)의 제2 방향 최대 길이(B)에 대한 인터포저(200)의 제2 방향 길이(b)가, B<b<B+200μm를 만족할 때, 전자 부품(101)이 인쇄회로기판(500)에서 차지하는 면적이 크게 증가되지 않으면서, 어쿠스틱 노이즈가 효과적으로 저감되는 것을 알 수 있다.
따라서, 본 발명의 일 실시예에 따른 전자 부품(101)은, 인터포저(200)의 제1 및 제2 방향에 대한 길이(a, b)가 각각 A<a<A+200μm, B<b<B+200μm를 만족하는 것을 특징으로 할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
101: 전자 부품
110: 바디
111: 유전체층
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 머리부
131b, 132b: 밴드부
200: 인터포저
210, 220: 비아 홀
230: 인터포저 바디
310, 320: 도전성 접합층
410, 420: 비아 전극
500: 인쇄회로기판
510, 520: 전극 패드
610, 620: 솔더
1000: 전자 부품의 실장 기판
101: 전자 부품
110: 바디
111: 유전체층
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 머리부
131b, 132b: 밴드부
200: 인터포저
210, 220: 비아 홀
230: 인터포저 바디
310, 320: 도전성 접합층
410, 420: 비아 전극
500: 인쇄회로기판
510, 520: 전극 패드
610, 620: 솔더
1000: 전자 부품의 실장 기판
Claims (16)
- 커패시터 바디와, 상기 커패시터 바디의 제1 방향 양 단에 각각 배치되는 한 쌍의 외부 전극을 포함하는 적층형 커패시터; 및
상기 적층형 커패시터의 하부에 배치되며, 인터포저 바디와, 상기 인터포저 바디를 관통하는 한 쌍의 비아 홀과, 상기 비아 홀 내부에 배치되어 상기 한 쌍의 외부 전극과 각각 연결되는 한 쌍의 비아 전극을 포함하는 인터포저; 를 포함하고,
상기 적층형 커패시터의 최대 높이를 T로, 상기 인터포저의 최대 높이를 t로 정의할 때, t가 0.24T≤t≤0.3T를 만족하는
전자 부품.
- 제1항에 있어서,
상기 비아 전극의 상하면은 상기 인터포저 바디의 상하면과 각각 동일한 평면을 이루도록 형성되는
전자 부품.
- 제1항에 있어서,
상기 인터포저 및 한 쌍의 비아 홀은 각각 직육면체의 형상을 갖는
전자 부품.
- 제1항에 있어서,
상기 커패시터 바디는, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 상기 제1 방향과 수직한 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 상기 제1 및 제2 방향과 수직한 제3 방향으로 대향하는 제5 및 제6 면을 포함하고, 복수의 유전체층 및 상기 유전체층을 사이에 두고 상기 제3 방향으로 번갈아 배치되는 복수의 내부 전극을 포함하는
전자 부품.
- 제4항에 있어서,
상기 인터포저의 상기 제1 및 제2 방향에 대한 길이를 각각 a와 b로, 상기 비아 홀의 상기 제1 및 제2 방향에 대한 길이를 각각 P와 Q로 정의할 때,
상기 P와 Q가 각각 0.2a<P<0.29a, 0.6b<Q<0.89b를 만족하는
전자 부품.
- 제5항에 있어서,
상기 인터포저의 상기 제1 및 제2 방향에 대한 길이를 각각 a와 b로, 상기 적층형 커패시터의 상기 제1 및 제2 방향에 대한 최대 길이를 각각 A와 B로 정의할 때,
상기 a와 b가 각각 A<a<A+200μm, B<b<B+200μm를 만족하는
전자 부품.
- 제5항에 있어서,
상기 비아 홀은, 상기 인터포저 바디의 상기 제1 방향 양 단 및 상기 제2 방향 양 단으로부터 각각 50μm 이상의 거리만큼 이격 배치되는
전자 부품.
- 제1항에 있어서,
상기 적층형 커패시터 및 상기 인터포저 사이에 배치되는 도전성 접합층을 더 포함하는
전자 부품.
- 제8항에 있어서,
상기 한 쌍의 외부 전극은,
상기 커패시터 바디의 상기 제1 방향 양 단면에 각각 배치되는 머리부; 및
상기 머리부에서 상기 커패시터 바디의 하부면의 일부까지 연장되는 밴드부; 를 각각 포함하고,
상기 도전성 접합층은, 상기 한 쌍의 외부 전극의 밴드부 및 상기 한 쌍의 비아 전극의 상면 사이에 각각 배치되는 한 쌍의 도전성 접합층을 포함하는
전자 부품.
- 커패시터 바디와, 상기 커패시터 바디의 제1 방향 양 단에 각각 배치되는 한 쌍의 외부 전극을 포함하는 적층형 커패시터; 및
상기 적층형 커패시터의 하부에 배치되며, 인터포저 바디와, 상기 인터포저 바디를 관통하는 한 쌍의 비아 홀과, 상기 비아 홀 내부에 배치되어 상기 한 쌍의 외부 전극과 각각 연결되는 한 쌍의 비아 전극을 포함하는 인터포저; 를 포함하고,
상기 인터포저의 상기 제1 방향에 대한 길이 및 상기 제1 방향과 동일 높이에서 수직한 제2 방향에 대한 길이를 각각 a와 b로, 상기 비아 홀의 상기 제1 및 제2 방향에 대한 길이를 각각 P와 Q로 정의할 때,
상기 P와 Q가 각각 0.2a<P<0.29a, 0.6b<Q<0.89b를 만족하는
전자 부품.
- 제10항에 있어서,
상기 비아 전극의 상하면은 상기 인터포저 바디의 상하면과 각각 동일한 평면을 이루도록 형성되는
전자 부품.
- 제10항에 있어서,
상기 인터포저 및 한 쌍의 비아 홀은 각각 직육면체의 형상을 갖는
전자 부품.
- 제10항에 있어서,
상기 적층형 커패시터의 상기 제1 및 제2 방향에 대한 최대 길이를 각각 A와 B로 정의할 때,
상기 a와 b가 각각 A<a<A+200μm, B<b<B+200μm를 만족하는
전자 부품.
- 제13항에 있어서,
상기 비아 홀은, 상기 인터포저 바디의 상기 제1 방향 양 단 및 상기 제2 방향 양 단으로부터 각각 50μm 이상의 거리만큼 이격 배치되는
전자 부품.
- 제14항에 있어서,
상기 적층형 커패시터 및 상기 인터포저 사이에 배치되는 도전성 접합층을 더 포함하는
전자 부품.
- 제15항에 있어서,
상기 한 쌍의 외부 전극은,
상기 커패시터 바디의 상기 제1 방향 양 단면에 각각 배치되는 머리부; 및
상기 머리부에서 상기 커패시터 바디의 하부면의 일부까지 연장되는 밴드부; 를 각각 포함하고,
상기 도전성 접합층은, 상기 한 쌍의 외부 전극의 밴드부 및 상기 한 쌍의 비아 전극의 상면 사이에 각각 배치되는 한 쌍의 도전성 접합층을 포함하는
전자 부품.
Priority Applications (3)
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|---|---|---|---|
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|---|---|---|---|
| KR1020200159048A KR20220071663A (ko) | 2020-11-24 | 2020-11-24 | 전자 부품 및 그 실장 기판 |
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|---|---|
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| JP2015023209A (ja) | 2013-07-22 | 2015-02-02 | 太陽誘電株式会社 | インターポーザ付き積層セラミックコンデンサ、及び積層セラミックコンデンサ用インターポーザ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015023209A (ja) | 2013-07-22 | 2015-02-02 | 太陽誘電株式会社 | インターポーザ付き積層セラミックコンデンサ、及び積層セラミックコンデンサ用インターポーザ |
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