KR20160139409A - 적층 세라믹 전자 부품 및 그 실장 기판 - Google Patents

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Abstract

본 발명은, 적층 세라믹 커패시터의 상이한 전극과 각각 접속되되 상기 적층 세라믹 커패시터의 실장 면과 이격되게 제1 및 제2 메탈 프레임이 배치되고, 상기 적층 세라믹 커패시터의 실장 반대 면에 절연층이 배치되는 적층 세라믹 전자 부품 및 그 실장 기판을 제공한다.

Description

적층 세라믹 전자 부품 및 그 실장 기판{MULTI-LAYERED CERAMIC ELECTRONIC COMPONENT AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층 세라믹 전자 부품 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다.
이러한 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.
이때, 상기 유전체층은 압전성을 갖기 때문에, 상기 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 세라믹 바디의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
이러한 진동은 상기 적층 세라믹 커패시터의 외부 전극 및 상기 외부 전극과 기판을 연결하는 솔더를 통해 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
더욱이, 근래의 전자 기기는 기구 부품의 정음화가 진행되고 있어서, 위와 같이 적층 세라믹 커패시터가 발생시키는 어쿠스틱 노이즈가 보다 두드러지게 나타날 수 있다.
이러한 어쿠스틱 노이즈 장애는 기기의 동작 환경이 조용한 경우, 사용자가 어쿠스틱 노이즈를 기기의 고장으로 파악할 수 있다.
또한, 음성 회로를 가진 기기에서는 음성 출력에 어쿠스틱 노이즈가 중첩되면서 기기의 품질이 저하되는 문제점이 발생될 수 있다.
한편, 상기의 어쿠스틱 노이즈를 감소시키기 위한 기술로서, 적층 세라믹 커패시터에 메탈 프레임을 결합한 구조가 개시되어 있다.
그러나, 메탈 프레임이 결합된 적층 칩 전자 부품은 기판에 실장시 마운터 흡입 노출을 사용하는 과정에서 상기 마운터 흡입 노즐의 선단이 메탈 프레임에 접촉하면서 노즐 통기공으로 흡입에어가 빠져나가게 되고, 이에 적층 칩 전자 부품을 커리어 테이프로부터 정확하게 흡착하지 못하는 경우가 발생하여 실장 효율이 저하되는 문제가 있다.
일본공개특허 제2004-266110호
본 발명의 목적은, 어쿠스틱 노이즈를 저감하며, 전자 부품을 기판에 실장시 실장 효율이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 부품 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 적층 세라믹 커패시터의 상이한 전극과 각각 접속되되 상기 적층 세라믹 커패시터의 실장 면과 이격되게 제1 및 제2 메탈 프레임이 배치되고, 상기 적층 세라믹 커패시터의 실장 반대 면에 절연층이 배치되는 적층 세라믹 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 메탈 프레임은 상기 적층 세라믹 커패시터의 길이 방향의 양 면에 각각 접속될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 메탈 프레임은 상기 적층 세라믹 커패시터의 실장 반대 면에 접속될 수 있고, 길이 방향으로 서로 이격되게 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 절연층은 상기 제1 및 제2 메탈 프레임 사이에 배치될 수 있고, 상기 절연층과 상기 제1 및 제2 메탈 프레임이 평평한 면을 이룰 수 있다.
본 발명의 일 실시 예에서, 상기 절연층이 상기 적층 세라믹 커패시터의 실장 반대 면과 상기 제1 및 제2 메탈 프레임의 실장 반대 면을 덮어 평평한 면을 이룰 수 있다.
본 발명의 다른 측면은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치된 제1 및 제2 내부 전극을 포함하는 세라믹 바디, 및 상기 제1 및 제2 내부 전극이 상기 세라믹 바디 외부로 노출된 부분과 각각 접속되는 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터; 상기 제1 및 제2 외부 전극과 각각 접속되되, 상기 적층 세라믹 커패시터의 실장 면과 이격되게 배치되는 제1 및 제2 메탈 프레임; 및 상기 세라믹 바디의 실장 반대 면에 배치되는 절연층; 을 포함하는 적층 세라믹 전자 부품을 제공한다.
본 발명의 일 실시 형태에 따르면, 메탈 프레임의 탄성력이 세라믹 바디의 외부 전극을 통해 전달되는 진동을 흡수하여 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
또한, 적층 세라믹 전자 부품의 실장 반대 면이 절연층으로 인해 평탄화됨으로써 마운터 흡입 노즐의 흡착 실수가 저감되어 적층 세라믹 전자 부품을 기판에 실장시 실장 효율이 저하되는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1의 분리사시도이다.
도 3은 도 1의 측면도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품에서 내부 전극 배치 구조의 일 실시 형태를 개략적으로 나타낸 분리도이다.
도 5는 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품에서 내부 전극 배치 구조의 다른 실시 형태를 개략적으로 나타낸 분리도이다.
도 6은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품에 마운터 흡입 노즐 접촉시 작용을 나타낸 측면도이다.
도 7은 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품을 나타낸 사시도이다.
도 8은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 전자 부품을 나타낸 측면도이다.
도 9는 도 8에서 절연층을 제거한 측면도이다.
도 10은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 전자 부품을 나타낸 측면도이다.
도 11은 도 10에서 절연층을 제거한 측면도이다.
도 12는 도 10에 적용되는 적층 세라믹 커패시터의 사시도이다.
도 13은 도 12에 적용되는 적층 세라믹 커패시터의 내부 전극 배치 구조의 일 실시 형태를 개략적으로 나타낸 분리도이다.
도 14는 도 10의 적층 세라믹 전자 부품에서 절연층의 다른 실시 형태를 나타낸 측면도이다.
도 15는 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품의 실장 기판을 나타낸 측면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타낸 사시도이고, 도 2는 도 1의 분리사시도이고, 도 3은 도 1의 측면도이다.
도 1 내지 도 3을 참조하면, 본 실시 형태에 따른 적층 세라믹 전자 부품(100)은, 세라믹 바디(110)와 제1 및 제2 외부 전극(131, 132)을 포함하는 적층 세라믹 커패시터, 제1 및 제2 메탈 프레임(141, 142) 및 절연층(161)을 포함한다.
본 실시 형태에서, 세라믹 바디(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것이다.
이때, 세라믹 바디(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.
또한, 세라믹 바디(110)는 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 실시 형태를 명확하게 설명하기 위해 세라믹 바디(110)의 육면체 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 이때 하측을 실장 방향으로 상측은 실장 반대 방향으로 정의하기로 한다.
또한, 세라믹 바디(110) 최상부의 내부 전극의 상부 및 최하부의 내부 전극의 하부에 필요시 소정 두께의 커버층이 배치될 수 있다.
이때, 상기 커버층은 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 세라믹 바디(110)의 상하 면에 적어도 1개 이상 적층하여 형성될 수 있다.
유전체층(111)은 1 층의 두께를 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다. 또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 중 적어도 하나를 사용할 수 있다.
도 4에 도시된 바와 같이, 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 두께 방향으로 적층된 다음, 소성에 의하여 하나의 유전체층(111)을 사이에 두고 세라믹 바디(110) 내부에 번갈아 배치된다.
이러한 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)의 적층 방향에 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 및 제2 내부 전극(121, 122)은 그 일단이 세라믹 바디(110)의 길이 방향의 을 통하여 각각 노출된다.
이렇게 세라믹 바디(110)의 길이 방향의 양 면을 통해 번갈아 노출된 제1 및 제2 내부 전극(121, 122)의 단부는 세라믹 바디(110)의 길이 방향의 양 면에서 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 도전성 메탈로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층 세라믹 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 오버랩된 면적과 비례하게 된다.
한편, 본 실시 예에서는, 제1 및 제2 내부 전극(121, 122)을 실장 면에 대해 수평인 세라믹 바디(110)의 두께 방향으로 적층한 수평 적층 타입으로 도시하여 설명하고 있으나, 본 발명은 이에 한정되지 않는다.
예컨대, 도 5에 도시된 바와 같이, 본 발명의 적층 세라믹 전자 부품은, 유전체층(111)과 제1 및 제2 내부 전극(121', 122')을 실장 면에 대해 수직인 세라믹 바디(110)의 폭 방향으로 적층한 수직 적층 타입으로 구성할 수 있다.
제1 및 제2 외부 전극(131, 132)은 양호한 전기 특성을 가지면서 우수한 내히트사이클성과 내습성 등의 고신뢰성을 제공하기 위해, 구리(Cu)를 포함하는 외부 전극용 도전성 페이스트의 소성에 의하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 바디부(131a, 132a)와, 제1 및 제2 밴드부(131b, 132b)를 각각 포함한다.
제1 및 제2 바디부(131a, 132a)는 세라믹 바디(110)의 길이 방향의 양 면을 각각 덮으며, 제1 및 제2 내부 전극(121, 122)의 노출된 단부와 각각 접속되어 전기적으로 연결되는 부분이다.
제1 및 제2 밴드부(131b, 132b)는 제1 및 제2 바디부(131a, 132a)로부터 세라믹 바디(110)의 실장 반대 면의 일부를 덮도록 각각 연장되게 형성된 부분이다.
이때, 제1 및 제2 밴드부(131b, 132b)는 필요시 세라믹 바디(110) 실장 면 및 폭 방향의 양 면의 일부까지 연장되게 형성될 수 있다. 이 경우, 제1 및 제2 외부 전극(131, 132)의 고착강도가 향상되는 등의 효과를 기대할 수 있다.
한편, 제1 및 제2 외부 전극(131, 132) 상에는 도금층(미도시)이 형성될 수 있다.
상기 도금층은 일 예로서, 제1 및 제2 외부 전극(131, 132) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
본 실시 형태에서, 제1 및 제2 메탈 프레임(141, 142)은 대체로 ‘ㄷ’ 자 형상으로 이루어질 수 있다.
제1 및 제2 메탈 프레임(141, 142)은, 제1 및 제2 밴드부(131b, 132b)의 하측에 배치되며 기판에 실장시 단자 역할을 하는 제1 및 제2 단자부(141b, 142b)와, 제1 및 제2 단자부(141b, 142b)와 세라믹 바디(110)를 사이에 두고 상하로 마주보게 배치되며 제1 및 제2 밴드부(131b, 132b)의 상면과 각각 접속되어 전기적으로 연결되는 제1 및 제2 수평부(141c, 142c)와, 제1 및 제2 수평부(141c, 142c)와 제1 및 제2 단자부(141b, 142b)를 각각 연결하는 제1 및 제2 수직부(141a, 142a)를 포함할 수 있다.
또한, 제1 및 제2 단자부(141b, 142b)는 기판 실장시 솔더와의 접촉성이 우수하도록 필요시 니켈/주석 또는 니켈/금 도금 등의 표면처리가 이루어질 수 있다.
이때, 제1 및 제2 수평부(141b, 142b)는 제1 및 제2 밴드부(131b, 132b)의 하면에서 이격되게 배치될 수 있다.
또한, 제1 및 제2 수직 지지부(141a, 142a)는 제1 및 제2 바디부(131a, 132a)에서 이격되게 배치될 수 있다.
따라서, 제1 및 제2 메탈 프레임(141, 142)은 제1 및 제2 외부 전극(131, 132)과는 제1 및 제2 수평부(141c, 142c)와 제1 및 제2 밴드부(131b 132b)의 상면만 서로 접합된 구조이므로, 외부 전극의 진동을 전달시키는 면적이 줄어들어 어쿠스틱 노이즈를 더 감소시킬 수 있게 된다.
또한, 제1 및 제2 메탈 프레임(141, 142)은 탄성력에 의해 실장된 기판의 변형에 의한 기계적 응력을 흡수하고, 상기 기계적 응력이 세라믹 바디(110)로 전달되는 것을 저감시켜 세라믹 바디(110)에서 발생하는 크랙 등의 결함이나 손상을 방지할 수 있으므로 신뢰성 향상 효과를 기대할 수 있다.
또한, 본 실시 형태에 따르면, 제1 및 제2 메탈 프레임(141, 142)의 제1 및 제2 단자부(141b, 142b)와 제1 및 제2 밴드부(131b, 132b)의 하면 사이의 간격을 최소로 설정하더라도 제1 및 제2 메탈 프레임(141, 142)에 의해 충분한 탄성력을 얻을 수 있으므로, 종래의 단자부와 적층 세라믹 커패시터 사이의 간격이 큰 메탈 프레임 제품에 비해 전자 부품의 높이를 줄일 수 있다.
한편, 제1 및 제2 메탈 프레임(141, 142) 상에는 필요시 도금층(미도시)이 형성될 수 있다.
상기 도금층은 일 예로서, 제1 및 제2 메탈 프레임(141, 142) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
상기 도금층은 다른 예로서, 제1 및 제2 메탈 프레임(141, 142) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 금(Au) 도금층을 포함할 수 있다.
절연층(161)은 적층 세라믹 전자 부품의 실장 반대 면에 평평한 면을 제공하는 것으로서, 본 실시 형태에서는, 세라믹 바디(110)의 상면에서 제1 및 제2 수평부(141c, 142c) 사이에 배치되어 제1 및 제2 수평부(141c, 142c)의 상면과 절연층(161)의 상면이 하나의 평평한 면을 이루도록 구성될 수 있다.
이때, 절연층(161)은 예컨대 에폭시 수지와 같은 열경화성 수지로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)의 상면과 제1 및 제2 메탈 프레임(141, 142)의 제1 및 제2 수평부(141c, 142c)의 하면 사이에 제1 및 제2 도전성 접착층(151, 152)이 배치될 수 있다.
제1 및 제2 도전성 접착층(151, 152)은 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 메탈 프레임(141, 142)의 접합 강도를 향상시키는 역할을 하며, 예컨대 고온 솔더 또는 도전성 페이스트를 도포한 후 경화시킴으로써 형성할 수 있다.
도 6은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품에 마운터 흡입 노즐 접촉시 상태를 나타낸 측면도이다.
종래에는 메탈 프레임이 결합된 적층 칩 전자 부품을 기판에 실장시 마운터 흡입 노즐을 사용하는 과정에서 상기 마운터 흡입 노즐의 선단이 메탈 프레임에 접촉하면서 노즐 통기공으로 흡입에어가 빠져나가게 되며, 이에 적층 칩 전자 부품을 커리어 테이프로부터 정확하게 흡착하지 못하는 경우가 발생하여 실장 효율이 저하되는 문제가 있다.
도 6을 참조하면, 본 실시 형태에서는, 적층 세라믹 전자 부품을 기판에 실장하기 위해 마운터 흡입 노즐(300)이 접촉하는 적층 세라믹 전자 부품(100)의 상면이 절연층(161)으로 인해 평평한 면으로 이루어지게 됨으로써 흡입 노즐(300)의 흡입 압력이 저하될 가능성이 현저히 낮아 종래의 경우와 같은 흡착 실수가 방지되므로 적층 세라믹 전자 부품(100)을 기판에 실장시 실장 효율을 향상시킬 수 있다. 여기서, 도면부호 310은 노즐을 도면부호 311은 흡입공을 나타낸다.
도 7은 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품을 나타낸 사시도이다.
여기서, 적층 세라믹 커패시터 및 제1 및 제2 메탈 프레임(141, 142)의 구조는 앞서 설명한 실시 형태와 유사하므로 이에 대한 상세한 설명은 생략하고, 절연층(162)에 대해 중점적으로 설명한다.
도 7을 참조하면, 본 실시 형태의 적층 세라믹 전자 부품(100)은, 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)의 상면에 제1 및 제2 메탈 프레임(141, 142)의 제1 및 제2 수평부(141c, 142c)의 하면이 접속된다.
그리고, 절연층(162)은 세라믹 바디(110)의 실장 반대 면 및 제1 및 제2 수평부(141c, 142c)의 상단부와 제1 및 제2 수평부(141c, 142c) 사이에 개방된 세라믹 바디(110)의 상면 전체를 커버하여 적층 세라믹 전자 부품의 실장 반대 면(상부 면)을 하나의 평평한 면으로 제공하는 역할을 할 수 있다.
도 8은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 전자 부품을 나타낸 측면도이고, 도 9는 도 8에서 절연층을 제거한 측면도이다.
여기서, 세라믹 바디(110), 및 제1 및 제2 외부 전극(131, 132)의 구조는 앞서 설명한 실시 형태와 유사하므로 이에 대한 상세한 설명은 생략하고, 제1 및 제2 메탈 프레임(143, 144), 및 절연층(162)에 대해 중점적으로 설명한다.
도 8은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 전자 부품을 나타낸 측면도이고, 도 9는 도 8에서 절연층을 제거한 측면도이다.
도 8 및 도 9를 참조하면, 본 실시 형태의 적층 세라믹 전자 부품은, 제1 및 제2 메탈 프레임(143, 144)이 세라믹 바디(110)의 하측에 배치되는 제1 및 제2 단자부(143b, 144b), 및 제1 및 제2 단자부(143b, 144b)의 단부에서 수직으로 연장되는 제1 및 제2 수직부(143a, 144a)를 포함한다.
제1 및 제2 단자부(143b, 144b)는 제1 및 제2 밴드부(131b, 132ba)의 하측에 배치되며 기판에 실장시 단자 역할을 할 수 있다.
제1 및 제2 수직부(143a, 144a)는 제1 및 제2 바디부(131a, 132a)와 각각 접속되어 제1 및 제2 메탈 프레임을 제1 및 제2 외부 전극과 각각 전기적으로 연결하는 역할을 할 수 있다.
이때, 제1 및 제2 바디부(131a, 132a)와 제1 및 제2 수직부(143a, 144a) 사이에는 접합강도를 향상시킬 수 있도록 제1 및 제2 도전성 접착층(153, 154)이 각각 배치될 수 있다.
그리고, 적층 세라믹 커패시터의 상측에는 절연층(162)이 배치된다.
절연층(162)은 제1 및 제2 수직부(143a, 144a)의 상단부와, 세라믹 바디(110)의 상면 전체를 커버하여 적층 세라믹 전자 부품의 실장 반대 면(상면)을 하나의 평평한 면으로 제공하는 역할을 할 수 있다.
도 10은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 전자 부품을 나타낸 측면도이고, 도 11은 도 10에서 절연층을 제거한 측면도이고, 도 12는 도 10에 적용되는 적층 세라믹 커패시터의 사시도이고, 도 13은 도 12에 적용되는 적층 세라믹 커패시터의 내부 전극 배치 구조의 일 실시 형태를 개략적으로 나타낸 분리도이다.
여기서, 제1 및 제2 메탈 프레임(141, 142)의 구조는 앞서 설명한 실시 형태와 유사하므로 이에 대한 상세한 설명은 생략한다.
도 10 내지 도 13을 참조하면, 본 실시 형태의 적층 세라믹 전자 부품은, 제1 및 제2 외부 전극(133, 135)이 세라믹 바디(110)의 상면에 길이 방향으로 서로 이격되게 배치된다.
그리고, 제1 내부 전극(123)은 제1 용량부(123a)에서 세라믹 바디(110)의 상면을 통해 노출되도록 연장되게 형성되는 제1 리드부(123b)를 가지며, 제2 내부 전극(124)은 제1 용량부(123a)와 오버랩되는 제2 용량부(124a)에서 세라믹 바디(110)의 상면을 통해 노출되도록 연장되게 형성되는 제2 리드부(124b)를 가진다.
이때, 제1 및 제2 리드부(123b, 124b)는 길이 방향으로 서로 이격되게 배치되며, 제1 및 제2 외부 전극(133, 135)과 각각 접속되어 전기적으로 연결된다.
한편, 세라믹 바디(110)의 하면에는 필요시 제1 및 제2 외부 전극(133, 135)과 두께 방향으로 각각 마주보게 제3 및 제4 외부 전극(134, 136)이 배치될 수 있다.
그리고, 제1 내부 전극(123)은 제1 용량부(123a)에서 세라믹 바디(110)의 하면을 통해 노출되도록 연장되게 형성되는 제3 리드부(123c)를 가지며, 제2 내부 전극(124)은 제1 용량부(123a)와 오버랩되는 제2 용량부(124a)에서 세라믹 바디(110)의 하면을 통해 노출되도록 연장되게 형성되는 제4 리드부(124c)를 가진다.
이때, 제3 및 제4 리드부(123c, 124c)는 길이 방향으로 서로 이격되게 배치되며, 제3 및 제4 외부 전극(134, 136)과 각각 접속되어 전기적으로 연결된다.
이때, 제1 내지 제4 외부 전극(133, 135, 134, 136)은 고착강도를 높이기 위해 세라믹 바디(110)의 상면 또는 하면에서 세라믹 바디(110)의 폭 방향의 양 면의 일부까지 각각 연장되게 형성될 수 있다.
그리고, 제1 및 제2 메탈 프레임(141, 142)은, 제1 및 제2 단자부(141b, 142b)가 제3 및 제4 외부 전극(134, 136)으로부터 이격되게 배치되고, 제1 및 제2 수평부(141c, 142c)는 제1 및 제2 외부 전극(133, 135)에 각각 접속되어 전기적으로 연결된다.
이때, 제1 및 제2 수평부(141c, 142c)와 제1 및 제2 외부 전극(133, 135) 사이에는 고착강도를 높이기 위해 제1 및 제2 도전성 접착층(151, 152)이 각각 배치될 수 있다.
그리고, 적층 세라믹 커패시터의 상면에 절연층(161)이 배치된다.
절연층(161)은 세라믹 바디(110)의 상면에서 제1 및 제2 메탈 프레임(141, 142)의 제1 및 제2 수평부(141c, 142c) 사이에 배치되어 제1 및 제2 수평부(141c, 142c)의 상면과 절연층(161)의 상면이 하나의 평평한 면을 이룰 수 있다.
한편, 도 14에 도시된 바와 같이, 절연층(162)은 다른 예로서 세라믹 바디(110)의 상면과 제1 및 제2 수평부(141c, 142c)를 덮어하나의 평평한 면을 이룰 수 있다.
도 15는 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품의 실장 기판을 나타낸 측면도이다.
도 15를 참조하면, 본 실시 형태에 따른 적층 세라믹 전자 부품(100)의 실장 기판(200)은 적층 세라믹 전자 부품(100)이 실장되는 기판(210), 및 기판(210)의 상면에 길이 방향으로 서로 이격되게 배치된 제1 및 제2 전극 패드(211, 212)를 포함한다.
이때, 적층 세라믹 전자 부품(100)은 세라믹 바디(110)의 하면에 배치된 제1 및 제2 메탈 프레임(141, 142)의 제1 및 제2 단자부(141b, 142b)가 각각 기판(210)의 제1 및 제2 전극 패드(211, 212) 위에 접속되게 위치한 상태에서 솔더(221, 222)에 의해 접합되어 서로 전기적으로 연결될 수 있다.
위와 같이 적층 세라믹 전자 부품(100)이 기판(210)에 실장된 상태에서 제1 및 제2 메탈 프레임(141, 142)을 통해 적층 세라믹 커패시터의 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 바디(110)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 세라믹 바디(110)의 두께 방향의 팽창/수축과는 반대로 수축/팽창을 하게 된다.
이러한 세라믹 바디(110)의 팽창과 수축은 진동을 발생시키게 되고, 상기 진동은 외부 전극을 통해 기판(210)에 전달되어 기판(210)으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.
본 실시 형태에 따르면, 적층 세라믹 커패시터의 제1 및 제2 외부 전극(131, 132)을 통해 기판으로 전달되는 상기의 압전 진동은 제1 및 제2 메탈 프레임(141, 142)의 탄성을 이용하여 흡수되며, 기판(210)의 휨 등에 의해 발생되는 기계적 응력도 제1 및 제2 메탈 프레임(141, 142)이 흡수함으로써, 제품의 어쿠스틱 노이즈를 저감시킬 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터
110 ; 세라믹 바디
111 ; 유전체층
121, 121' ; 제1 내부 전극
122, 122' ; 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극
141, 143 ; 제1 메탈 프레임
142, 144 ; 제2 메탈 프레임
151, 153 ; 제1 도전성 접착층
152, 154 ; 제2 도전성 접착층
161 , 162 ; 절연층
200 ; 실장 기판
210 ; 기판
211, 212 ; 전극 패드
221, 222 ; 솔더

Claims (26)

  1. 적층 세라믹 커패시터의 상이한 전극과 각각 접속되되 상기 적층 세라믹 커패시터의 실장 면과 이격되게 제1 및 제2 메탈 프레임이 배치되고,
    상기 적층 세라믹 커패시터의 실장 반대 면에 절연층이 배치되는 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 제1 및 제2 메탈 프레임이 상기 적층 세라믹 커패시터의 길이 방향의 양 면에 각각 접속되는 적층 세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 제1 및 제2 메탈 프레임은, 상기 적층 세라믹 커패시터의 실장 반대 면에 접속되고, 길이 방향으로 서로 이격되게 배치되는 적층 세라믹 전자 부품.
  4. 제3항에 있어서,
    상기 절연층이 상기 제1 및 제2 메탈 프레임 사이에 배치되며, 상기 절연층과 상기 제1 및 제2 메탈 프레임이 평평한 면을 이루는 적층 세라믹 전자 부품.
  5. 제1항에 있어서,
    상기 절연층이 상기 적층 세라믹 커패시터의 실장 반대 면과 상기 제1 및 제2 메탈 프레임의 실장 반대 면을 덮어 평평한 면을 이루는 적층 세라믹 전자 부품.
  6. 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치된 제1 및 제2 내부 전극을 포함하는 세라믹 바디, 및 상기 제1 및 제2 내부 전극이 상기 세라믹 바디 외부로 노출된 부분과 각각 접속되는 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터;
    상기 제1 및 제2 외부 전극과 각각 접속되되, 상기 적층 세라믹 커패시터의 실장 면과 이격되게 배치되는 제1 및 제2 메탈 프레임; 및
    상기 세라믹 바디의 실장 반대 면에 배치되는 절연층; 을 포함하는 적층 세라믹 전자 부품.
  7. 제6항에 있어서,
    상기 제1 및 제2 내부 전극이 상기 세라믹 바디의 길이 방향의 양 면을 통해 각각 노출되고,
    상기 제1 및 제2 외부 전극이 상기 세라믹 바디의 길이 방향의 양 면에 형성되는 적층 세라믹 전자 부품.
  8. 제7항에 있어서,
    상기 제1 및 제2 메탈 프레임은,
    상기 세라믹 바디의 실장 면 측에 배치되는 제1 및 제2 단자부; 및
    상기 제1 및 제2 단자부의 단부에서 각각 수직으로 연장되며, 상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 수직부; 를 각각 포함하는 적층 세라믹 전자 부품.
  9. 제8항에 있어서,
    상기 절연층이 상기 세라믹 바디의 실장 반대 면과 상기 제1 및 제2 수직부의 단부를 덮어 평평한 면을 이루는 적층 세라믹 전자 부품.
  10. 제7항에 있어서,
    상기 제1 및 제2 외부 전극은,
    상기 세라믹 바디의 길이 방향의 양 면에 형성되는 제1 및 제2 바디부; 및 상기 제1 및 제2 바디부에서 상기 세라믹 바디의 실장 반대 면의 일부까지 연장되게 형성되는 제1 및 제2 밴드부; 를 각각 포함하는 적층 세라믹 전자 부품.
  11. 제10항에 있어서,
    상기 제1 및 제2 메탈 프레임은,
    상기 세라믹 바디의 실장 면 측에 배치되는 제1 및 제2 단자부;
    상기 제1 및 제2 단자부와 상기 세라믹 바디를 사이에 두고 마주보게 배치되며, 상기 제1 및 제2 밴드부와 각각 접속되는 제1 및 제2 수평부; 및
    상기 제1 및 제2 단자부와 상기 제1 및 제2 수평부를 각각 연결하는 제1 및 제2 수직부; 를 각각 포함하는 적층 세라믹 전자 부품.
  12. 제11항에 있어서,
    상기 제1 및 제2 수직부가 상기 제1 및 제2 외부 전극의 제1 및 제2 바디부와 이격되게 배치되는 적층 세라믹 전자 부품.
  13. 제11항에 있어서,
    상기 절연층이 상기 제1 및 제2 수평부 사이에 배치되고, 상기 절연층과 상기 제1 및 제2 수평부이 평평한 면을 이루는 적층 세라믹 전자 부품.
  14. 제11항에 있어서,
    상기 절연층이 상기 세라믹 바디의 실장 반대 면과 상기 제1 및 제2 수평부를 덮어 평평한 면을 이루는 적층 세라믹 전자 부품.
  15. 제6항에 있어서,
    상기 제1 내부 전극은 상기 세라믹 바디의 실장 반대 면을 통해 노출되는 제1 리드부를 가지고,
    상기 제2 내부 전극은 상기 세라믹 바디의 실장 반대 면을 통해 노출되되 상기 제1 리드부와 이격되게 배치되는 제2 리드부를 가지며,
    상기 제1 및 제2 외부 전극이 상기 세라믹 바디의 실장 반대 면에 상기 제1 및 제2 리드부와 각각 접속되도록 형성되는 적층 세라믹 전자 부품.
  16. 제15항에 있어서,
    상기 제1 및 제2 외부 전극이 상기 세라믹 바디의 폭 방향의 양 면의 일부까지 각각 연장되게 형성되는 적층 세라믹 전자 부품.
  17. 제15항에 있어서,
    상기 제1 및 제2 메탈 프레임은,
    상기 세라믹 바디의 실장 면 측에 배치되는 제1 및 제2 단자부;
    상기 제1 및 제2 단자부와 상기 세라믹 바디를 사이에 두고 마주보게 배치되며, 상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 수평부; 및
    상기 제1 및 제2 단자부와 상기 제1 및 제2 수평부를 각각 연결하는 제1 및 제2 수직부; 를 각각 포함하는 적층 세라믹 전자 부품.
  18. 제17항에 있어서,
    상기 제1 및 제2 수직부가 상기 세라믹 바디와 이격되게 배치되는 적층 세라믹 전자 부품.
  19. 제17항에 있어서,
    상기 절연층이 상기 제1 및 제2 수평부 사이에 배치되고, 상기 절연층과 상기 제1 및 제2 수평부이 평평한 면을 이루는 적층 세라믹 전자 부품.
  20. 제17항에 있어서,
    상기 절연층이 상기 세라믹 바디의 실장 반대 면과 상기 제1 및 제2 수평부를 덮어 평평한 면을 이루는 적층 세라믹 전자 부품.
  21. 제15항에 있어서,
    상기 제1 및 제2 내부 전극은 상기 세라믹 바디의 실장 면을 통해 노출되는 제3 및 제4 리드부를 더 포함하며,
    상기 세라믹 바디의 실장 면에는 상기 제3 및 제4 리드부와 각각 접속되도록 제3 및 제4 외부 전극이 배치되는 적층 세라믹 전자 부품.
  22. 제21항에 있어서,
    상기 제3 및 제4 외부 전극이 상기 세라믹 바디의 폭 방향의 양 면의 일부까지 각각 연장되게 형성되는 적층 세라믹 전자 부품.
  23. 제6항에 있어서,
    상기 제1 및 제2 외부 전극과 상기 제1 및 제2 메탈 프레임 사이에 제1 및 제2 도전성 접착층이 배치되는 적층 세라믹 전자 부품.
  24. 제6항에 있어서,
    상기 유전체층이 상기 적층 세라믹 커패시터의 실장 면에 대해 수평으로 적층되는 적층 세라믹 전자 부품.
  25. 제6항에 있어서,
    상기 유전체층이 상기 적층 세라믹 커패시터의 실장 면에 대해 수직으로 적층되는 적층 세라믹 전자 부품.
  26. 상부에 복수의 전극 패드를 갖는 기판; 및
    상기 전극 패드 상에 제1 및 제2 메탈 프레임이 각각 접속되어 실장되는 제1항 내지 제25항 중 어느 한 항의 적층 세라믹 전자 부품; 을 포함하는 적층 세라믹 전자 부품의 실장 기판.
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