KR20160016492A - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents
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Abstract
본 발명은, 길이 방향의 측면에 형성된 전면부와, 상기 전면부로부터 연장되어 둘레 면의 일부를 덮는 밴드부를 포함하는 외부 전극을 포함하는 세라믹 본체의 양 단부에 결합되는 단자 전극을 포함하며, 상기 단자 전극은 상기 밴드부의 상면과 접합되는 상부 수평부와, 상기 밴드부의 하측에 배치되는 하부 수평부와, 상기 상부 및 하부 수평부의 단부를 연결하는 수직 지지부를 포함하며, 상기 밴드부의 상면과 상기 상부 수평부는 도전성 접착층으로 연결되어 서로 접속되는 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.
Description
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다.
이러한 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.
이때, 상기 유전체층은 압전성을 갖기 때문에, 상기 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 세라믹 본체의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
이러한 진동은 상기 적층 세라믹 커패시터의 외부 전극 및 상기 외부 전극과 기판을 연결하는 솔더를 통해 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
더욱이, 근래의 전자 기기는 기구 부품의 정음화가 진행되고 있어서, 위와 같이 적층 세라믹 커패시터가 발생시키는 어쿠스틱 노이즈가 보다 두드러지게 나타날 수 있다.
이러한 어쿠스틱 노이즈 장애는 기기의 동작 환경이 조용한 경우, 사용자가 어쿠스틱 노이즈를 기기의 고장으로 파악할 수 있다.
또한, 음성 회로를 가진 기기에서는 음성 출력에 어쿠스틱 노이즈가 중첩되면서 기기의 품질이 저하되는 문제점이 발생될 수 있다.
본 발명의 목적은, 어쿠스틱 노이즈가 저감된 적층 세라믹 커패시터 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 길이 방향의 측면에 형성된 전면부와, 상기 전면부로부터 연장되어 둘레 면의 일부를 덮는 밴드부를 포함하는 외부 전극을 포함하는 세라믹 본체의 양 단부에 결합되는 단자 전극을 포함하며, 상기 단자 전극은 상기 밴드부의 상면과 접합되는 상부 수평부와, 상기 밴드부의 하측에 배치되는 하부 수평부와, 상기 상부 및 하부 수평부의 단부를 연결하는 수직 지지부를 포함하며, 상기 밴드부의 상면과 상기 상부 수평부는 도전성 접착층으로 연결되어 서로 접속되는 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 외부 전극의 밴드부의 상면과 접합되도록 배치되는 단자 전극의 탄성력이 세라믹 본체의 외부 전극을 통해 전달되는 진동을 흡수하여 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 적층 세라믹 커패시터에서 도전성 접착층을 제거하여 나타낸 사시도이다.
도 3은 도 1의 적층 세라믹 커패시터에서 도전성 접착층을 제거하여 나타낸 분해사시도이다.
도 4는 도 1의 A-A'선 단면도이다.
도 5는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 배치 구조를 개략적으로 나타낸 정면도이다.
도 6은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 7은 도 6의 B-B'선 단면도이다.
도 8은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 배치 구조를 개략적으로 나타낸 정면도이다.
도 9는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터 중에서 단자 전극의 다른 실시 예를 나타낸 사시도이다.
도 10은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터 중에서 단자 전극의 또 다른 실시 예를 나타낸 사시도이다.
도 11은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터 중에서 단자 전극의 또 다른 실시 예를 나타낸 사시도이다.
도 12는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 측단면도이다.
도 13은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 측단면도이다.
도 2는 도 1의 적층 세라믹 커패시터에서 도전성 접착층을 제거하여 나타낸 사시도이다.
도 3은 도 1의 적층 세라믹 커패시터에서 도전성 접착층을 제거하여 나타낸 분해사시도이다.
도 4는 도 1의 A-A'선 단면도이다.
도 5는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 배치 구조를 개략적으로 나타낸 정면도이다.
도 6은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 7은 도 6의 B-B'선 단면도이다.
도 8은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 배치 구조를 개략적으로 나타낸 정면도이다.
도 9는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터 중에서 단자 전극의 다른 실시 예를 나타낸 사시도이다.
도 10은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터 중에서 단자 전극의 또 다른 실시 예를 나타낸 사시도이다.
도 11은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터 중에서 단자 전극의 또 다른 실시 예를 나타낸 사시도이다.
도 12는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 측단면도이다.
도 13은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 측단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 적층 세라믹 커패시터에서 도전성 접착층을 제거하여 나타낸 사시도이고, 도 3은 도 1의 적층 세라믹 커패시터에서 도전성 접착층을 제거하여 나타낸 사시도이고, 도 4는 도 1의 A-A'선 단면도이고, 도 5는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 배치 구조를 개략적으로 나타낸 정면도이다.
도 1 내지 도 5를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는, 세라믹 본체(110), 복수의 제1 및 제2 내부 전극(121, 122), 제1 및 제2 외부 전극(131, 132), 제1 및 제2 단자 전극(141, 142), 및 제1 및 제2 도전성 접착층(151, 152)을 포함한다.
세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것이다.
이때, 세라믹 본체(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.
또한, 세라믹 본체(110)는 욱면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 실시 형태에서는 설명의 편의를 위해, 세라믹 본체(110)의 유전체층(111)이 적층되는 상하 방향의 서로 대향하는 두께 방향의 면을 상하 면으로 정의하며, 그 중에서 하면을 실장 면으로 정의하기로 한다.
또한, 세라믹 본체(110)는 그 치수에 특별히 제한은 없으나, 예를 들어 1.6 mm × 0.8 mm 등의 크기로 구성하여 고용량의 적층 세라믹 커패시터(100)를 구성할 수 있다.
또한, 세라믹 본체(110) 최상부의 내부 전극의 상부 및 최하부의 내부 전극의 하부에 필요시 소정 두께의 커버층(112, 113)이 배치될 수 있다.
이때, 커버층(112, 113)은 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 세라믹 본체(110)의 상하 면에 적어도 1개 이상 적층하여 형성될 수 있다.
유전체층(111)은 1 층의 두께를 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 유전체층(111) 1 층의 두께는 소성 후 1.0 ㎛ 정도가 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1 -xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등을 사용할 수 있다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 적층된 다음, 소성에 의하여 하나의 유전체층(111)을 사이에 두고 세라믹 본체(110) 내부에 번갈아 배치된다.
이러한 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)의 적층 방향에 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 및 제2 내부 전극(121, 122)은 그 일단이 세라믹 본체(110)의 길이 방향의 제1 및 제2 측면을 통하여 각각 노출된다.
이렇게 세라믹 본체(110)의 양 단면을 통해 번갈아 노출된 제1 및 제2 내부 전극(121, 122)의 단부는 세라믹 본체(110)의 양 단면에서 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층 세라믹 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 오버랩된 면적과 비례하게 된다.
한편, 본 실시 예에서는, 제1 및 제2 내부 전극(121, 122)을 세라믹 본체(110)의 두께 방향으로 적층한 수평 적층 타입의 적층 세라믹 커패시터로 도시하여 설명하고 있으나, 본 발명은 이에 한정되지 않으며, 필요시 수직 적층 타입의 적층 세라믹 커패시터에도 적용이 가능하다.
제1 및 제2 외부 전극(131, 132)은 양호한 전기 특성을 가지면서 우수한 내히트사이클성과 내습성 등의 고신뢰성을 제공하기 위해, 구리(Cu)를 포함하는 외부 전극용 도전성 페이스트의 소성에 의하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 전면부(131a, 132a)와, 제1 및 제2 밴드부(131b, 132b)를 각각 포함한다.
제1 및 제2 전면부(131a, 132a)는 세라믹 본체(110)의 길이 방향의 양 측면을 각각 덮으며, 제1 및 제2 내부 전극(121, 122)의 노출된 단부와 각각 접속되어 전기적으로 연결되는 부분이다.
제1 및 제2 밴드부(131b, 132b)는 제1 및 제2 전면부(131a, 132a)로부터 세라믹 본체(110)의 둘레 면의 일부를 덮도록 각각 연장되게 형성된 부분이다.
한편, 제1 및 제2 외부 전극(131, 132) 상에는 도금층(미도시)이 형성될 수 있다.
상기 도금층은 일 예로서, 제1 및 제2 외부 전극(131, 132) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
제1 및 제2 단자 전극(141, 142)은 ?? 자 형상으로 이루어지며, 제1 및 제2 밴드부(131b, 132b)의 상면과 각각 접합되는 제1 및 제2 상부 수평부(141c, 142c)와, 제1 및 제2 밴드부(131b, 132b)의 하측에 배치되는 제1 및 제2 하부 수평부(141b, 142b)와, 제1 및 제2 상부 수평부(141c, 142c)와 제1 및 제2 하부 수평부(141b, 142b)의 단부를 각각 연결하는 제1 및 제2 수직 지지부(141a, 142a)를 포함한다.
이때, 제1 및 제2 상부 수평부(141c, 142c)의 길이는 제1 및 제2 밴드부(131b, 132b)의 상면 길이에 비해 짧게 형성될 수 있다.
또한, 제1 및 제2 상부 수평부(141c, 142c)는 세라믹 본체(110)의 폭 방향으로 양측에 홈부를 더 가질 수 있다.
따라서, 제1 및 제2 상부 수평부(141c, 142c)는 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)의 상면과의 접촉 면적이 작아져 제1 및 제2 외부 전극(131, 132)으로부터 전달되는 진동의 양을 줄일 수 있다.
또한, 제1 및 제2 하부 수평부(141b, 142)는 기판 실장시 솔더와의 접촉성이 우수하도록 필요시 니켈/주석 또는 니켈/금 도금 등의 표면처리가 이루어질 수 있다.
또한, 제1 및 제2 수평부(141b, 142b)는 제1 및 제2 밴드부(131b, 132b)의 하면에 밀착되게 배치될 수 있다.
또한, 제1 및 제2 수직 지지부(141a, 142a)는 제1 및 제2 전면부(131a, 132a)에 밀착되게 배치될 수 있다.
이 경우 제1 및 제2 단자 전극(141, 142)은 제1 및 제2 외부 전극(131, 132)과는 제1 및 제2 상부 수평부(141c, 142c)와 제1 및 제2 밴드부(131b 132b)의 상면만 서로 접합하게 되므로, 어쿠스틱 노이즈가 더 줄어들게 된다.
또한, 제1 및 제2 단자 전극(141, 142)은 탄성력에 의해 실장 기판이 변형되는 것에 의해 발생되는 기계적 응력을 흡수하고 세라믹 본체(110)에 도달되는 기계적 응력을 저감하여, 세라믹 본체(110)에서 발생하는 크랙 등의 결함이나 손상을 방지할 수 있어 신뢰성 향상 효과를 기대할 수 있다.
또한, 본 실시 형태에 따르면, 제1 및 제2 단자 전극(141, 142)에 의해 충분한 탄성력을 얻을 수 있어서, 제1 및 제2 단자 전극(141, 142)의 제1 및 제2 하부 수평부(141b, 142b)와 제1 및 제2 밴드부(131b, 132b)의 하면은 서로 접촉되므로 제품의 높이를 보다 줄일 수 있게 된다.
한편, 제1 및 제2 단자 전극(141, 142) 상에는 도금층(미도시)이 형성될 수 있다.
상기 도금층은 일 예로서, 제1 및 제2 단자 전극(141, 142) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
상기 도금층은 다른 예로서, 제1 및 제2 단자 전극(141, 142) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 금(Au) 도금층을 포함할 수 있다.
제1 및 제2 도전성 접착층(151, 152)은 제1 및 제2 밴드부(131b, 132b)의 상면과 제1 및 제2 상부 수평부(141c, 142c)를 연결하도록 배치된다.
이러한 제1 및 제2 도전성 접착층(151, 152)은 예컨대 고온 솔더 또는 도전성 페이스트를 도포한 후 경화시킴으로써 형성할 수 있다.
본 실시 예에 따르면, 제1 및 제2 도전성 접착층(151, 152)은 제1 및 제2 상부 수평부(141c, 142c) 위에서 제1 및 제2 밴드부(131b, 132b)의 상면과 제1 및 제2 상부 수평부(141c, 142c)를 동시에 덮어 서로를 연결하도록 배치되어 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 단자 전극(141, 142)을 전기적으로 접속시킬 수 있다.
또한, 제1 및 제2 도전성 접착층(151, 152)은 전기적 연결성을 높여 신뢰성이 저하되는 것을 방지할 수 있게, 예컨대 제1 및 제2 도전성 접착층(151, 152)의 면적이 제1 및 제2 밴드부(131b, 132b)의 상면의 면적과 대응되게, 서로 동일하거나 거의 동일한 크기로 형성될 수 있다.
도 6은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 7은 도 6의 B-B'선 단면도이다.
여기서, 세라믹 본체(11), 제1 및 제2 외부 전극(31, 32)의 구조는 앞서 일 실시 형태와 유사하므로, 이에 상세한 설명은 생략하고, 제1 및 제2 단자 전극(41, 42)과 제1 및 제2 도전성 접착층(51, 52)에 대해서만 설명하기로 한다.
제1 및 제2 단자 전극(41, 42)은 ?? 자 형상으로 이루어지며, 제1 및 제2 외부 전극(31, 32)의 밴드부의 상면과 각각 접합되는 제1 및 제2 상부 수평부(41c, 42c)와, 제 1 및 제2 외부 전극(31, 32)의 밴드부의 하측에 배치되는 제1 및 제2 하부 수평부(41b, 42b)와, 제1 및 제2 상부 수평부(41c, 42c)와 제1 및 제2 하부 수평부(41b, 42b)의 단부를 각각 연결하는 제1 및 제2 수직 지지부(41a, 42a)를 포함한다.
이때, 제1 및 제2 상부 수평부(41c, 42c)의 길이는 제1 및 제2 외부 전극(31, 32)의 밴드부의 상면 길이와 대응되는 길이로 형성될 수 있다.
또한, 제1 및 제2 수평부(41b, 42b)는 제1 및 제2 외부 전극(31, 32)의 밴드부의 하면으로부터 각각 이격되게 배치될 수 있다.
또한, 제1 및 제2 수직 지지부(41a, 42a)는 제1 및 제2 외부 전극(31, 32)의 전면부로부터 각각 이격되게 배치될 수 있다.
이러한 구조에서, 제1 및 제2 단자 전극(41, 42)은 제1 및 제2 외부 전극(31, 32)과는 제1 및 제2 상부 수평부(41c, 42c)와 제1 및 제2 외부 전극(31, 32)의 밴드부의 상면만 서로 접촉하게 되므로, 어쿠스틱 노이즈가 더욱 줄어들게 된다.
또한, 제1 및 제2 단자 전극(41, 42)은 탄성력에 의해 실장 기판이 변형되는 것에 의해 발생되는 기계적 응력을 흡수하고 세라믹 본체(110)에 도달되는 기계적 응력을 저감하여, 세라믹 본체(110)에서 발생하는 크랙 등의 결함이나 손상을 방지할 수 있어 신뢰성 향상 효과를 기대할 수 있다.
또한, 본 실시 형태에 따르면, 제1 및 제2 단자 전극(41, 42)에 의해 충분한 탄성력을 얻을 수 있어서, 제1 및 제2 단자 전극(41, 42)의 제1 및 제2 하부 수평부(41b, 42b)와 제1 및 제2 외부 전극(31, 32)의 밴드부의 하면이 서로 이격 되는 경우에도 최소한의 간격만을 유지하여 제품의 높이를 보다 줄일 수 있게 된다.
본 실시 예에서, 제1 및 제2 도전성 접착층(51, 52)은 제1 및 제2 상부 수평부(41c, 42c)와 제1 및 제2 외부 전극(31, 32)의 밴드부의 상면 사이에 각각 배치될 수 있다.
또한, 제1 및 제2 도전성 접착층(51, 52)의 면적은 제1 및 제2 외부 전극(31, 32)의 밴드부의 상면의 면적 보다 작게 형성될 수 있다.
이 경우, 제1 및 제2 도전성 접착층(51, 52)이 제1 및 제2 외부 전극(31, 32)과 제1 및 제2 단자 전극(41, 42)을 각각 국부적으로 접합시킴으로써, 제1 및 제2 외부 전극(31, 32)으로부터 제1 및 제2 단자 전극(41, 42)으로 전달되는 진동의 양을 감소시킬 수 있다.
한편, 도 8에 도시된 바와 같이, 본 실시 예에서는, 유전체층(12)에 배치되는 제1 및 제2 내부 전극(21, 22)을 세라믹 본체(11)의 폭 방향으로 적층한 수직 적층 타입의 적층 세라믹 커패시터로 도시하여 설명하고 있으나, 본 발명은 이에 한정되지 않으며, 필요시 수평 적층 타입의 적층 세라믹 커패시터에도 적용이 가능하다.
도 9는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터 중에서 단자 전극의 다른 실시 예를 나타낸 사시도이다.
여기서, 제2 단자 전극은 세라믹 본체(110)에서 제1 단자 전극과 서로 대향되는 면에 배치되는 것이며, 그 구조는 제1 단자 전극과 유사하므로, 이에 상세한 설명은 생략하고, 제1 단자 전극에 대해서만 설명하기로 한다.
도 9를 참조하면, 본 실시 형태의 제1 단자 전극(143)은 상부 수평부(143c)에서 세라믹 본체(110)의 폭 방향으로 중앙에 홈부(143e)가 형성될 수 있다.
이때, 홈부(143e)는 제1 단자 전극(143)과 제1 외부 전극(131)의 제1 밴드부(131b)가 접촉하는 면적을 줄여 제1 외부 전극(131)으로부터 전달되는 진동을 더 감소시킬 수 있다.
또한, 제1 단자 전극(143)의 수직 지지부(143a)에는 세라믹 본체(110)의 폭 방향으로 양측에 홈부(143d)가 형성될 수 있다. 홈부(143d)는 필요시 세라믹 본체(110)의 폭 방향으로 일측에만 형성할 수 있다.
이때, 홈부(143d)는 진동 매개체가 되는 면적을 줄여 제1 외부 전극(131)으로부터 전달되는 진동을 감소시킬 수 있다.
도면 부호 143b는 본 실시 형태의 제1 단자 전극(143)의 하부 수평부를 나타낸다.
도 10은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터 중에서 단자 전극의 다른 실시 예를 나타낸 사시도이다.
여기서, 제2 단자 전극은 세라믹 본체(110)의 제1 단자 전극과 서로 대향되는 면에 배치되는 것이며, 그 구조는 제1 단자 전극과 유사하므로, 이에 상세한 설명은 생략하고, 제1 단자 전극에 대해서만 설명하기로 한다.
도 10을 참조하면, 본 실시 형태의 제1 단자 전극(144)은 상부 수평부(144c)에서 세라믹 본체(110)의 폭 방향으로 중앙에 홈부(144e)를 가질 수 있다.
이때, 홈부(144e)는 제1 단자 전극(144)과 제1 외부 전극(131)의 제1 밴드부(131b)가 접촉하는 면적을 줄여 제1 외부 전극(131)으로부터 전달되는 진동을 감소시킬 수 있다.
또한, 제1 단자 전극(144)의 수직 지지부(144a)에는 중앙에는 홈부(144d)가 형성될 수 있다.
이때, 홈부(144d)는 진동 매개체가 되는 면적을 줄여 제1 외부 전극(131)으로부터 전달되는 진동을 감소시킬 수 있다.
도면 부호 144b는 본 실시 형태의 제1 단자 전극(143)의 하부 수평부를 나타낸다.
도 11은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터 중에서 단자 전극의 다른 실시 예를 나타낸 사시도이다.
여기서, 제2 단자 전극은 세라믹 본체(100)에서 제1 단자 전극과 서로 대향되는 면에 배치되는 것이며, 그 구조는 제1 단자 전극과 유사하므로, 이에 상세한 설명은 생략하고, 제1 단자 전극에 대해서만 설명하기로 한다.
도 11을 참조하면, 본 실시 형태의 제1 단자 전극(145)은 상부 수평부(145c)에서 세라믹 본체(110)의 폭 방향으로 중앙에 홈부(145e)를 가질 수 있다.
이때, 홈부(145e)는 제1 단자 전극(145)과 제1 외부 전극(131)의 제1 밴드부(131b)가 접촉하는 면적을 줄여 제1 외부 전극(131)으로부터 전달되는 진동을 감소시킬 수 있다.
또한, 제1 단자 전극(145)은 제1 수직 지지부(145a)의 양측 단부로부터 세라믹 본체(110)의 폭 방향의 양 측면의 일부까지 연장되게 형성되는 한 쌍의 가이드부(145d)를 가질 수 있다.
가이드부(145d)는 제1 단자 전극(145)을 제1 외부 전극(131)에 배치할 때 위치 정밀도를 높일 수 있다.
도면 부호 145b는 본 실시 형태의 제1 단자 전극(143)의 하부 수평부를 나타낸다.
도 12는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 측단면도이다.
도 12를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판은 적층 세라믹 커패시터(100)가 실장되는 기판(210), 및 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
적층 세라믹 커패시터(100)는 세라믹 본체(110)의 실장 면인 하면에 배치된 제1 및 제2 단자 전극(141, 142)의 제1 및 제2 하부 수평부(141b, 142b)가 각각 기판(210)의 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 기판(210)과 접합되어 전기적으로 연결될 수 있다.
위와 같이 적층 세라믹 커패시터(100)가 기판(210)에 실장된 상태에서 적층 세라믹 커패시터(100)의 양 단부에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 세라믹 본체(110)의 두께 방향의 팽창과 수축과는 반대로 수축과 팽창을 하게 된다.
이러한 수축과 팽창은 진동을 발생시키게 된다. 또한, 상기 진동은 제 1 및 제2 외부 전극(131, 132)으로부터 기판(210)에 전달되고, 이에 기판(210)으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.
본 실시 형태에 따르면, 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)을 통해 기판으로 전달되는 압전 진동을 제1 및 제2 단자 전극(141, 142)의 탄성을 이용하여 흡수하고 기판의 휨 등에 의해 발생되는 기계적 응력을 제1 및 제2 단자 전극(141, 142)이 흡수함으로써 어쿠스틱 노이즈를 저감시킬 수 있다.
도 13은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 측단면도이다.
여기서, 적층 세라믹 커패시터(100)와 기판(210) 간의 결합 구조 및 작용은 앞서 설명한 일 실시 형태와 유사하므로, 이에 상세한 설명은 생략한다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
10, 100 ; 적층 세라믹 커패시터
11, 110 ; 세라믹 본체
12, 111 ; 유전체층
112, 113 ; 커버층
21, 121 ; 제1 내부 전극
22, 122 ; 제2 내부 전극
31, 131 ; 제1 외부 전극
32, 132 ; 제2 외부 전극
131a, 132a ; 제1 및 제2 전면부
131b, 132b ; 제1 및 제2 밴드부
41, 141 ; 제1 단자 전극
42, 142 ; 제2 단자 전극
141a, 142a ; 제1 및 제2 수직 지지부
141b, 142b ; 제1 및 제2 하부 수평부
141c, 142c ; 제1 및 제2 상부 수평부
151, 152 ; 제1 및 제2 도전성 접착층
210 ; 기판
221, 222 ; 제1 및 제2 전극 패드
231, 232 ; 솔더
11, 110 ; 세라믹 본체
12, 111 ; 유전체층
112, 113 ; 커버층
21, 121 ; 제1 내부 전극
22, 122 ; 제2 내부 전극
31, 131 ; 제1 외부 전극
32, 132 ; 제2 외부 전극
131a, 132a ; 제1 및 제2 전면부
131b, 132b ; 제1 및 제2 밴드부
41, 141 ; 제1 단자 전극
42, 142 ; 제2 단자 전극
141a, 142a ; 제1 및 제2 수직 지지부
141b, 142b ; 제1 및 제2 하부 수평부
141c, 142c ; 제1 및 제2 상부 수평부
151, 152 ; 제1 및 제2 도전성 접착층
210 ; 기판
221, 222 ; 제1 및 제2 전극 패드
231, 232 ; 솔더
Claims (28)
- 복수의 유전체층을 포함하는 세라믹 본체;
상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 길이 방향의 양 측면을 통해 번갈아 노출되도록 배치된 복수의 내부 전극;
상기 세라믹 본체의 길이 방향의 측면을 덮으며 상기 내부 전극의 노출된 단부와 접속되는 전면부와, 상기 전면부로부터 연장되어 상기 세라믹 본체의 둘레 면의 일부를 덮는 밴드부를 포함하는 외부 전극;
상기 밴드부의 상면과 접합되는 상부 수평부와, 상기 밴드부의 하측에 배치되는 하부 수평부와, 상기 상부 및 하부 수평부의 단부를 연결하는 수직 지지부를 포함하는 단자 전극; 및
상기 밴드부의 상면과 상기 상부 수평부를 연결하도록 배치되는 도전성 접착층; 을 포함하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 상부 수평부의 길이는 상기 밴드부의 상면 길이에 비해 짧게 형성되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 상부 수평부의 길이는 상기 밴드부의 상면 길이와 대응되는 길이로 형성되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 상부 수평부는 양측에 홈부가 형성되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 상부 수평부는 중앙에 홈부가 형성되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 하부 수평부는 상기 밴드부의 하면으로부터 이격되게 배치되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 수직 지지부는 상기 외부 전극의 전면부로부터 이격되게 배치되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 수직 지지부는 양측에 홈부가 형성되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 수직 지지부는 중앙에 홈부가 형성되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 단자 전극은 상기 수직 지지부로부터 상기 세라믹 본체의 폭 방향의 양 측면의 일부까지 연장되게 형성되는 가이드부를 더 포함하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 도전성 접착층이 상기 단자 전극의 상부 수평부 및 상기 밴드부의 상면을 동시에 덮도록 배치되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 도전성 접착층이 상기 단자 전극의 상부 수평부와 상기 밴드부 사이에 배치되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 도전성 접착층의 면적이 상기 밴드부의 상면의 면적과 대응되게 형성되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 도전성 접착층의 면적이 상기 밴드부의 상면의 면적 보다 작게 형성되는 적층 세라믹 커패시터.
- 상부에 한 쌍의 전극 패드를 갖는 기판; 및
상기 기판 상에 설치된 적층 세라믹 커패시터; 를 포함하며,
상기 적층 세라믹 커패시터는,
복수의 유전체층을 포함하는 세라믹 본체;
상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 길이 방향의 양 측면을 통해 번갈아 노출되도록 배치된 복수의 내부 전극;
상기 세라믹 본체의 길이 방향의 측면을 덮으며 상기 내부 전극의 노출된 단부와 접속되는 전면부와, 상기 전면부로부터 연장되어 상기 세라믹 본체의 둘레 면의 일부를 덮는 밴드부를 포함하는 외부 전극;
상기 밴드부의 상면과 접합되는 상부 수평부와, 상기 밴드부의 하측에 배치되며 상기 전극 패드와 접속되는 하부 수평부와, 상기 상부 및 하부 수평부의 단부를 연결하는 수직 지지부를 포함하는 단자 전극; 및
상기 밴드부의 상면과 상기 상부 수평부를 연결하도록 배치되는 도전성 접착층; 을 포함하는 적층 세라믹 커패시터의 실장 기판.
- 제15항에 있어서,
상기 상부 수평부의 길이는 상기 밴드부의 상면 길이에 비해 짧게 형성되는 적층 세라믹 커패시터의 실장 기판.
- 제15항에 있어서,
상기 상부 수평부의 길이는 상기 밴드부의 상면 길이와 대응되는 길이로 형성되는 적층 세라믹 커패시터의 실장 기판.
- 제15항에 있어서,
상기 상부 수평부는 양측에 홈부가 형성되는 적층 세라믹 커패시터의 실장 기판.
- 제15항에 있어서,
상기 상부 수평부는 중앙에 홈부가 형성되는 적층 세라믹 커패시터의 실장 기판. - 제15항에 있어서,
상기 하부 수평부는 상기 밴드부의 하면으로부터 이격되게 배치되는 적층 세라믹 커패시터의 실장 기판.
- 제15항에 있어서,
상기 수직 지지부는 상기 외부 전극의 전면부로부터 이격되게 배치되는 적층 세라믹 커패시터의 실장 기판.
- 제15항에 있어서,
상기 수직 지지부는 양측에 홈부가 형성되는 적층 세라믹 커패시터의 실장 기판.
- 제15항에 있어서,
상기 수직 지지부는 중앙에 홈부가 형성되는 적층 세라믹 커패시터의 실장 기판.
- 제15항에 있어서,
상기 단자 전극은 상기 수직 지지부로부터 상기 세라믹 본체의 폭 방향의 양 측면의 일부까지 연장되게 형성되는 가이드부를 더 포함하는 적층 세라믹 커패시터의 실장 기판.
- 제15항에 있어서,
상기 도전성 접착층이 상기 단자 전극의 상부 수평부 및 상기 밴드부의 상면을 동시에 덮도록 배치되는 적층 세라믹 커패시터의 실장 기판.
- 제15항에 있어서,
상기 도전성 접착층이 상기 단자 전극의 상부 수평부와 상기 밴드부 사이에 배치되는 적층 세라믹 커패시터의 실장 기판.
- 제15항에 있어서,
상기 도전성 접착층의 면적이 상기 밴드부의 상면의 면적과 대응되게 형성되는 적층 세라믹 커패시터의 실장 기판.
- 제15항에 있어서,
상기 도전성 접착층의 면적이 상기 밴드부의 상면의 면적 보다 작게 형성되는 적층 세라믹 커패시터의 실장 기판.
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