KR20150133002A - 적층 세라믹 커패시터, 적층 세라믹 커패시터 어셈블리 및 그 실장 기판 - Google Patents

적층 세라믹 커패시터, 적층 세라믹 커패시터 어셈블리 및 그 실장 기판 Download PDF

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KR20150133002A
KR20150133002A KR1020140059730A KR20140059730A KR20150133002A KR 20150133002 A KR20150133002 A KR 20150133002A KR 1020140059730 A KR1020140059730 A KR 1020140059730A KR 20140059730 A KR20140059730 A KR 20140059730A KR 20150133002 A KR20150133002 A KR 20150133002A
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Abstract

본 발명은, 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체; 상기 세라믹 본체의 양 측면에 서로 대향되게 배치되며, 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 한 쌍의 제1 외부 전극; 상기 제1 외부 전극과 이격된 위치에서 상기 세라믹 본체의 양 측면에 서로 대향되게 배치되며, 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 한 쌍의 제2 외부 전극; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 서로 대향되게 배치되며, 상기 세라믹 본체의 양 측면을 통해 노출되어 상기 한 쌍의 제1 외부 전극과 접속된 한 쌍의 제1 리드부를 갖는 복수의 제1 내부 전극 및 상기 세라믹 본체의 양 측면을 통해 노출되어 상기 한 쌍의 제2 외부 전극과 접속된 한 쌍의 제2 리드부를 갖는 복수의 제2 내부 전극; 및 상기 세라믹 본체의 실장 면을 지지하는 지지부와, 상기 지지부에서 상기 세라믹 본체의 양측 폭 방향으로 각각 연장되게 형성되며 한 쌍의 제1 및 제2 외부 전극에 각각 접속된 한 쌍의 접속부를 각각 포함하는 제1 및 제2 단자 전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터, 적층 세라믹 커패시터 어셈블리 및 그 실장 기판{MULTI-LAYERED CERAMIC CAPACITOR, MULTI-LAYERED CERAMIC CAPACITOR ASSEMBLY AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층 세라믹 커패시터, 적층 세라믹 커패시터 어셈블리 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다.
이러한 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.
이때, 상기 유전체층은 압전성을 갖기 때문에, 상기 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 세라믹 본체의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
이러한 진동은 상기 적층 세라믹 커패시터의 외부 전극 및 상기 외부 전극과 기판을 연결하는 솔더를 통해 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
한편, 상기 외부 전극과 기판을 연결하는 솔더는 세라믹 본체의 폭 방향의 양 측면 또는 길이 방향의 양 단면에서 상기 외부 전극의 표면을 따라 일정한 높이로 경사지게 형성된다.
이때, 상기 솔더의 부피 및 높이가 커질수록 상기 적층 세라믹 커패시터의 진동이 상기 기판으로 보다 용이하게 전달되어 발생되는 어쿠스틱 노이즈가 심화되는 문제점이 있었다.
국내공개특허 제2009-0117686호
최근 전자 기기는 부품의 저소음화로 인해 이러한 적층 세라믹 커패시터에서 발생되는 어쿠스틱 노이즈가 보다 두드러지게 나타날 수 있다.
당 기술 분야에서는, 적층 세라믹 커패시터의 어쿠스틱 노이즈를 효과적으로 저감시킬 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체; 상기 세라믹 본체의 양 측면에 서로 대향되게 배치되며, 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 한 쌍의 제1 외부 전극; 상기 제1 외부 전극과 이격된 위치에서 상기 세라믹 본체의 양 측면에 서로 대향되게 배치되며, 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 한 쌍의 제2 외부 전극; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 서로 대향되게 배치되며, 상기 세라믹 본체의 양 측면을 통해 노출되어 상기 한 쌍의 제1 외부 전극과 접속된 한 쌍의 제1 리드부를 갖는 복수의 제1 내부 전극, 및 상기 세라믹 본체의 양 측면을 통해 노출되어 상기 한 쌍의 제2 외부 전극과 접속된 한 쌍의 제2 리드부를 갖는 복수의 제2 내부 전극; 및 상기 세라믹 본체의 실장 면을 지지하는 지지부와, 상기 지지부에서 상기 세라믹 본체의 양측 폭 방향으로 각각 연장되게 형성되며 한 쌍의 제1 및 제2 외부 전극에 각각 접속된 한 쌍의 접속부를 포함하는 제1 및 제2 단자 전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 형태에 따르면, 세라믹 본체의 실장 면에 단자 전극을 형성하여, 적층 세라믹 커패시터를 기판에 실장할 때 상기 단자 전극이 상기 외부 전극에서 상기 기판으로 전달되는 진동을 흡수함으로써, 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터에서 제1 및 제2 단자 전극을 분리하여 개략적으로 나타낸 분해사시도이다.
도 3은 본 발명의 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.
도 4는 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 5는 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터에서 제1 및 제2 단자 전극을 분리하여 개략적으로 나타낸 분해사시도이다.
도 6은 본 발명의 제3 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 7은 본 발명의 제3 실시 형태에 따른 적층 세라믹 커패시터에서 제1 및 제2 단자 전극을 분리하여 개략적으로 나타낸 분해사시도이다.
도 8은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터 어셈블리를 개략적으로 나타낸 사시도이다.
도 9는 도 8의 적층 세라믹 커패시터 어셈블리의 제1 및 제2 단자 전극을 나타낸 사시도이다.
도 10은 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 측단면도이다.
도 11은 본 발명의 제4 실시 형태에 따른 적층 세라믹 커패시터를 나타낸 사시도이다.
도 12는 도 11의 분해사시도이다.
도 13은 도 11의 적층 세라믹 커패시터에서 제1 및 제2 내부 전극의 구조를 나타낸 분해사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
도 1은 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터에서 제1 및 제2 단자 전극을 분리하여 개략적으로 나타낸 분해사시도이고, 도 3은 본 발명의 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.
도 1 내지 도 3을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110), 한 쌍의 제1 외부 전극(131, 132), 한 쌍의 제2 외부 전극(133, 134), 복수의 제1 및 제2 내부 전극(121, 122), 및 제1 및 제2 단자 전극(161, 162)을 포함한다.
세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것이다.
이때, 세라믹 본체(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.
세라믹 본체(110)는 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 실시 형태에서는 설명의 편의를 위해, 세라믹 본체(110)의 유전체층(111)이 적층되는 두께 방향의 서로 대향하는 면을 상하 면으로, 상기 상하 면을 연결하는 세라믹 본체(110)의 길이 방향의 면을 양 단면으로, 상기 양 단면과 수직으로 교차하며 서로 대향하는 폭 방향의 면을 양 측면으로 정의하기로 한다.
또한, 세라믹 본체(110)는 그 치수에 특별히 제한은 없으나, 예를 들어 2.0 mm(L) × 1.2 mm(W) 등의 크기로 구성하여 고용량의 적층 세라믹 커패시터(100)를 구성할 수 있다.
또한, 세라믹 본체(110)의 최외곽면인 상하 면에는 필요시 소정 두께의 커버층(미도시)이 형성될 수 있다.
유전체층(111)은 1 층의 두께를 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.
또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1 -xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 중 적어도 하나 이상이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등을 사용할 수 있다.
한 쌍의 제1 외부 전극(131, 132)은 세라믹 본체(110)의 양 측면에 서로 대향되게 형성되며, 세라믹 본체(110)의 실장 면의 일부까지 각각 연장되게 형성된다.
한 쌍의 제2 외부 전극(133, 134)은 세라믹 본체(110)의 길이 방향을 따라 제1 외부 전극(131, 132)과 이격된 위치에서 세라믹 본체(110)의 양 측면에 서로 대향되게 형성되며, 세라믹 본체(110)의 실장 면의 일부까지 각각 연장되게 형성된다.
제1 및 제2 외부 전극(131-134)은 양호한 전기 특성을 가지면서 우수한 내히트사이클성과 내습성 등의 고신뢰성을 제공하기 위해, 구리(Cu)를 포함하는 외부 전극용 도전성 페이스트의 소성에 의하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 외부 전극(131-134)은 필요시 세라믹 본체(110)의 실장 반대 면의 일부까지 연장되게 형성될 수 있다.
또한, 제1 및 제2 외부 전극(131-134)은 필요시 그 표면을 도금 처리하여 도금층을 형성할 수 있다.
이때, 상기 도금층은 제1 및 제2 외부 전극(131-134) 상에 니켈(Ni)을 도금하여 형성된 니켈 도금층과, 상기 니켈 도금층 위에 주석(Sn)을 도금하여 형성된 주석 도금층을 포함할 수 있다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 적층된 다음, 소성에 의하여 하나의 유전체층(111)을 사이에 두고 세라믹 본체(110) 내부에 번갈아 배치된다.
이러한 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111)의 적층 방향에 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 내부 전극(121)은 세라믹 본체(110)의 양 측면을 통해 노출되어 한 쌍의 제1 외부 전극(131, 132)과 각각 접속된 한 쌍의 제1 리드부(121a, 121b)를 가질 수 있다.
제2 내부 전극(122)은 세라믹 본체(110)의 양 측면을 통해 노출되어 한 쌍의 제2 외부 전극(133, 134)과 각각 접속된 한 쌍의 제2 리드부(122a, 122b)를 가질 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131-134)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층 세라믹 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 오버랩된 면적과 비례하게 된다.
본 실시 형태에서는 제1 리드부(121, 121b)와 제2 리드부(122a, 122b) 간의 거리가 짧고 제1 및 제2 외부 전극이 각 한 쌍으로 세라믹 본체(110)의 측면에 구성되므로, 전류 패스(current path)가 짧아 적층 세라믹 커패시터(100)의 ESR(등가직렬저항: Equivalent Series Resistance)을 저감시킬 수 있다. 이렇게 ESR이 저감되면 리플 전류(ripple current)에 의한 자기발열이 감소하여 신뢰성이 향상되며, 상기 리플 전류의 허용치도 높일 수 있다.
제1 단자 전극(161)은 세라믹 본체(110)의 하면이 지지되는 제1 지지부(161a)와 한 쌍의 제1 접속부(161b, 161c)를 포함할 수 있다.
제1 접속부(161b, 161c)는 제1 지지부(161a)에서 세라믹 본체(110)의 양측 폭 방향으로 각각 연장되게 형성되며, 한 쌍의 제1 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결된다.
이때, 한 쌍의 제1 접속부(161b, 161c)는 세라믹 본체(110)의 양 측면의 일부까지 각각 연장되게 형성될 수 있다. 이에 제1 단자 전극(161)과 제1 외부 전극(131, 132) 간의 전기적 연결성을 향상시킬 수 있다.
또한, 제1 단자 전극(161)은 제1 지지부(161a)에서 세라믹 본체(110)의 일 단면 방향으로 연장되게 제1 가이드부(161d)가 형성될 수 있다.
이때, 제1 가이드부(161d)는 세라믹 본체(110)의 일 단면의 일부까지 연장되게 형성될 수 있다.
제1 가이드부(161d)는 제1 단자 전극(161)을 세라믹 본체(110)에 부착시 제1 접속부(161b, 161c)와 제1 외부 전극(131, 132)이 어긋나지 않고 서로 대응되는 위치에 결합될 수 있도록 제1 단자 전극(161)의 부착되는 위치를 가이드 하는 역할을 할 수 있다.
제2 단자 전극(162)은 세라믹 본체(110)의 하면이 지지되는 제2 지지부(162a)와 한 쌍의 제2 접속부(162b, 162c)를 포함할 수 있다.
제2 접속부(162b, 162c)는 제2 지지부(162a)에서 세라믹 본체(110)의 양측 폭 방향으로 각각 연장되게 형성되며, 한 쌍의 제2 외부 전극(133, 134)과 각각 접속되어 전기적으로 연결된다.
이때, 한 쌍의 제2 접속부(162b, 162c)는 세라믹 본체(110)의 양 측면의 일부까지 각각 연장되게 형성될 수 있다. 이에 제2 단자 전극(162)과 제2 외부 전극(133, 134) 간의 전기적 연결성을 향상시킬 수 있다.
또한, 제2 단자 전극(162)은 제2 지지부(162a)에서 세라믹 본체(110)의 일 단면 방향으로 연장되게 제2 가이드부(162d)가 형성될 수 있다.
이때, 제2 가이드부(162d)는 세라믹 본체(110)의 일 단면의 일부까지 연장되게 형성될 수 있다.
제2 가이드부(162d)는 제2 단자 전극(162)을 세라믹 본체(110)에 부착시 제2 접속부(162b, 162c)와 제2 외부 전극(133, 134)이 어긋나지 않고 서로 대응되는 위치에서 결합될 수 있도록 제2 단자 전극(162)의 부착되는 위치를 가이드 하는 역할을 할 수 있다.
한편, 제1 및 제2 외부 전극(131-134)과 제1 및 제2 단자 전극(161, 162)의 제1 및 제2 지지부(161a, 162a) 사이에는 필요시 도전성 페이스트로 이루어진 제1 및 제2 도전성 접착층(미도시) 또는 고온 납땜부(미도시)가 형성될 수 있다.
본 실시 형태에 따르면, 제1 및 제2 단자 전극(161, 162)이 제1 및 제2 외부 전극(131-134)을 통해 기판으로 전달되는 적층 세라믹 커패시터(100)의 진동의 양을 완화하기 때문에 어쿠스틱 노이즈를 저감시킬 수 있다.
또한, 외부로부터 전달되는 기계적인 스트레스를 제1 및 제2 단자 전극(161, 162)이 흡수하여, 적층 세라믹 커패시터(100) 내부에 크랙이 발생하는 것을 방지할 수 있다.
또한, 제1 및 제2 단자 전극(161, 162)은 필요시 그 표면을 도금 처리하여 도금층을 형성할 수 있다.
이때, 상기 도금층에 의해 제1 및 제2 단자 전극(161, 162)를 기판에 실장할 때 솔더링이 더 효율적으로 이루어질 수 있다.
이때, 상기 도금층은 제1 및 제2 단자 전극(161, 162) 상에 니켈(Ni)을 도금하여 형성된 니켈 도금층과, 상기 니켈 도금층 위에 주석(Sn)을 도금하여 형성된 주석 도금층을 포함할 수 있다.
도 4는 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 5는 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터에서 제1 및 제2 단자 전극을 분리하여 개략적으로 나타낸 분해사시도이다.
여기서, 앞서 설명한 일 실시 형태와 유사한 부분에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 단자 전극(141, 142)에 대해서 구체적으로 설명하기로 한다.
도 4 및 도 5를 참조하면, 제1 단자 전극(141)은 세라믹 본체(110)의 하면과 평행하게 배치된 제1 지지부(141a)와 한 쌍의 제1 접속부(141b, 141c)를 포함할 수 있다.
제1 접속부(141b, 141c)는 세라믹 본체(110)의 하면을 지지하며, 한 쌍의 제1 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결된다.
또한, 제1 접속부(141b, 141c)는 필요시 세라믹 본체(110)의 양 측면의 일부까지 각각 연장되게 형성될 수 있다.
제1 지지부(141a)는 한 쌍의 제1 접속부(141b, 141c)에 비해 하측으로 돌출되게 형성될 수 있다.
이에, 세라믹 본체(110)의 하면과 제1 지지부(141a) 사이에 마련된 스페이스부가 제1 단자 전극(141)의 탄성력을 향상시키게 된다.
또한, 제1 단자 전극(141)은 제1 지지부(141a)에서 세라믹 본체(110)의 일 단면 방향으로 연장되게 제1 가이드부(141d)가 형성될 수 있다.
이때, 제1 가이드부(141d)는 세라믹 본체(110)의 일 단면의 일부까지 연장되게 형성될 수 있다.
제2 단자 전극(142)은 세라믹 본체(110)의 하면과 평행하게 배치된 제2 지지부(142a)와 한 쌍의 제2 접속부(142b, 142c)를 포함할 수 있다.
제2 접속부(142b, 142c)는 세라믹 본체(110)의 하면을 지지하며, 한 쌍의 제2 외부 전극(133, 134)과 각각 접속되어 전기적으로 연결된다.
또한, 제2 접속부(142b, 142c)는 필요시 세라믹 본체(110)의 양 측면의 일부까지 각각 연장되게 형성될 수 있다.
제2 지지부(142a)는 한 쌍의 제2 접속부(142b, 142c)에 비해 하측으로 돌출되게 형성될 수 있다.
이에, 세라믹 본체(110)의 하면과 제2 지지부(142a) 사이에 마련된 스페이스부가 제2 단자 전극(142)의 탄성력을 향상시키게 된다.
또한, 제2 단자 전극(142)은 제2 지지부(142a)에서 세라믹 본체(110)의 일 단면 방향으로 연장되게 제2 가이드부(142d)가 형성될 수 있다.
이때, 제2 가이드부(142d)는 세라믹 본체(110)의 일 단면의 일부까지 연장되게 형성될 수 있다.
따라서, 제1 및 제2 단자 전극(141, 142)의 향상된 탄성력이 적층 세라믹 커패시터(100)의 압전성에 따라 발생되어 제1 및 제2 외부 전극(131-134)을 통해 기판으로 전달되는 적층 세라믹 커패시터(100)의 진동의 양을 더 완화시켜 어쿠스틱 노이즈를 더 저감시킬 수 있다.
도 6은 본 발명의 제3 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 7은 본 발명의 제3 실시 형태에 따른 적층 세라믹 커패시터에서 제1 및 제2 단자 전극을 분리하여 개략적으로 나타낸 분해사시도이다.
여기서, 앞서 설명한 일 실시 형태와 유사한 부분에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 단자 전극(151, 152)에 대해서 구체적으로 설명하기로 한다.
도 6 및 도 7을 참조하면, 제1 단자 전극(151)은 제1 지지부(151a)와 한 쌍의 제1 접속부(151b, 151c)를 포함할 수 있다.
제1 지지부(151a) 및 한 쌍의 제1 접속부(151b, 151c)는 세라믹 본체(110)의 하면을 지지한다.
또한, 제1 접속부(151b, 151c)는 필요시 세라믹 본체(110)의 양 측면의 일부까지 각각 연장되게 형성될 수 있다.
또한, 제1 단자 전극(151)은 제1 지지부(151a)에서 세라믹 본체(110)의 일 단면 방향으로 연장되게 제1 가이드부(151d)가 형성될 수 있다.
이때, 제1 가이드부(151d)는 제1 지지부(151a) 및 제1 접속부(151b, 151c)에 비해 하측으로 돌출되게 형성된다.
이에, 세라믹 본체(110)의 하면과 제1 가이드부(141d) 사이에 마련된 스페이스부가 제1 단자 전극(151)의 탄성력을 향상시키게 된다.
이때, 제1 가이드부(151d)는 세라믹 본체(110)의 일 단면의 일부까지 연장되게 형성될 수 있다.
제2 단자 전극(152)은 제2 지지부(152a)와 한 쌍의 제2 접속부(152b, 152c)를 포함할 수 있다.
제2 지지부(152a) 및 한 쌍의 제2 접속부(152b, 152c)는 세라믹 본체(110)의 하면을 지지한다.
또한, 제2 접속부(152b, 152c)는 필요시 세라믹 본체(110)의 양 측면의 일부까지 각각 연장되게 형성될 수 있다.
또한, 제2 단자 전극(152)은 제2 지지부(152a)에서 세라믹 본체(110)의 일 단면 방향으로 연장되게 제2 가이드부(152d)가 형성될 수 있다.
이때, 제2 가이드부(152d)는 제2 지지부(152a) 및 제1 접속부(152b, 152c)에 비해 하측으로 돌출되게 형성된다.
이에, 세라믹 본체(110)의 하면과 제2 가이드부(152d) 사이에 마련된 스페이스부가 제2 단자 전극(152)의 탄성력을 향상시키게 된다.
이때, 제2 가이드부(152d)는 세라믹 본체(110)의 일 단면의 일부까지 연장되게 형성될 수 있다.
따라서, 제1 및 제2 단자 전극(151, 152)의 향상된 탄성력이 적층 세라믹 커패시터(100)의 압전성에 따라 발생되어 제1 및 제2 외부 전극(131-134)을 통해 기판으로 전달되는 적층 세라믹 커패시터(100)의 진동의 양을 더 완화시켜 어쿠스틱 노이즈를 더 저감시킬 수 있다.
도 8은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터 어셈블리를 개략적으로 나타낸 사시도이고, 도 9는 도 8의 적층 세라믹 커패시터 어셈블리의 제1 및 제2 단자 전극을 나타낸 사시도이다.
여기서, 앞서 설명한 일 실시 형태와 유사한 부분에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 단자 전극(2410, 2420)과 복수의 적층 세라믹 캐패시터(100)의 실장 구조에 대해서 구체적으로 설명하기로 한다.
본 실시 형태의 적층 세라믹 커패시터 어셈블리는 앞서 설명한 실시 형태의 적층 세라믹 커패시터 복수 개가 하나의 제1 및 제2 단자 전극에 병렬로 연결된 구조이다.
위와 같이, 복수 개의 적층 세라믹 커패시터를 한 쌍의 외부 전극에 접속시키게 되면, 소자의 복합화가 가능하고, 소자의 전기적 특성 및 다기능화 실현, 실장 면적 감소 등에 유리할 수 있다.
도 8 및 도 9 를 참조하면, 제1 단자 전극(2410)은 세라믹 본체(1100, 2100)의 폭 방향으로 나란히 배치되며, 각각의 적층 세라믹 커패시터의 세라믹 본체(1100, 2100)의 하면과 평행하게 배치된 복수의 제1 지지부(2411, 2413)와, 각각의 제1 지지부(2411, 2413)에서 세라믹 본체(1100, 2100)의 양측 폭 방향으로 각각 연장되게 형성되며 한 쌍의 제1 외부 전극(1310, 1320, 2310, 2320)에 각각 접속된 한 쌍의 제1 접속부(2412, 2414)와, 세라믹 본체(1100, 2100)의 폭 방향으로 인접한 제1 접속부를 서로 연결하는 제1 연결부(2417)를 포함한다.
본 실시 형태에서, 각각의 제1 접속부(2412, 2414)는 각각의 세라믹 본체(1100, 2100)의 하면을 지지할 수 있다.
또한, 각각의 제1 지지부(2411, 2413)는 제1 접속부(2412, 2414)에 비해 하측으로 돌출되게 형성될 수 있다.
또한, 제1 단자 전극(2410)은 각각의 제1 지지부(2411, 2413)에서 세라믹 본체(1100, 2100)의 일 단면 방향으로 연장되게 제1 가이드부(2415, 2416)가 형성될 수 있다.
제2 단자 전극(2420)은 세라믹 본체(1100, 2100)의 폭 방향으로 나란히 배치되며, 각각의 적층 세라믹 커패시터의 세라믹 본체(1100, 2100)의 하면과 평행하게 배치된 복수의 제2 지지부(2421, 2423)와, 각각의 제2 지지부(2421, 2423)에서 세라믹 본체(1100, 2100)의 양측 폭 방향으로 각각 연장되게 형성되며 한 쌍의 제2 외부 전극(1330, 1340, 2330, 2340)에 각각 접속된 한 쌍의 제2 접속부(2422, 2424)와, 세라믹 본체(1100, 2100)의 폭 방향으로 인접한 제2 접속부를 서로 연결하는 제1 연결부(2427)를 포함한다.
본 실시 형태에서, 각각의 제2 접속부(2422, 2424)는 각각의 세라믹 본체(1100, 2100)의 하면을 지지할 수 있다.
또한, 각각의 제2 지지부(2421, 2423)는 제2 접속부(2422, 2424)에 비해 하측으로 돌출되게 형성될 수 있다.
또한, 제2 단자 전극(2420)은 각각의 제2 지지부(2421, 2423)에서 세라믹 본체(1100, 2100)의 일 단면 방향으로 연장되게 제2 가이드부(2425, 2426)가 형성될 수 있다.
도 11은 본 발명의 제4 실시 형태에 따른 적층 세라믹 커패시터를 나타낸 사시도이고, 도 12는 도 11의 분해사시도이고, 도 13은 도 11의 적층 세라믹 커패시터에서 제1 및 제2 내부 전극의 구조를 나타낸 분해사시도이다.
여기서, 앞서 설명한 일 실시 형태와 유사한 부분에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 내부 전극(21, 22)와 제1 및 제2 단자 전극(61, 62)에 대해서 구체적으로 설명하기로 한다.
도 11 내지 도 13을 참조하면, 유전체층(11)에 배치되는 제1 및 제2 내부 전극(21, 22)은 세라믹 본체(10)의 동일 측면을 통해 노출되는 제1 및 제2 리드부(21a, 22a)를 가진다. 이때, 제1 및 제2 리드부(21a, 22a)는 세라믹 본체(10)의 길이 방향으로 서로 이격되게 배치된다.
또한, 세라믹 본체(10)의 일 측면에는 길이 방향으로 서로 이격되게 제1 및 제2 외부 전극(31, 32)이 배치된다. 제1 및 제2 외부 전극(31, 32)은 세라믹 본체(10)의 실장 면의 일부까지 연장되게 형성된다.
본 실시 형태에 따르면, 내부 전극이 세라믹 본체의 일 측면을 통해서만 노출되게 형성되고, 외부 전극도 세라믹 본체의 일 측면에만 형성되므로, 적층 세라믹 커패시터의 압전성에 따라 발생되어 외부 전극을 통해 기판으로 전달되는 적층 세라믹 커패시터의 진동의 양을 줄여 어쿠스틱 노이즈를 더 저감시킬 수 있다.
이때, 제1 단자 전극(61)은 세라믹 본체(10)의 실장 면이 지지되는 제1 지지부(61a)와 적어도 하나의 제1 접속부(61b, 61c)를 포함할 수 있다.
제1 접속부(61b, 61c)는 제1 지지부(61a)에서 세라믹 본체(10)의 폭 방향의 양측 면을 따라 각각 연장되게 형성되며, 이 중 하나는 제1 외부 전극(31)과 접속되어 전기적으로 연결된다.
또한, 제1 접속부(61b, 61c)는 세라믹 본체(10)의 상단부까지 길게 연장되어, 제1 단자 전극(61)과 제1 외부 전극(31) 간의 전기적 연결성을 향상시킬 수 있다.
또한, 제1 단자 전극(61)은 제1 지지부(61a)에서 세라믹 본체(10)의 길이 방향으로 연장되어 제1 가이드부(61d)가 형성될 수 있다.
이때, 제1 가이드부(61d)는 세라믹 본체(10)의 일 단면의 일부까지 연장되게 절곡되어 형성될 수 있다.
제1 가이드부(61d)는 제1 단자 전극(61)을 세라믹 본체(10)에 부착시 제1 접속부(61b)와 제1 외부 전극(31)이 어긋나지 않고 서로 대응되는 위치에 결합될 수 있도록 제1 단자 전극(61)의 부착되는 위치를 가이드 하는 역할을 할 수 있다.
제2 단자 전극(62)은 세라믹 본체(10)의 실장 면이 지지되는 제2 지지부(62a)와 적어도 하나의 제2 접속부(62b, 62c)를 포함할 수 있다.
제2 접속부(62b, 62c)는 제2 지지부(62a)에서 세라믹 본체(10)의 폭 방향의 양측 면을 따라 각각 연장되게 형성되며, 이 중 하나는 제2 외부 전극(32)과 접속되어 전기적으로 연결된다.
이때, 제2 접속부(62b, 62c)는 세라믹 본체(10)의 상단부까지 길게 연장되어 제2 단자 전극(62)과 제2 외부 전극(32) 간의 전기적 연결성을 향상시킬 수 있다.
또한, 제2 단자 전극(62)은 제2 지지부(62a)에서 세라믹 본체(10)의 길이 방향으로 연장되어 제2 가이드부(62d)가 형성될 수 있다.
이때, 제2 가이드부(62d)는 세라믹 본체(10)의 일 단면의 일부까지 연장되게 절곡되어 형성될 수 있다.
제2 가이드부(62d)는 제2 단자 전극(62)을 세라믹 본체(10)에 부착시 제2 접속부(62b)와 제2 외부 전극(32)이 어긋나지 않고 서로 대응되는 위치에서 결합될 수 있도록 제2 단자 전극(62)의 부착되는 위치를 가이드 하는 역할을 할 수 있다.
도 10은 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 측단면도이다.
도 10을 참조하면, 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
적층 세라믹 커패시터(100)는 세라믹 본체(110)의 실장 면인 하면에 돌출되게 설치된 제1 및 제2 단자 전극(141, 142)의 제1 및 제2 지지부(141a, 142a)가 각각 기판(210)의 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(231, 232)를 이용하여 기판(210)과 전기적으로 연결될 수 있다.
본 실시 형태에 따르면, 적층 세라믹 커패시터(100)의 실장 기판(200)은 제1 및 제2 단자 전극(141, 142)에 의해 솔더(231, 232)의 높이가 최소한으로 한정되어 형성될 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터
10, 110 ; 세라믹 본체
11, 111 ; 유전체층
21, 121 ; 제1 내부 전극
22, 122 ; 제2 내부 전극
21a, 121a, 121b ; 제1 리드부
22a, 122a, 122b ; 제2 리드부
131, 132 ; 제1 외부 전극 133, 134 ; 제2 외부 전극
61, 141, 151, 161 ; 제1 단자 전극 141a, 151a, 161a ; 제1 지지부
141b, 141c, 151b, 151c, 161b, 161c ; 제1 접속부
141d, 151d, 161d ; 제1 가이드부
62, 142, 152, 162 ; 제2 단자 전극
142a, 152a, 162a ; 제2 지지부
142b, 142c, 152b, 152c, 162b, 162c ; 제1 접속부
142d, 152d, 162d ; 제2 가이드부 200 ; 실장 기판
210 ; 기판 221, 222 ; 제1 및 제2 전극 패드
231, 232 ; 솔더 1100, 2100 ; 세라믹 본체
1310, 1320, 2310, 2320 ; 제1 외부 전극
1330, 1340, 2330, 2340 ; 제2 외부 전극
2410, 2420 ; 제1 및 제2 단자 전극
2411, 2413 ; 제1 지지부 2412, 2414 ; 제1 접속부
2415, 2416 ; 제1 가이드부 2417 ; 제1 연결부
2421, 2423 ; 제2 지지부 2422, 2424 ; 제2 접속부
2425, 2426 ; 제2 가이드부 2427 ; 제2 연결부

Claims (24)

  1. 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체;
    상기 세라믹 본체의 양 측면에 서로 대향되게 배치되며, 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 한 쌍의 제1 외부 전극;
    상기 제1 외부 전극과 이격된 위치에서 상기 세라믹 본체의 양 측면에 서로 대향되게 배치되며, 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 한 쌍의 제2 외부 전극;
    상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 서로 대향되게 배치되며, 상기 세라믹 본체의 양 측면을 통해 노출되어 상기 한 쌍의 제1 외부 전극과 접속된 한 쌍의 제1 리드부를 갖는 복수의 제1 내부 전극, 및 상기 세라믹 본체의 양 측면을 통해 노출되어 상기 한 쌍의 제2 외부 전극과 접속된 한 쌍의 제2 리드부를 갖는 복수의 제2 내부 전극; 및
    상기 세라믹 본체의 실장 면을 지지하는 지지부와, 상기 지지부에서 상기 세라믹 본체의 양측 폭 방향으로 각각 연장되게 형성되며 한 쌍의 제1 및 제2 외부 전극에 각각 접속된 한 쌍의 접속부를 포함하는 제1 및 제2 단자 전극; 을 포함하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 단자 전극은, 상기 한 쌍의 접속부가 상기 세라믹 본체의 양 측면의 일부까지 각각 연장되게 형성는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 단자 전극은, 상기 지지부가 상기 한 쌍의 접속부에 비해 실장 면 측으로 돌출되게 형성되는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 및 제2 단자 전극은, 상기 지지부에서 상기 세라믹 본체의 양 단면의 일부까지 각각 연장되게 형성된 가이드부를 더 포함하는 적층 세라믹 커패시터.
  5. 제4항에 있어서,
    상기 제1 및 제2 단자 전극은, 상기 가이드부가 상기 지지부에 비해 실장 면 측으로 돌출되게 형성되는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제1 및 제2 외부 전극의 실장 면과 상기 제1 및 제2 단자 전극의 지지부 사이에 배치된 제1 및 제2 도전성 접착층 또는 고온 납땜부를 더 포함하는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은, 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 배치된 제1 및 제2 주석(Sn) 도금층을 포함하는 적층 세라믹 커패시터.
  8. 세라믹 본체의 양 측면에 서로 대향되게 배치되며 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 한 쌍의 제1 외부 전극과, 상기 제1 외부 전극과 이격된 위치에서 상기 세라믹 본체의 양 측면에 서로 대향되게 배치되며 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 한 쌍의 제2 외부 전극을 포함하는 복수의 적층 세라믹 커패시터;
    상기 세라믹 본체의 폭 방향으로 나란히 배치되며, 각각의 적층 세라믹 커패시터의 실장 면을 지지하는 복수의 제1 지지부와, 상기 각각의 제1 지지부에서 상기 세라믹 본체의 양측 폭 방향으로 각각 연장되게 형성되며 상기 한 쌍의 제1 외부 전극에 각각 접속된 한 쌍의 제1 접속부와, 상기 세라믹 본체의 폭 방향으로 인접한 제1 접속부를 서로 연결하는 제1 연결부를 포함하는 제1 단자 전극; 및
    상기 세라믹 본체의 폭 방향으로 나란히 배치되며, 각각의 적층 세라믹 커패시터의 실장 면을 지지하는 복수의 제2 지지부와, 상기 각각의 제2 지지부에서 상기 세라믹 본체의 양측 폭 방향으로 각각 연장되게 형성되며 상기 한 쌍의 제2 외부 전극에 각각 접속된 한 쌍의 제2 접속부와, 상기 세라믹 본체의 폭 방향으로 인접한 제2 접속부를 서로 연결하는 제2 연결부를 포함하는 제2 단자 전극; 을 포함하는 적층 세라믹 커패시터 어셈블리.
  9. 제8항에 있어서,
    상기 제1 및 제2 단자 전극은, 상기 각각의 접속부가 상기 세라믹 본체의 양 측면의 일부까지 각각 연장되게 형성되는 적층 세라믹 커패시터 어셈블리.
  10. 제8항에 있어서,
    상기 제1 및 제2 단자 전극은, 상기 각각의 지지부가 상기 각각의 접속부에 비해 실장 면 측으로 돌출되게 형성되는 적층 세라믹 커패시터 어셈블리.
  11. 제8항에 있어서,
    상기 제1 및 제2 단자 전극은, 상기 각각의 지지부에서 상기 세라믹 본체의 양 단면의 일부까지 각각 연장되게 형성된 가이드부를 더 포함하는 적층 세라믹 커패시터 어셈블리.
  12. 제11항에 있어서,
    상기 제1 및 제2 단자 전극은, 상기 각각의 가이드부가 상기 각각의 지지부에 비해 실장 면 측으로 돌출되게 형성되는 적층 세라믹 커패시터 어셈블리.
  13. 제8항에 있어서,
    상기 제1 및 제2 외부 전극의 실장 면과 상기 제1 및 제2 단자 전극의 지지부 사이에 각각 배치된 제1 및 제2 도전성 접착층 또는 고온 납땜부를 더 포함하는 적층 세라믹 커패시터 어셈블리.
  14. 제8항에 있어서,
    상기 제1 및 제2 외부 전극은, 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 배치된 제1 및 제2 주석(Sn) 도금층을 포함하는 적층 세라믹 커패시터 어셈블리.
  15. 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체;
    상기 세라믹 본체의 일 측면에 길이 방향으로 서로 이격되게 배치되며, 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성되는 제1 및 제2 외부 전극;
    상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 서로 대향되게 배치되며, 상기 세라믹 본체의 일 측면을 통해 노출되어 상기 제1 외부 전극과 접속된 제1 리드부를 갖는 복수의 제1 내부 전극, 및 상기 세라믹 본체의 일 측면을 통해 노출되어 상기 제2 외부 전극과 접속된 제2 리드부를 갖는 복수의 제2 내부 전극; 및
    상기 세라믹 본체의 실장 면을 지지하는 지지부와, 상기 지지부에서 상기 세라믹 본체의 적어도 한 쪽 폭 방향으로 각각 연장되게 형성되며 제1 및 제2 외부 전극에 각각 접속된 적어도 하나의 접속부를 포함하는 제1 및 제2 단자 전극; 을 포함하는 적층 세라믹 커패시터.
  16. 제15항에 있어서,
    상기 제1 및 제2 단자 전극은, 상기 접속부가 상기 세라믹 본체의 측면에 배치된 상기 제1 및 제2 외부 전극을 모두 커버하도록 형성되는 적층 세라믹 커패시터.
  17. 제15항에 있어서,
    상기 제1 및 제2 단자 전극은, 상기 지지부에서 상기 세라믹 본체의 길이 방향의 양 단면의 일부까지 각각 연장되게 형성된 가이드부를 더 포함하는 적층 세라믹 커패시터.
  18. 상부에 제1 및 제2 전극 패드를 갖는 기판; 및
    상기 기판 상에 설치된 적층 세라믹 커패시터; 를 포함하며,
    상기 적층 세라믹 커패시터는, 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체; 상기 세라믹 본체의 양 측면에 서로 대향되게 배치되며, 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 한 쌍의 제1 외부 전극; 상기 제1 외부 전극과 이격된 위치에서 상기 세라믹 본체의 양 측면에 서로 대향되게 배치되며, 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 한 쌍의 제2 외부 전극; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 서로 대향되게 배치되며, 상기 세라믹 본체의 양 측면을 통해 노출되어 상기 한 쌍의 제1 외부 전극과 접속된 한 쌍의 제1 리드부를 갖는 복수의 제1 내부 전극 및 상기 세라믹 본체의 양 측면을 통해 노출되어 상기 한 쌍의 제2 외부 전극과 접속된 한 쌍의 제2 리드부를 갖는 복수의 제2 내부 전극; 및 상기 세라믹 본체의 실장 면을 지지하는 지지부와, 상기 지지부에서 상기 세라믹 본체의 양측 폭 방향으로 각각 연장되게 형성되며 한 쌍의 제1 및 제2 외부 전극에 각각 접속된 한 쌍의 접속부를 포함하는 제1 및 제2 단자 전극; 을 포함하는 적층 세라믹 커패시터의 실장 기판.
  19. 제18항에 있어서,
    상기 제1 및 제2 단자 전극은, 상기 한 쌍의 접속부가 상기 세라믹 본체의 양 측면의 일부까지 각각 연장되게 형성되는 적층 세라믹 커패시터의 실장 기판.
  20. 제18항에 있어서,
    상기 제1 및 제2 단자 전극은, 상기 지지부가 상기 한 쌍의 접속부에 비해 실장 면 측으로 돌출되게 형성되는 적층 세라믹 커패시터의 실장 기판.
  21. 제18항에 있어서,
    상기 제1 및 제2 단자 전극은, 상기 지지부에서 상기 세라믹 본체의 양 단면의 일부까지 각각 연장되게 형성된 가이드부를 더 포함하는 적층 세라믹 커패시터의 실장 기판.
  22. 제21항에 있어서,
    상기 제1 및 제2 단자 전극은, 상기 가이드부가 상기 지지부에 비해 실장 면 측으로 돌출되게 형성되는 적층 세라믹 커패시터의 실장 기판.
  23. 제18항에 있어서,
    상기 제1 및 제2 외부 전극의 실장 면과 상기 제1 및 제2 단자 전극의 지지부 사이에 배치된 제1 및 제2 도전성 접착층 또는 고온 납땜부를 더 포함하는 적층 세라믹 커패시터의 실장 기판.
  24. 제18항에 있어서,
    상기 제1 및 제2 외부 전극은, 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 배치된 제1 및 제2 주석(Sn) 도금층을 포함하는 적층 세라믹 커패시터의 실장 기판.
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