KR101607020B1 - 적층 세라믹 전자 부품 및 그 실장 기판 - Google Patents
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Abstract
본 발명은, 세라믹 본체의 실장 면에 서로 이격되게 배치되는 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터; 및 상기 제1 및 제2 외부 전극의 하면에 배치되는 상부 수평부, 상기 상부 수평부에서 하측으로 이격되게 배치되는 하부 수평부 및 상기 상부 수평부의 일 단부와 상기 하부 수평부의 일 단부를 연결하는 곡면의 수직부를 각각 포함하며, 상기 적층 세라믹 커패시터의 실장 면에 '⊂' 및 '⊃'자 형상으로 서로 마주보게 배치되는 제1 및 제2 단자 전극; 를 포함하는 적층 세라믹 전자 부품 및 그 실장 기판을 제공한다.
Description
본 발명은 적층 세라믹 전자 부품 및 그 실장 기판에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 또는 서미스터 등이 있다.
이러한 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다.
이러한 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.
이때, 상기 유전체층은 압전성을 갖기 때문에, 상기 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 세라믹 본체의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
이러한 진동은 상기 적층 세라믹 커패시터의 외부 전극 및 상기 외부 전극과 기판을 연결하는 솔더를 통해 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
더욱이, 근래의 전자 기기는 기구 부품의 정음화가 진행되고 있어서, 위와 같이 적층 세라믹 커패시터가 발생시키는 어쿠스틱 노이즈가 보다 두드러지게 나타날 수 있다.
이러한 어쿠스틱 노이즈의 장애는 기기의 동작 환경이 조용한 경우, 사용자가 어쿠스틱 노이즈를 이상한 소리라 생각하여 기기의 고장으로 파악할 수 있다.
또한, 음성 회로를 가진 기기에서는 음성 출력에 어쿠스틱 노이즈가 중첩되면서 기기의 품질이 저하되는 문제점이 발생될 수 있다.
본 발명의 목적은 어쿠스틱 노이즈가 저감된 적층 세라믹 전자 부품 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 세라믹 본체의 실장 면에 서로 이격되게 배치되는 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터; 및 상기 제1 및 제2 외부 전극의 하면에 배치되는 상부 수평부, 상기 상부 수평부에서 하측으로 이격되게 배치되는 하부 수평부 및 상기 상부 수평부의 일 단부와 상기 하부 수평부의 일 단부를 연결하는 곡면의 수직부를 각각 포함하며, 상기 적층 세라믹 커패시터의 실장 면에 '⊂' 및 '⊃'자 형상으로 서로 마주보게 배치되는 제1 및 제2 단자 전극; 를 포함하는 적층 세라믹 전자 부품을 제공한다.
본 발명의 다른 측면은, 상부에 복수의 전극 패드를 갖는 기판; 및 상기 전극 패드에 단자 전극의 하부 수평부가 접합되도록 상기 기판 상에 실장되는 적층 세라믹 전자 부품; 을 포함하는 적층 세라믹 전자 부품의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 단자 전극의 탄성력이 세라믹 본체의 외부 전극을 통해 전달되는 진동 중 일부를 흡수하며, 적층 세라믹 커패시터와 기판 사이에 소정의 간격을 확보하고, 솔더가 단자 전극의 곡면의 수직부에 의해 형성되는 하단의 바깥쪽 홈에 수용되도록 하여, 솔더의 높이를 낮추고 외부 전극과 솔더가 직접 닿지 않도록 하여 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 도 2에서 내부 전극 적층 구조의 일 실시 형태를 나타낸 분해사시도이다.
도 4는 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타낸 단면도이다.
도 5는 도 4에서 내부 전극 적층 구조의 일 실시 형태를 나타낸 분해사시도이다.
도 6은 본 발명의 일 실시 형태에 따른 단자 전극을 개략적으로 나타낸 사시도이다.
도 7은 본 발명의 다른 실시 형태에 따른 단자 전극을 개략적으로 나타낸 사시도이다.
도 8은 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 도시한 사시도이다.
도 9는 도 8의 측면도이다.
도 10은 도 8의 적층 세라믹 전자 부품의 내부 전극의 일 실시 형태를 나타낸 분해사시도이다.
도 11은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 도시한 사시도이다.
도 12는 도 11의 측면도이다.
도 13은 도 11의 적층 세라믹 전자 부품의 내부 전극의 일 실시 형태를 나타낸 분해사시도이다.
도 14는 도 1의 적층 세라믹 전자 부품이 기판에 실장된 모습을 나타낸 단면도이다.
도 15는 도 11의 적층 세라믹 전자 부품이 기판에 실장된 모습을 나타낸 단면도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 도 2에서 내부 전극 적층 구조의 일 실시 형태를 나타낸 분해사시도이다.
도 4는 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타낸 단면도이다.
도 5는 도 4에서 내부 전극 적층 구조의 일 실시 형태를 나타낸 분해사시도이다.
도 6은 본 발명의 일 실시 형태에 따른 단자 전극을 개략적으로 나타낸 사시도이다.
도 7은 본 발명의 다른 실시 형태에 따른 단자 전극을 개략적으로 나타낸 사시도이다.
도 8은 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 도시한 사시도이다.
도 9는 도 8의 측면도이다.
도 10은 도 8의 적층 세라믹 전자 부품의 내부 전극의 일 실시 형태를 나타낸 분해사시도이다.
도 11은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 도시한 사시도이다.
도 12는 도 11의 측면도이다.
도 13은 도 11의 적층 세라믹 전자 부품의 내부 전극의 일 실시 형태를 나타낸 분해사시도이다.
도 14는 도 1의 적층 세라믹 전자 부품이 기판에 실장된 모습을 나타낸 단면도이다.
도 15는 도 11의 적층 세라믹 전자 부품이 기판에 실장된 모습을 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
적층 세라믹 전자 부품
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타낸 사시도이고, 도 2는 도 1의 A-A'선 단면도이고, 도 3은 도 2에서 내부 전극 적층 구조의 일 실시 형태를 나타낸 분해사시도이다.
도 1 내지 도 3을 참조하면, 본 실시 형태에 따른 적층 세라믹 전자 부품(100)은, 적층 세라믹 커패시터(101); 및 제1 및 제2 단자 전극(141, 142); 을 포함한다.
적층 세라믹 커패시터(101)는, 세라믹 본체(110); 제1 및 제2 내부 전극(121, 122); 및 세라믹 본체(110)의 실장 면에 서로 이격되게 배치되는 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
또한, 본 실시 형태의 적층 세라믹 전자 부품(100)은 제1 및 제2 도전성 접착층(161, 162)을 더 포함할 수 있다.
제1 및 제2 도전성 접착층(161, 162)은 적층 세라믹 커패시터(101)의 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 단자 전극(141, 142)을 각각 전기적으로 접속시킨다.
본 실시 형태의 세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향(T)으로 적층한 다음 소성한 것이다.
이때, 세라믹 본체(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인하기 어려울 정도로 일체화될 수 있다.
또한, 세라믹 본체(110)는 육면체 형상일 수 있으나, 이에 한정되는 것은 아니다.
본 실시 형태에서는, 설명의 편의를 위해, 세라믹 본체(110)의 유전체층(111)이 적층된 두께 방향(T)의 서로 마주보는 면을 상하 면으로, 상기 상하 면을 연결하는 세라믹 본체(110)의 길이 방향(L)의 서로 마주보는 면을 제1 및 제2 측면으로, 상기 제1 및 제2 측면과 수직으로 교차하는 폭 방향(W)의 서로 마주보는 면을 제3 및 제4 측면으로 정의하기로 한다.
한편, 세라믹 본체(110)는 최상부의 내부 전극의 상부에 소정 두께의 상부 커버층(112)이 형성되고, 최하부의 내부 전극의 하부에는 하부 커버층(113)이 형성될 수 있다.
이때, 상부 커버층(112) 및 하부 커버층(113)은 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 세라믹 본체(110)의 최상부의 내부 전극의 상부와 최하부의 내부 전극의 하부에 각각 적어도 1개 이상 적층하여 형성될 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3(티탄산바륨)계 세라믹 분말 등을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은, 예를 들면 BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 중 적어도 하나 이상이 더 포함될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 적층된 다음, 소성에 의하여 하나의 유전체층(111)을 사이에 두고 세라믹 본체(110) 내부에 두께 방향으로 번갈아 배치된다.
이러한 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)의 적층 방향을 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 및 제2 내부 전극(121, 122)은 그 일단이 세라믹 본체(110)의 길이 방향의 제1 및 제2 측면을 통하여 각각 노출된다.
이렇게 세라믹 본체(110)의 길이 방향의 제1 및 제2 측면을 통해 번갈아 노출된 제1 및 제2 내부 전극(121, 122)의 단부는 세라믹 본체(110)의 길이 방향의 제1 및 제2 측면에서 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층 세라믹 커패시터(101)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 오버랩된 면적과 비례하게 된다.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 길이 방향의 양 단부에 각각 배치되며, 제1 및 제2 전면부(131a, 132a)와, 제1 및 제2 밴드부(131b, 132b)를 각각 포함한다.
제1 및 제2 전면부(131a, 132a)는 세라믹 본체(110)의 길이 방향의 제1 및 제2 측면을 각각 덮으며, 제1 및 제2 내부 전극(121, 122)의 노출된 단부와 각각 접속되어 전기적으로 연결되는 부분이다.
제1 및 제2 밴드부(131b, 132b)는 제1 및 제2 전면부(131a, 132a)로부터 세라믹 본체(110)의 둘레 면의 일부를 덮도록 각각 연장되게 형성되는 부분이다.
한편, 제1 및 제2 외부 전극(131, 132) 상에는 도금층(미도시)이 형성될 수 있다. 상기 도금층은 일 예로서, 제1 및 제2 외부 전극(131, 132) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
도 4는 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타낸 단면도이고, 도 5는 도 4에서 내부 전극 적층 구조의 일 실시 형태를 나타낸 분해사시도이다.
도 4 및 도 5를 참조하면, 본 실시 형태의 세라믹 본체(100')는 복수의 유전체층(111)을 폭 방향(W)으로 적층할 수 있다.
이때, 제1 및 제2 내부 전극(121', 122')은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 적층된 다음, 소성에 의하여 하나의 유전체층(111)을 사이에 두고 세라믹 본체(110) 내부에 폭 방향으로 번갈아 배치된다.
도 6을 참조하면, 제1 단자 전극(141)은 제1 상부 수평부(141a), 제1 하부 수평부(141b) 및 제1 수직부(141c)를 포함한다.
제1 상부 수평부(141a)는 제1 외부 전극(131)의 제1 밴드부(131b)의 하면 아래에 배치된다.
제1 하부 수평부(141b)는 제1 상부 수평부(141a)와 두께 방향으로 대향되며 제1 상부 수평부(141a)로부터 하측에 소정 간격 이격되게 배치된다.
제1 수직부(141c)는 제1 상부 수평부(141a)의 외측 단부와 제1 하부 수평부(141b)의 외측 단부를 상하로 연결한다.
이때, 제1 수직부(141c)는 세라믹 본체(110)의 길이 방향의 외측으로 볼록하게 곡면을 가질 수 있다.
또한, 제1 단자 전극(141)의 제1 수직부(141c)의 곡률은 100㎛ 이상이며, 세라믹 본체(110)와 제1 및 제2 외부 전극(131, 132)을 포함하는 적층 세라믹 커패시터 전체 두께의 1/2 이하일 수 있다.
이때, 제1 수직부(141c)의 곡률이 100㎛ 미만인 경우 제1 단자 전극(141)의 탄성력에 의한 진동흡수가 원활히 이루어지지 않아 커패시터에서 전달된 압전 진동이 기판 등으로 그대로 유입될 수 있는 문제점이 발생할 수 있으며, 제1 수직부(141c)의 곡률이 세라믹 본체(110)와 제1 및 제2 외부 전극(131, 132)을 포함하는 적층 세라믹 커패시터 전체 두께의 1/2를 초과하는 경우 전체 칩의 높이가 커져 실장시 칩이 쓰러지는 예컨대 툼스톤(tombstone) 현상이 일어나는 문제점이 발생할 수 있다.
또한, 제1 수직부(141c)는 제1 외부 전극(131)의 전면부(131a) 보다 길이 방향으로 바깥쪽에 위치할 수 있다.
그리고, 제1 상부 수평부(141a), 제1 하부 수평부(141b) 및 제1 수직부(141c)의 구성에 따라, 제1 단자 전극(141)은 하부에 세라믹 본체(110)의 길이 방향의 안쪽을 향하는 제1 홈부(151)을 가질 수 있다.
따라서, 제1 단자 전극(141)은 대체로 '⊂'자와 같은 형상으로 이루어질 수 있다.
이렇게 구성된 제1 단자 전극(141)은 탄성력에 의해 적층 세라믹 커패시터(101)의 압전 특성에 의해 발생되는 기계적 진동 중 일부를 흡수하여 상기 진동이 기판에 전달되는 양을 감소시켜 어쿠스틱 노이즈를 저감시킬 수 있다.
특히, 적층 세라믹 커패시터(101)에서 발생되는 진동은 제1 단자 전극(141)의 곡면으로 이루어진 제1 수직부(141c)에서 집중적으로 상쇄되어 상기 기판에 전달되는 진동을 감소시킬 수 있다.
또한, 적층 세라믹 커패시터(101)를 상기 기판에 실장하면 솔더는 제1 단자 전극(141)과 상기 기판을 접합하게 되는데, 이때 제1 수직부(141c)는 적층 세라믹 커패시터(101)를 상기 기판으로부터 소정 높이 이격시킬 뿐만 아니라, 상기 솔더가 제1 수직부(141c)의 곡면에 의해 하단에 마련되는 제1 홈(141d)에 수용되는 형태가 되므로, 상기 솔더가 제1 단자 전극(141)의 제1 수직부(141c)를 타고 올라가 제1 외부 전극(131)과 직접 접촉되는 것을 방지하여 어쿠스틱 노이즈를 더 저감시킬 수 있다.
제2 단자 전극(142)은 제2 상부 수평부(142a), 제2 하부 수평부(142b) 및 제2 수직부(142c)를 포함한다.
제2 상부 수평부(142a)는 제2 외부 전극(132)의 제2 밴드부(132b)의 하면 아래에 배치된다.
제2 하부 수평부(142b)는 제2 상부 수평부(142a)와 두께 방향으로 대향되며 제2 상부 수평부(142a)로부터 하측에 소정 간격 이격되게 배치된다.
제2 수직부(142c)는 제2 상부 수평부(142a)의 외측 단부와 제2 하부 수평부(142b)의 외측 단부를 서로 연결한다.
이때, 제2 수직부(142c)는 세라믹 본체(110)의 길이 방향의 외측으로 볼록하게 곡면을 가질 수 있다.
또한, 제2 단자 전극(142)의 제2 수직부(142c)의 곡률은 100㎛ 이상이며, 세라믹 본체(110)와 제1 및 제2 외부 전극(131, 132)을 포함하는 적층 세라믹 커패시터 전체 두께의 1/2 이하일 있다.
이때, 제2 수직부(142c)의 곡률이 100㎛ 미만인 경우 제2 단자 전극(142)의 탄성력에 의한 진동흡수가 원활히 이루어지지 않아 커패시터에서 전달된 압전 진동이 기판 등으로 그대로 유입될 수 있는 문제점이 발생할 수 있으며, 제2 수직부(142c)의 곡률이 세라믹 본체(110)와 제1 및 제2 외부 전극(131, 132)을 포함하는 적층 세라믹 커패시터 전체 두께의 1/2를 초과하는 경우 전체 칩의 높이가 커져 실장시 칩이 쓰러지는 예컨대 툼스톤(tombstone) 현상이 일어나는 문제점이 발생할 수 있다.
또한, 제2 수직부(142c)는 제2 외부 전극(132)의 전면부(132a) 보다 길이 방향으로 바깥쪽에 위치할 수 있다.
그리고, 제2 상부 수평부(142a), 제2 하부 수평부(142b) 및 제2 수직부(142c)의 구성에 따라, 제2 단자 전극(142)은 하부에 세라믹 본체(110)의 길이 방향의 안쪽을 향하는 제2 홈부(152)을 가질 수 있다.
따라서, 제2 단자 전극(142)는 대체로 '⊃'자와 같은 형상으로 이루어질 수 있다.
이렇게 구성된 제2 단자 전극(142)은 탄성력에 의해 적층 세라믹 커패시터(101)의 압전 특성에 의해 발생되는 기계적 진동 중 일부를 흡수하여 상기 진동이 기판에 전달되는 양을 감소시켜 어쿠스틱 노이즈를 저감시킬 수 있다.
특히, 적층 세라믹 커패시터(101)에서 발생되는 진동은 제1 단자 전극(142)의 곡면으로 이루어진 제2 수직부(142c)에서 집중적으로 상쇄되어 상기 기판에 전달되는 진동을 감소시킬 수 있다.
또한, 적층 세라믹 커패시터(101)를 상기 기판에 실장하면 솔더는 제2 단자 전극(142)과 상기 기판을 접합하게 되는데, 이때 제2 수직부(142c)는 적층 세라믹 커패시터(101)를 상기 기판으로부터 소정 높이 이격시킬 뿐만 아니라, 상기 솔더가 제2 수직부(142c)의 곡면에 의해 하단에 마련되는 제2 홈(142d)에 수용되는 형태가 되므로, 상기 솔더가 제2 단자 전극(142)의 제2 수직부(142c)를 타고 올라가 제2 외부 전극(132)과 직접 접촉되는 것을 방지하여 어쿠스틱 노이즈를 더 저감시킬 수 있다.
도 7은 제1 및 제2 단자 전극(141', 142')의 다른 실시 형태를 나타낸 것이다.
도 4를 참조하면, 제1 단자 전극(141')은 제1 상부 수평부(141a'), 제1 하부 수평부(141b) 및 곡면의 제1 수직부(141c)를 포함한다.
이때, 제1 상부 수평부(141a')에는 제1 홈(143)이 형성될 수 있다.
또한, 제1 홈(143)은 세라믹 본체(110)의 길이 방향의 안쪽을 향해 개방되는 절개홈으로 형성될 수 있다.
이러한 제1 홈(143)은 제1 단자 전극(141')과 제1 외부 전극(131)이 접촉되는 면적을 줄여 적층 세라믹 커패시터(101)로부터 기판으로 전달되는 진동 량을 감소시킬 수 있다.
또한, 제1 상부 수평부(141a')에서 제1 홈(143)의 면적은 제1 상부 수평부(141a')의 면적의 50% 미만일 수 있다.
이때, 상기 면적이 제1 상부 수평부(141a')의 면적의 50% 이상인 경우 적층 세라믹 커패시터(101)와 제1 단자 전극(141') 사이의 고착강도가 저하되어 기판에 실장 후 외부 충격이 가해지면 쉽게 칩이 이탈되는 문제점이 발생할 수 있다.
제2 단자 전극(142')은 제2 상부 수평부(142a'), 제2 하부 수평부(142b') 및 곡면의 제2 수직부(142c')를 포함한다.
이때, 제2 상부 수평부(142a')에는 제2 홈(144)이 형성될 수 있다.
또한, 제2 홈(144)은 세라믹 본체(110)의 길이 방향의 안쪽을 향해 개방되는 절개홈으로 형성될 수 있다.
이러한 제2 홈(144)은 제2 단자 전극(142')과 제2 외부 전극(132)이 접촉되는 면적을 줄여 적층 세라믹 커패시터(101)로부터 기판으로 전달되는 진동 량을 감소시킬 수 있다.
또한, 제2 상부 수평부(142a')에서 제2 홈(144)의 면적은 제2 상부 수평부(142a')의 면적의 50% 미만일 수 있다.
이때, 상기 면적이 제2 상부 수평부(142a')의 면적의 50% 이상인 경우 적층 세라믹 커패시터(101)와 제1 단자 전극(142') 사이의 고착강도가 저하되어 기판에 실장 후 외부 충격이 가해지면 쉽게 칩이 이탈되는 문제점이 발생할 수 있다.
한편, 이러한 제1 및 제2 단자 전극(141, 142)은 도전성 물질로서, 예컨대 도전성을 갖는 금속, 전도성 에폭시 등의 전도성 수지 또는 금속이 코팅된 기판 등 여러 가지를 사용할 수 있으며, 본 발명의 단자 전극의 재질이 이러한 특정 물질로 한정되는 것은 아니다.
본 실시 형태에서, 제1 및 제2 도전성 접착층(161, 162)은 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)의 하면과 제1 및 제2 단자 전극(141, 142)의 제1 및 제2 상부 수평부(141a, 142a) 사이에 개재되어 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 단자 전극(141, 142)을 각각 전기적으로 연결한다.
이때, 제1 및 제2 도전성 접착층(161, 162)은 고융점 솔더 또는 도전성 페이스트로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 도전성 접착층(161, 162)의 면적은 제1 및 제2 단자 전극(131, 132)의 제1 및 제2 상부 수평부(141a, 142a)의 면적 보다 각각 작게 형성될 수 있다.
위와 같이 제1 및 제2 도전성 접착층(161, 162)의 면적을 최소화하면, 적층 세라믹 커패시터로부터 제1 및 제2 단자 전극(141, 142)으로 직접 전달되는 진동의 양이 줄어들게 되므로, 결과적으로 어쿠스틱 노이즈를 저감시킬 수 있게 된다.
이때, 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 단자 전극(141, 142)은 제1 및 제2 도전성 접착층(161, 162)에 의해 면 접촉하므로, 고착강도 측면에서 문제는 발생하지 않는다.
본 실시 형태에 따르면, 적층 세라믹 커패시터(101)가 기판에 실장된 상태에서 세라믹 본체(110)의 길이 방향의 제1 및 제2 측면에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창 및 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)이 형성된 세라믹 본체(110)의 길이 방향의 제1 및 제2 측면은 포아송 효과(Poisson effect)에 의해 세라믹 본체(110)의 두께 방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 된다.
이때, 제1 및 제2 단자 전극(141, 142)은 적층 세라믹 커패시터(101)와 기판 사이에 소정의 간격을 확보할 수 있도록 하여 제1 및 제2 외부 전극(131, 132)과 솔더가 직접 닿지 않도록 할 뿐만 아니라, 적층 세라믹 커패시터의 제1 및 제2 외부 전극(131, 132)을 통해 기판으로 전달되는 진동 중 일부를 제1 및 제2 단자 전극(141, 142)의 탄성력에 의해 흡수하는 기능을 통해 어쿠스틱 노이즈를 저감시킬 수 있다.
또한, 제1 및 제 단자 전극(141, 142)은 기판의 휨 등에 발생되는 기계응력 및 외부로부터 전달되는 충격 등을 흡수함으로써, 적층 세라믹 커패시터(101)로 응력이 전달되지 않도록 하며, 적층 세라믹 커패시터(101)의 크랙 발생을 방지하는 효과를 기대할 수 있다.
변형 예
도 8은 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 도시한 사시도이고, 도 9는 도 8의 측면도이고, 도 10은 도 8의 적층 세라믹 전자 부품의 내부 전극의 일 실시 형태를 나타낸 분해사시도이다.
여기서, 적층 세라믹 전자 부품(1000)의 제1 및 제2 단자 전극(141, 142)의 구조는 앞서 설명한 실시 형태와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략하며, 앞선 실시 형태와 비교하여 변경된 적층 세라믹 커패시터(1010)의 구조에 대해서 구체적으로 설명하기로 한다.
도 8 내지 도 10을 참조하면, 본 실시 형태의 적층 세라믹 커패시터(1010)는, 세라믹 본체(1100); 복수의 제1 및 제2 내부 전극(1210, 1220); 제1 내부 전극(1210)과 접속되는 제1 및 제2 외부 전극(1310, 1320); 및 제2 내부 전극(1220)과 접속되는 제3 및 제4 외부 전극(1330, 1340); 을 포함한다.
세라믹 본체(1100)는 두께 방향으로 적층되는 복수의 유전체층(1110)을 포함한다.
제1 및 제2 내부 전극(1210, 1220)은 세라믹 본체(1100) 내에서 유전체층(1110)을 사이에 두고 번갈아 배치된다.
제1 내부 전극(1210)은 제1 몸체부((1210a)와, 제1 몸체부(1210a)에서 폭 방향의 양측으로 서로 마주보게 연장되는 제1 및 제2 리드부(1210b, 1210c)를 포함할 수 있다.
이때, 제1 및 제2 리드부(1210b, 1210c)는 세라믹 본체(1100)의 폭 방향의 양 측면을 통해 각각 노출될 수 있다.
제2 내부 전극(1220)은 제1 몸체부(1210a)와 상하로 오버랩되는 제2 몸체부(1220a)와, 제2 몸체부(1220a)에서 폭 방향의 양측으로 서로 마주보게 연장되는 제3 및 제4 리드부(1220b, 1220c)를 포함할 수 있다.
제3 및 제4 리드부(1220b, 1220c)는 세라믹 본체(1100)의 길이 방향을 따라 제1 및 제2 리드부(1210b, 1210c)와 각각 이격되는 위치에 배치되며, 세라믹 본체(1100)의 폭 방향의 양 측면을 통해 각각 노출될 수 있다.
제1 및 제2 외부 전극(1310, 1320)은 세라믹 본체(1100)의 폭 방향의 양 측면에서 세라믹 본체(1100)의 실장 면인 하면의 일부까지 각각 연장되게 배치될 수 있다.
또한, 제1 및 제2 외부 전극(1310, 1320)은 제1 및 제2 리드부(1210b, 1210c)의 노출된 단부와 각각 접촉되어 전기적으로 접속될 수 있다.
또한, 제1 및 제2 외부 전극(1310, 1320)에서 세라믹 본체(1100)의 하면에 배치된 부분은 제1 단자 전극(141)의 제1 상부 수평부(141a) 위에 배치되며, 제1 도전성 접착층(161)에 의해 서로 전기적으로 접속될 수 있다.
이때, 제1 및 제2 외부 전극(1310, 1320)은 예를 들어 고착강도 향상 등을 위해 필요시 세라믹 본체(1100)의 실장 반대 면인 상면의 일부까지 각각 연장되게 배치될 수 있다.
제3 및 제4 외부 전극(1330, 1340)은 세라믹 본체(1100)의 길이 방향을 따라 제1 및 제2 외부 전극(1310, 1320)과 각각 이격되는 위치에 배치되며, 세라믹 본체(1100)의 폭 방향의 양 측면에서 세라믹 본체(1100)의 실장 면인 하면의 일부까지 각각 연장되게 배치될 수 있다.
또한, 제3 및 제4 외부 전극(1330, 1340)은 제3 및 제4 리드부(1220b, 1220c)의 노출된 단부와 각각 접촉되어 전기적으로 접속될 수 있다.
또한, 제3 및 제4 외부 전극(1330, 1340)에서 세라믹 본체(1100)의 하면에 배치된 부분은 제2 단자 전극(142)의 제2 상부 수평부(142a) 위에 배치되며, 제2 도전성 접착층(162)에 의해 서로 전기적으로 접속될 수 있다.
이때, 제3 및 제4 외부 전극(1330, 1340)은 예를 들어 고착강도 향상 등을 위해 필요시 세라믹 본체(1100)의 실장 반대 면인 상면의 일부까지 각각 연장되게 배치될 수 있다.
도 11은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 도시한 사시도이고, 도 12는 도 11의 측면도이고, 도 13은 도 11의 적층 세라믹 전자 부품의 내부 전극의 일 실시 형태를 나타낸 분해사시도이다.
여기서, 적층 세라믹 전자부품(1000')의 제1 및 제2 단자 전극(141, 142)의 구조는 앞서 설명한 실시 형태와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략하며, 앞선 실시 형태와 비교하여 변경된 적층 세라믹 커패시터(1010')의 구조에 대해서 구체적으로 설명하기로 한다.
도 11 내지 도 13을 참조하면, 본 실시 형태의 적층 세라믹 커패시터(1010')는, 세라믹 본체(1100'); 복수의 제1 및 제2 내부 전극(1210', 1220'); 및 제1 및 제2 내부 전극(1210', 1220')과 각각 접속되는 제1 및 제2 외부 전극(1310', 1320'); 을 포함한다.
세라믹 본체(1100')는 폭 방향으로 적층되는 복수의 유전체층(1110')을 포함한다.
제1 및 제2 내부 전극(1210', 1220')은 세라믹 본체(1100') 내에서 유전체층(1110)을 사이에 두고 번갈아 배치된다.
제1 내부 전극(1210')은 제1 몸체부((1210a')와, 제1 몸체부(1210a')에서 두께 방향의 하면을 통해 노출되도록 연장되는 제1 리드부(1210b')를 포함할 수 있다.
제2 내부 전극(1220')은 제1 몸체부(1210a')와 폭 방향으로 오버랩되는 제2 몸체부(1220a')와, 제2 몸체부(1220a')에서 두께 방향의 하면을 통해 노출되도록 연장되는 제2 리드부(1220b')를 포함할 수 있다.
제2 리드부(1220b')는 세라믹 본체(1100')의 길이 방향을 따라 제1 리드부(1210b')와 이격되는 위치에 배치된다.
제1 및 제2 외부 전극(1310', 1320')은 세라믹 본체(1100')의 두께 방향의 하면에 서로 이격되게 배치될 수 있다.
또한, 제1 및 제2 외부 전극(1310', 1320')은 제1 및 제2 리드부(1210b', 1220b')의 노출된 단부와 각각 접촉되어 전기적으로 접속된다.
이때, 제1 및 제2 외부 전극(1310', 1320')은 예를 들어 고착강도 향상 등을 위해 필요시 세라믹 본체(1100')의 폭 방향의 양 측면의 일부까지 각각 연장되게 배치될 수 있다.
또한, 제1 외부 전극(1310')은 제1 단자 전극(141)의 제1 상부 수평부(141a) 위에 배치되며, 제1 도전성 접착층(161)에 의해 서로 전기적으로 접속될 수 있다.
제2 외부 전극(1320')은 제2 단자 전극(142)의 제2 상부 수평부(142a) 위에 배치되며, 제2 도전성 접착층(162)에 의해 서로 전기적으로 접속될 수 있다.
제1 내부 전극(1210')은 필요시 제1 몸체부((1210a')에서 두께 방향의 상면을 통해 노출되도록 연장되는 제3 리드부(1210c')를 더 포함할 수 있다.
제2 내부 전극(1220')은 필요시 제2 몸체부(1220a')에서 두께 방향의 상면을 통해 노출되도록 연장되는 제4 리드부(1220c')를 더 포함할 수 있다.
이때, 제4 리드부(1220c')는 세라믹 본체(1100')의 길이 방향을 따라 제3 리드부(1210c')와 이격되는 위치에 배치된다.
이때, 세라믹 본체(1100')의 두께 방향의 상면에는 제3 및 제4 외부 전극(1330', 1340')이 서로 이격되게 배치될 수 있다.
제3 및 제4 외부 전극(1330', 1340')은 제3 및 제4 리드부(1210c', 1220c')의 노출된 단부와 각각 접촉되어 전기적으로 접속된다.
또한, 제3 및 제4 외부 전극(1330', 1340')은 예를 들어 고착강도 향상 등을 위해 필요시 세라믹 본체(1100')의 폭 방향의 양 측면의 일부까지 각각 연장되게 배치될 수 있다.
적층 세라믹 전자 부품의 실장 기판
도 14를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품의 실장 기판(200)은 적층 세라믹 전자 부품이 수평하게 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
이때, 적층 세라믹 전자 부품은 제1 및 제2 단자 전극(141, 142)의 제1 및 제2 하부 수평부(141b, 142b)가 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 기판(210)과 전기적으로 연결될 수 있다.
위와 같이 적층 세라믹 전자 부품이 기판(210)에 실장된 상태에서 전압을 인가하면 어쿠스틱 노이즈가 발생할 수 있다.
이때, 제1 및 제2 전극 패드(221, 222)의 크기는 적층 세라믹 전자 부품의 제1 및 제2 단자 전극(141, 142)과 제1 및 제2 전극 패드(221, 222)를 연결하는 솔더(231, 232)의 양을 결정하는 지표가 될 수 있으며, 이러한 솔더(231, 232)의 양에 따라 어쿠스틱 노이즈의 크기가 조절될 수 있다.
또한, 적층 세라믹 전자 부품의 제1 및 제2 단자 전극(141, 142)은 기판(210)의 휨 등에 의해 발생되는 기계적 응력을 흡수하여 적층 세라믹 커패시터(101)로 이 응력이 전달되지 않도록 하여 크랙(crack) 등의 손상을 방지할 수 있는 효과가 있다.
한편, 도 15는 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품의 실장 기판을 각각 도시한 것이다. 여기서, 적층 세라믹 커패시터의 구조를 제외하고는 앞서 설명한 실시 형태와 유사한 구조를 가지므로, 상세한 설명은 생략한다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 1000, 1000' ; 적층 세라믹 전자 부품
101, 1010, 1010' ; 적층 세라믹 커패시터
110, 1100, 1100' ; 세라믹 본체
111, 1110, 1110' ; 유전체층
112, 113 ; 커버층
121, 1210, 1210' ; 제1 내부 전극
122, 1220, 1220' ; 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극
1310-1340 ; 제1 내지 제4 외부 전극
141, 142 ; 제1 및 제2 단자 전극
141a, 142a ; 제1 및 제2 상부 수평부
141b, 142b ; 제1 및 제2 하부 수평부
141c, 142c ; 제1 및 제2 수직부
141d, 142d ; 제1 및 제2 홈
151 ; 152 ; 제1 및 제2 홈부
161, 162 ; 제1 및 제2 도전성 접착층
200 ; 실장 기판
210 ; 기판
221, 222 ; 제1 및 제2 전극 패드
231, 232 ; 솔더
101, 1010, 1010' ; 적층 세라믹 커패시터
110, 1100, 1100' ; 세라믹 본체
111, 1110, 1110' ; 유전체층
112, 113 ; 커버층
121, 1210, 1210' ; 제1 내부 전극
122, 1220, 1220' ; 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극
1310-1340 ; 제1 내지 제4 외부 전극
141, 142 ; 제1 및 제2 단자 전극
141a, 142a ; 제1 및 제2 상부 수평부
141b, 142b ; 제1 및 제2 하부 수평부
141c, 142c ; 제1 및 제2 수직부
141d, 142d ; 제1 및 제2 홈
151 ; 152 ; 제1 및 제2 홈부
161, 162 ; 제1 및 제2 도전성 접착층
200 ; 실장 기판
210 ; 기판
221, 222 ; 제1 및 제2 전극 패드
231, 232 ; 솔더
Claims (34)
- 세라믹 본체의 실장 면에 서로 이격되게 배치되는 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터;
상기 제1 및 제2 외부 전극의 하면에 배치되는 상부 수평부, 상기 상부 수평부에서 하측으로 이격되게 배치되는 하부 수평부 및 상기 상부 수평부의 일 단부와 상기 하부 수평부의 일 단부를 연결하는 곡면의 수직부를 각각 포함하며, 상기 적층 세라믹 커패시터의 실장 면에 '⊂' 및 '⊃'자 형상으로 서로 마주보게 배치되는 제1 및 제2 단자 전극; 및
상기 제1 및 제2 외부 전극의 하면과 상기 제1 및 제2 단자 전극의 상부 수평부 사이에 각각 개재되는 제1 및 제2 도전성 접착층; 을 포함하는 적층 세라믹 전자 부품.
- 삭제
- 제1항에 있어서,
상기 제1 및 제2 도전성 접착층의 면적이 상기 제1 및 제2 단자 전극의 상부 수평부의 면적 보다 각각 작은 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 단자 전극의 상부 수평부에 홈이 각각 형성되는 적층 세라믹 전자 부품.
- 제4항에 있어서,
상기 홈은, 상기 세라믹 본체의 길이 방향의 안쪽으로 마주보는 면이 개방되는, 절개홈으로 형성되는 적층 세라믹 전자 부품.
- 제4항에 있어서,
상기 각각의 상부 수평부에서 상기 홈의 면적은 상부 수평부의 면적의 50% 미만인 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 단자 전극은 수직부의 곡률이 각각 100㎛ 이상이며, 상기 각각의 수직부의 곡률이 상기 세라믹 본체와 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터 전체 두께의 1/2 이하인 적층 세라믹 전자 부품.
- 두께 방향으로 적층되는 복수의 유전체층을 포함하는 세라믹 본체;
상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 길이 방향의 양 측면을 통해 번갈아 노출되도록 배치되는 복수의 제1 및 제2 내부 전극; 및
상기 세라믹 본체의 길이 방향의 양 측면을 각각 덮으며 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 전면부와, 상기 제1 및 제2 전면부로부터 각각 연장되어 상기 세라믹 본체의 둘레 면의 일부를 덮는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 을 포함하는 적층 세라믹 커패시터;
상기 제1 및 제2 외부 전극의 제1 및 제2 밴드부의 하면에 배치되는 상부 수평부, 상기 상부 수평부에서 하측으로 이격되게 배치되는 하부 수평부 및 상기 상부 수평부의 일 단부와 상기 하부 수평부의 일 단부를 연결하는 곡면의 수직부를 각각 포함하며, 상기 적층 세라믹 커패시터의 하면에 '⊂' 및 '⊃'자 형상으로 서로 마주보게 배치되는 제1 및 제2 단자 전극; 및
상기 제1 및 제2 외부 전극의 하면과 상기 제1 및 제2 단자 전극의 상부 수평부 사이에 각각 개재되는 제1 및 제2 도전성 접착층; 을 포함하는 적층 세라믹 전자 부품.
- 삭제
- 제8항에 있어서,
상기 제1 및 제2 도전성 접착층의 면적이 상기 제1 및 제2 단자 전극의 상부 수평부의 면적 보다 각각 작은 적층 세라믹 전자 부품.
- 제8항에 있어서,
상기 제1 및 제2 단자 전극의 상부 수평부에 홈이 각각 형성되는 적층 세라믹 전자 부품.
- 제11항에 있어서,
상기 홈은, 상기 세라믹 본체의 길이 방향의 안쪽으로 마주보는 면이 개방되는, 절개홈으로 형성되는 적층 세라믹 전자 부품.
- 제11항에 있어서,
상기 각각의 상부 수평부에서 상기 홈의 면적은 상부 수평부의 면적의 50% 미만인 적층 세라믹 전자 부품.
- 제8항에 있어서,
상기 제1 및 제2 단자 전극은 수직부의 곡률이 각각 100㎛ 이상이며, 상기 각각의 수직부의 곡률이 상기 세라믹 본체와 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터 전체 두께의 1/2 이하인 적층 세라믹 전자 부품.
- 제8항에 있어서,
상기 세라믹 본체는 최상부의 내부 전극의 상부 및 최하부의 내부 전극의 하부에 커버층이 각각 배치되는 적층 세라믹 전자 부품.
- 두께 방향으로 적층되는 복수의 유전체층을 포함하는 세라믹 본체;
상기 세라믹 본체의 폭 방향의 양 측면을 통해 각각 노출되는 제1 및 제2 리드부를 가지는 복수의 제1 내부 전극;
상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 제1 내부 전극과 번갈아 배치되며, 상기 세라믹 본체의 폭 방향의 양 측면을 통해 각각 노출되며 상기 세라믹 본체의 길이 방향을 따라 상기 제1 및 제2 리드부와 각각 이격되게 배치되는 제3 및 제4 리드부를 가지는 복수의 제2 내부 전극;
상기 세라믹 본체의 폭 방향의 양 측면에서 상기 세라믹 본체의 하면의 일부까지 각각 연장되게 배치되며, 상기 제1 및 제2 리드부와 각각 접속되는 제1 및 제2 외부 전극; 및
상기 세라믹 본체의 폭 방향의 양 측면에서 상기 세라믹 본체의 하면의 일부까지 각각 연장되게 배치되며, 상기 제3 및 제4 리드부와 각각 접속되는 제3 및 제4 외부 전극; 을 포함하는 적층 세라믹 커패시터; 및
상기 적층 세라믹 커패시터의 하면에 '⊂' 및 '⊃'자 형상으로 서로 마주보게 배치되는 제1 및 제2 단자 전극; 을 포함하며,
상기 제1 단자 전극은, 상기 제1 및 제2 외부 전극의 하면에 배치되는 제1 상부 수평부, 상기 제1 상부 수평부에서 하측으로 이격되게 배치되는 제1 하부 수평부 및 상기 제1 상부 수평부의 일 단부와 상기 제1 하부 수평부의 일 단부를 연결하는 곡면의 제1 수직부를 포함하고,
상기 제2 단자 전극은, 상기 제3 및 제4 외부 전극의 하면에 배치되는 제2 상부 수평부, 상기 제2 상부 수평부에서 하측으로 이격되게 배치되는 제2 하부 수평부 및 상기 제2 상부 수평부의 일 단부와 상기 제2 하부 수평부의 일 단부를 연결하는 곡면의 제2 수직부를 포함하며,
상기 제1 및 제2 외부 전극과 상기 제1 단자 전극의 제1 상부 수평부 사이에 개재되는 제1 도전성 접착층; 및 상기 제3 및 제4 외부 전극과 상기 제2 단자 전극의 제2 상부 수평부 사이에 개재되는 제2 도전성 접착층을 포함하는 적층 세라믹 전자 부품.
- 삭제
- 제16항에 있어서,
상기 제1 및 제2 도전성 접착층의 면적이 상기 제1 및 제2 단자 전극의 제1 및 제2 상부 수평부의 면적 보다 각각 작은 적층 세라믹 전자 부품.
- 제16항에 있어서,
상기 제1 및 제2 단자 전극의 제1 및 제2 상부 수평부에 홈이 각각 형성되는 적층 세라믹 전자 부품.
- 제19항에 있어서,
상기 홈은, 상기 세라믹 본체의 길이 방향의 안쪽으로 마주보는 면이 개방되는, 절개홈으로 형성되는 적층 세라믹 전자 부품.
- 제19항에 있어서,
상기 각각의 상부 수평부에서 상기 홈의 면적은 상부 수평부의 면적의 50% 미만인 적층 세라믹 전자 부품.
- 제16항에 있어서,
상기 제1 및 제2 단자 전극은 수직부의 곡률이 각각 100㎛ 이상이며, 상기 각각의 수직부의 곡률이 상기 세라믹 본체와 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터 전체 두께의 1/2 이하인 적층 세라믹 전자 부품.
- 제16항에 있어서,
상기 세라믹 본체는 최상부의 내부 전극의 상부 및 최하부의 내부 전극의 하부에 커버층이 각각 배치되는 적층 세라믹 전자 부품.
- 폭 방향으로 적층되는 복수의 유전체층을 포함하는 세라믹 본체;
상기 세라믹 본체의 두께 방향의 하면을 통해 노출되는 제1 리드부를 가지는 복수의 제1 내부 전극;
상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 제1 내부 전극과 번갈아 배치되며, 상기 세라믹 본체의 두께 방향의 하면을 통해 노출되며 상기 세라믹 본체의 길이 방향을 따라 상기 제1 리드부와 이격되게 배치되는 제2 리드부를 가지는 복수의 제2 내부 전극; 및
상기 세라믹 본체의 두께 방향의 하면에 서로 이격되게 배치되며, 상기 제1 및 제2 리드부와 각각 접속되는 제1 및 제2 외부 전극; 을 포함하는 적층 세라믹 커패시터;
상기 제1 및 제2 외부 전극에 배치되는 상부 수평부, 상기 상부 수평부에서 하측으로 이격되게 배치되는 하부 수평부 및 상기 상부 수평부의 일 단부와 상기 하부 수평부의 일 단부를 연결하는 곡면의 수직부를 각각 포함하며, 상기 적층 세라믹 커패시터의 하면에 '⊂' 및 '⊃'자 형상으로 서로 마주보게 배치되는 제1 및 제2 단자 전극; 및
상기 제1 및 제2 외부 전극과 상기 제1 및 제2 단자 전극의 상부 수평부 사이에 각각 개재되는 제1 및 제2 도전성 접착층; 을 포함하는 적층 세라믹 전자 부품.
- 삭제
- 제24항에 있어서,
상기 제1 및 제2 도전성 접착층의 면적이 상기 제1 및 제2 단자 전극의 상부 수평부의 면적 보다 각각 작은 적층 세라믹 전자 부품.
- 제24항에 있어서,
상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 하면에서 상기 세라믹 본체의 폭 방향의 양 측면의 일부까지 각각 연장되게 배치되는 적층 세라믹 전자 부품.
- 제24항에 있어서,
상기 세라믹 본체의 두께 방향의 상면에 서로 이격되게 배치되는 제3 및 제4 외부 전극을 더 포함하며,
상기 제1 내부 전극은 상기 세라믹 본체의 두께 방향의 상면을 통해 노출되며, 상기 제3 외부 전극과 접속되는 제3 리드부를 가지며,
상기 제2 내부 전극은 상기 세라믹 본체의 두께 방향의 상면을 통해 노출되며, 상기 제4 외부 전극과 접속되는 제4 리드부를 가지는 적층 세라믹 전자 부품.
- 제28항에 있어서,
상기 제3 및 제4 외부 전극은 상기 세라믹 본체의 상면에서 상기 세라믹 본체의 폭 방향의 양 측면의 일부까지 각각 연장되게 배치되는 적층 세라믹 전자 부품.
- 제24항에 있어서,
상기 제1 및 제2 단자 전극의 상부 수평부에 홈이 각각 형성되는 적층 세라믹 전자 부품.
- 제30항에 있어서,
상기 홈은, 상기 세라믹 본체의 길이 방향의 안쪽으로 마주보는 면이 개방되는, 절개홈으로 형성되는 적층 세라믹 전자 부품.
- 제30항에 있어서,
상기 각각의 상부 수평부에서 상기 홈의 면적은 상부 수평부의 면적의 50% 미만인 적층 세라믹 전자 부품.
- 제24항에 있어서,
상기 제1 및 제2 단자 전극은 수직부의 곡률이 각각 100㎛ 이상이며, 상기 각각의 수직부의 곡률이 상기 세라믹 본체와 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터 전체 두께의 1/2 이하인 적층 세라믹 전자 부품.
- 상부에 복수의 전극 패드를 갖는 기판; 및
상기 전극 패드에 단자 전극의 하부 수평부가 접합되도록 상기 기판 상에 실장되는 상기 제1항, 제3항 내지 제8항, 제10항 내지 제16항, 제18항 내지 제24항 및 제26항 내지 제33항 중 어느 한 항의 적층 세라믹 전자 부품; 을 포함하는 적층 세라믹 전자 부품의 실장 기판.
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|---|---|
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| KR (1) | KR101607020B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190032083A (ko) * | 2017-09-19 | 2019-03-27 | 삼성전기주식회사 | 적층형 전자 부품 및 그 실장 기판 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10366836B2 (en) | 2010-05-26 | 2019-07-30 | Kemet Electronics Corporation | Electronic component structures with reduced microphonic noise |
| US10381162B2 (en) | 2010-05-26 | 2019-08-13 | Kemet Electronics Corporation | Leadless stack comprising multiple components |
| JP6634990B2 (ja) * | 2016-09-21 | 2020-01-22 | 株式会社村田製作所 | セラミック電子部品およびその実装構造 |
| EP3306631A3 (en) * | 2016-10-04 | 2018-06-06 | Kemet Electronics Corporation | Leadless stack comprising multiple components |
| JP6732633B2 (ja) * | 2016-11-07 | 2020-07-29 | 株式会社ジャパンディスプレイ | 電子機器及び表示装置 |
| US10347425B2 (en) * | 2017-05-04 | 2019-07-09 | Samsung Electro-Mechanics Co., Ltd. | Multilayer electronic component and board having the same |
| WO2019032294A1 (en) * | 2017-08-07 | 2019-02-14 | Kemet Electronics Corporation | WIRELESS BATTERY COMPRISING MULTIPLE COMPONENTS |
| WO2019051346A1 (en) * | 2017-09-08 | 2019-03-14 | Kemet Electronics Corporation | HIGH-DENSITY MULTI-COMPONENT HOUSINGS IN SERIES |
| CN111771289B (zh) * | 2018-04-26 | 2023-09-05 | 株式会社村田制作所 | 发光装置以及电容器 |
| KR102561930B1 (ko) * | 2018-05-04 | 2023-08-01 | 삼성전기주식회사 | 전자 부품 |
| KR102538898B1 (ko) * | 2018-06-08 | 2023-06-01 | 삼성전기주식회사 | 전자 부품 |
| JP6962282B2 (ja) * | 2018-06-27 | 2021-11-05 | 株式会社村田製作所 | 積層セラミック電子部品 |
| JP7097761B2 (ja) * | 2018-06-27 | 2022-07-08 | 株式会社村田製作所 | 積層セラミック電子部品 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009065198A (ja) * | 2008-11-17 | 2009-03-26 | Murata Mfg Co Ltd | 積層コンデンサ |
| US20090316330A1 (en) * | 2008-06-20 | 2009-12-24 | Murata Manufacturing Co., Ltd. | Multilayer ceramic electronic component and manufacturing method thereof |
| JP2012033655A (ja) * | 2010-07-29 | 2012-02-16 | Tdk Corp | セラミックコンデンサ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11251176A (ja) | 1998-03-02 | 1999-09-17 | Murata Mfg Co Ltd | セラミック電子部品 |
| JP3847265B2 (ja) | 2003-03-20 | 2006-11-22 | Ｔｄｋ株式会社 | 電子部品 |
| JP5045649B2 (ja) | 2008-11-17 | 2012-10-10 | 株式会社村田製作所 | セラミックコンデンサ及びそれを備えた電子部品 |
| JP2012033651A (ja) * | 2010-07-29 | 2012-02-16 | Tdk Corp | セラミックコンデンサ |
| JP5605342B2 (ja) * | 2010-11-09 | 2014-10-15 | 株式会社村田製作所 | 電子部品及び基板モジュール |
| JP5287934B2 (ja) * | 2011-06-13 | 2013-09-11 | Ｔｄｋ株式会社 | 積層コンデンサ及び積層コンデンサの製造方法 |
| KR20140050210A (ko) | 2012-10-18 | 2014-04-29 | 삼성전기주식회사 | 적층 세라믹 전자 부품 |
-
2014
- 2014-10-23 KR KR1020140144355A patent/KR101607020B1/ko active IP Right Grant
-
2015
- 2015-03-24 US US14/667,575 patent/US9697953B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090316330A1 (en) * | 2008-06-20 | 2009-12-24 | Murata Manufacturing Co., Ltd. | Multilayer ceramic electronic component and manufacturing method thereof |
| JP2009065198A (ja) * | 2008-11-17 | 2009-03-26 | Murata Mfg Co Ltd | 積層コンデンサ |
| JP2012033655A (ja) * | 2010-07-29 | 2012-02-16 | Tdk Corp | セラミックコンデンサ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190032083A (ko) * | 2017-09-19 | 2019-03-27 | 삼성전기주식회사 | 적층형 전자 부품 및 그 실장 기판 |
| KR102499464B1 (ko) * | 2017-09-19 | 2023-02-14 | 삼성전기주식회사 | 적층형 전자 부품 및 그 실장 기판 |
Also Published As
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