KR20160085466A - 적층 세라믹 전자 부품 및 그 실장 기판 - Google Patents
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Abstract
본 발명은, 적층 세라믹 커패시터의 세라믹 본체의 상하 주면 및 외부 전극의 전면부와 밴드부의 상하 면을 감싸도록 배치된 절연 프레임을 포함하며, 상기 절연 프레임의 외면에 외부 도체 전극이 배치되고, 상기 절연 프레임의 내면에 상기 외부 전극과 접속되는 내부 도체 전극이 배치되며, 상기 외부 도체 전극과 상기 내부 도체 전극이 서로 전기적으로 연결되는 적층 세라믹 전자 부품을 제공한다.
Description
본 발명은 적층 세라믹 전자 부품 및 그 실장 기판에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 또는 서미스터 등이 있다.
이러한 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다.
이러한 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.
이때, 상기 유전체층은 압전성을 갖기 때문에, 상기 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 세라믹 본체의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
이러한 진동은 상기 적층 세라믹 커패시터의 외부 전극 및 상기 외부 전극과 기판을 연결하는 솔더를 통해 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
더욱이, 근래의 전자 기기는 기구 부품의 정음화가 진행되고 있어서, 위와 같이 적층 세라믹 커패시터가 발생시키는 어쿠스틱 노이즈가 보다 두드러지게 나타날 수 있다.
이러한 어쿠스틱 노이즈의 장애는 기기의 동작 환경이 조용한 경우, 사용자가 어쿠스틱 노이즈를 이상한 소리라 생각하여 기기의 고장으로 파악할 수 있다.
또한, 음성 회로를 가진 기기에서는 음성 출력에 어쿠스틱 노이즈가 중첩되면서 기기의 품질이 저하되는 문제점이 발생될 수 있다.
본 발명의 목적은 어쿠스틱 노이즈가 저감된 적층 세라믹 전자 부품 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 적층 세라믹 커패시터의 세라믹 본체의 상하 주면 및 외부 전극의 전면부와 밴드부의 상하 면을 감싸도록 배치된 절연 프레임을 포함하며, 상기 절연 프레임의 외면에 외부 도체 전극이 배치되고, 상기 절연 프레임의 내면에 상기 외부 전극과 접속되는 내부 도체 전극이 배치되며, 상기 외부 도체 전극과 상기 내부 도체 전극이 서로 전기적으로 연결되는 적층 세라믹 전자 부품을 제공한다.
본 발명의 다른 측면은, 상부에 복수의 전극 패드를 갖는 기판 및 상기 전극 패드에 외부 도체 전극이 접합되도록 상기 기판에 실장되는 상기 적층 세라믹 전자 부품을 포함하는 적층 세라믹 전자 부품의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 외부 도체 전극 및 절연 프레임의 탄성력이 적층 세라믹 커패시터의 외부 전극을 통해 전달되는 진동을 흡수함으로써 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1에서 적층 세라믹 커패시터를 분리하여 나타낸 분리사시도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품에서 적층 세라믹 커패시터의 내부 전극 구조를 간략하게 나타낸 분리사시도이다.
도 4 및 도 5는 도 1의 적층 세라믹 전자 부품을 제조하는 방법을 개략적으로 나타낸 측단면도이다.
도 6은 도 1의 측단면도이다.
도 7은 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품에서 적층 세라믹 커패시터를 제외하고 나타낸 사시도이다.
도 8은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 전자 부품에서 적층 세라믹 커패시터를 제외하고 나타낸 사시도이다.
도 9는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 전자 부품에서 적층 세라믹 커패시터를 제외하고 나타낸 사시도이다.
도 10은 도 1의 적층 세라믹 전자 부품이 기판에 실장된 모습을 나타낸 측단면도이다.
도 2는 도 1에서 적층 세라믹 커패시터를 분리하여 나타낸 분리사시도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품에서 적층 세라믹 커패시터의 내부 전극 구조를 간략하게 나타낸 분리사시도이다.
도 4 및 도 5는 도 1의 적층 세라믹 전자 부품을 제조하는 방법을 개략적으로 나타낸 측단면도이다.
도 6은 도 1의 측단면도이다.
도 7은 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품에서 적층 세라믹 커패시터를 제외하고 나타낸 사시도이다.
도 8은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 전자 부품에서 적층 세라믹 커패시터를 제외하고 나타낸 사시도이다.
도 9는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 전자 부품에서 적층 세라믹 커패시터를 제외하고 나타낸 사시도이다.
도 10은 도 1의 적층 세라믹 전자 부품이 기판에 실장된 모습을 나타낸 측단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
적층 세라믹 전자 부품
본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품은, 적층 세라믹 커패시터의 세라믹 본체의 상하 주면 및 외부 전극의 전면부와 밴드부의 상하 면을 감싸도록 배치된 절연 프레임을 포함하며, 상기 절연 프레임의 외면에 외부 도체 전극이 배치되고, 상기 절연 프레임의 내면에 상기 외부 전극과 접속되는 내부 도체 전극이 배치되며, 상기 외부 도체 전극과 상기 내부 도체 전극이 서로 전기적으로 연결된다.
이때, 상기 내부 도체 전극과 상기 외부 전극 사이에는 도전성 접착층이 배치될 수 있다.
또한, 상기 외부 도체 전극과 상기 내부 도체 전극은, 상기 절연 프레임에 관통 결합된 비아 전극을 통해 서로 전기적으로 연결되거나, 또는 상기 외부 도체 전극 및 상기 절연 프레임의 일부에 홈부가 형성되고 상기 홈부에 도전성 연결부가 형성되어 서로 전기적으로 연결될 수 있다.
또한, 상기 절연 프레임의 일부는 상기 외부 전극으로부터 이격되게 배치될 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타낸 사시도이고, 도 2는 도 1에서 적층 세라믹 커패시터를 분리하여 나타낸 분리사시도이고, 도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품에서 적층 세라믹 커패시터의 내부 전극 구조를 간략하게 나타낸 분리사시도이고, 도 4 및 도 5는 도 1의 적층 세라믹 전자 부품을 제조하는 방법을 개략적으로 나타낸 측단면도이고, 도 6은 도 1의 측단면도이다.
도 1 내지 도 6을 참조하면, 본 실시 형태에 따른 적층 세라믹 전자 부품(100)은, 적층 세라믹 커패시터(101), 절연 프레임(140), 제1 및 제2 외부 도체 전극(151, 152), 제1 및 제2 내부 도체 전극(153, 154), 제1 및 제2 외부 도체 전극(151, 152)과 제1 및 제2 내부 도체 전극(153, 154)을 각각 접속시키기 위한 전기적 연결 수단을 포함한다.
본 실시 형태의 적층 세라믹 커패시터(101)는, 복수의 유전체층(111)과 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 세라믹 본체(110), 및 제1 및 제2 외부 전극(131, 132)을 포함한다.
세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향(T)으로 적층한 다음 소성한 것이다.
이때, 세라믹 본체(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인하기 어려울 정도로 일체화될 수 있다.
또한, 세라믹 본체(110)는 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 실시 형태에서는, 설명의 편의를 위해, 세라믹 본체(110)의 유전체층(111)이 적층된 두께 방향(T)의 서로 마주보는 면을 상하 면으로, 상기 상하 면을 연결하는 세라믹 본체(110)의 길이 방향(L)의 서로 마주보는 면을 제1 및 제2 측면으로, 상기 제1 및 제2 측면과 수직으로 교차하는 폭 방향(W)의 서로 마주보는 면을 제3 및 제4 측면으로 정의하기로 한다.
또한, 세라믹 본체(110)는 최상부의 제1 또는 제2 내부 전극의 상부에 소정 두께의 상부 커버층(112)이 형성되고, 최하부의 제1 또는 제2 내부 전극의 하부에 하부 커버층(113)이 배치될 수 있다.
상부 커버층(112) 및 하부 커버층(113)은 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 세라믹 본체(110)의 최상부의 내부 전극의 상부와 최하부의 내부 전극의 하부에 각각 적어도 1개 이상 적층하여 형성될 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3(티탄산바륨)계 세라믹 분말 등을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 -yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 중 적어도 하나 이상이 더 포함될 수 있다.
상기 세라믹 첨가제는 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 두께 방향으로 적층된 다음, 소성에 의하여 하나의 유전체층(111)을 사이에 두고 세라믹 본체(110) 내부에 두께 방향으로 번갈아 배치된다.
이러한 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)의 적층 방향을 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 및 제2 내부 전극(121, 122)은 그 일단이 세라믹 본체(110)의 길이 방향의 제1 및 제2 측면을 통하여 각각 노출된다.
그리고, 세라믹 본체(110)의 길이 방향의 제1 및 제2 측면을 통해 노출된 제1 및 제2 내부 전극(121, 122)의 단부는 세라믹 본체(110)의 길이 방향의 제1 및 제2 측면에서 제1 및 제2 외부 전극(131, 132)에 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되며, 이때 적층 세라믹 커패시터(101)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 면적과 비례하게 된다.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 길이 방향의 양 단부에 각각 배치된다.
또한, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 전면부(131a, 132a)와 제1 및 제2 밴드부(131b, 132b)를 각각 포함할 수 있다.
제1 및 제2 전면부(131a, 132a)는 세라믹 본체(110)의 길이 방향의 제1 및 제2 측면에 배치되며, 제1 및 제2 내부 전극(121, 122)의 노출된 단부와 각각 접속되어 전기적으로 연결되는 부분이다.
제1 및 제2 밴드부(131b, 132b)는 제1 및 제2 전면부(131a, 132a)에서 적어도 세라믹 본체(110)의 실장 면인 하면의 일부, 또는 둘레 면의 일부를 각각 덮도록 연장되는 부분이며, 제1 및 제2 외부 전극(131, 132)의 고착 강도를 향상시키는 역할을 할 수 있다.
이때, 제1 및 제2 외부 전극(131, 132) 상에 도금층(미도시)이 형성될 수 있다.
상기 도금층은 일 예로서 제1 및 제2 외부 전극(131, 132) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
절연 프레임(140)은 제1 내지 제3 수평 절연부(141, 144, 145)와 제1 및 제2 및 제1 수직 절연부(142, 143)를 포함한다.
제1 수평 절연부(141)는 세라믹 본체(110)의 상측에 배치되며, 제2 및 제3 수평 절연부(144, 145)는 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)의 하면에 배치된다.
이때, 제2 및 제3 수평 절연부(142, 143)는 필요시 제1 및 제2 밴드부(131b, 132b)로부터 소정 간격 이격되게 배치될 수 있다.
또한, 제1 및 제2 수직 절연부(142, 143)는 제1 수평 절연부(141)의 양 단부와 제2 및 제3 수평 절연부(144, 145)의 단부를 연결하며 세라믹 본체(110)의 길이 방향의 제1 및 제2 측면(3)에 배치된다.
이때, 제1 및 제2 수직 절연부(142, 143)는 필요시 제1 및 제2 전면부(131a, 132a)로부터 소정 간격 이격되게 배치될 수 있다.
절연 프레임(140)은 내열성과 절연성이 우수하며 절곡 가공하기에 적합한 유연성을 가진 절연 재료로 이루어지며, 예컨대 폴리이미드(polyimide) 수지 등으로 이루어질 수 있다.
종래의 금속 프레임 구조는, 한 쌍의 금속 프레임을 구비하고, 한 쌍의 금속 프레임은 좌우 외부 전극에 각각의 공정을 통해 배치되므로, 총 두 번의 공정을 진행해야 했다.
그러나, 본 실시 예에서는 단일 절연 프레임(140)을 사용하며, 프레임 구조물을 한 번의 공정으로 적층 세라믹 커패시터(101)에 접합시킬 수 있어서 작업성을 향상시킬 수 있으며 이에 제조비용을 절감할 수 있는 효과를 기대할 수 있다.
또한, 본 실시 예의 절연 프레임(140)은 절연체이므로 후술하는 내부 도체 전극의 크기를 조절하면 적층 세라믹 커패시터(101)와 절연 프레임(141)의 접합 면적이 손쉽게 제어되므로, 이를 통해 적층 세라믹 커패시터(101)에서 발생된 압전 진동이 절연 프레임 및 외부 도체 전극을 통해 전달되는 면적을 손쉽게 조절할 수 있다.
제1 외부 도체 전극(151)은 제1 상부 수평 도체부(151b), 제1 하부 수평 도체부(151c) 및 제1 수직 도체부(151a)를 포함한다.
제1 상부 수평 도체부(151b)는 절연 프레임(140)의 제1 수평 절연부(141)의 외면(상면)에서 제1 밴드부(131b)와 대응되는 위치에 배치되며, 제1 하부 수평 도체부(151c)는 제2 수평 절연부(144)의 외면(하면)에서 제1 밴드부(131b)와 대응되는 위치에 배치되며, 제1 수직 도체부(151a)는 제1 상부 수평 도체부(151b)의 일 단부와 제1 하부 수평 도체부(151c)를 수직으로 연결하며, 절연 프레임(140)의 제1 수직 절연부(142)의 외면에 배치된다.
이때, 제1 하부 수평 도체부(151c)는 기판 실장시 솔더와의 접촉성이 우수하도록 니켈/주석 또는 니켈/금 도금 등의 표면처리가 이루어질 수 있다.
위와 같이 구성된 제1 외부 도체 전극(151)은 대체로 '['자 형상을 가질 수 있다.
제2 외부 도체 전극(152)은 제2 상부 수평 도체부(152b), 제2 하부 수평 도체부(152c) 및 제2 수직 도체부(152a)를 포함한다.
제2 상부 수평 도체부(152b)는 절연 프레임(140)의 제1 수평 절연부(141)의 외면(상면)에서 제2 밴드부(132b)와 대응되는 위치에 배치되며, 제2 하부 수평 도체부(152c)는 제3 수평 절연부(145)의 외면(하면)에서 제2 밴드부(132b)와 대응되는 위치에 배치되며, 제2 수직 도체부(152a)는 제2 상부 수평 도체부(152b)의 일 단부와 제2 하부 수평 도체부(152c)를 수직으로 연결하며, 절연 프레임(140)의 제2 수직 절연부(142)의 외면에 배치된다.
이때, 제2 하부 수평 도체부(152c)는 기판 실장시 솔더와의 접촉성이 우수하도록 니켈/주석 또는 니켈/금 도금 등의 표면처리가 이루어질 수 있다.
위와 같이 구성된 제2 외부 도체 전극(152)은 대체로 ']'자 형상을 가질 수 있다.
또한, 제1 및 제2 외부 도체 전극(151, 152)은 도전성이 우수한 금속 재료로 이루어지며, 예컨대 구리 등으로 이루어질 수 있다.
또한, 제1 및 제2 수직 도체부(151a, 152a)의 외면에는 필요시 에폭시 수지 등의 재료로 이루어진 제1 및 제2 절연층(미도시)를 배치하여 기판에 실장시 솔더의 높이를 낮게 제어할 수 있다.
제1 내부 도체 전극(153)은 제1 외부 전극(131)의 제1 밴드부(131b)의 상면과 절연 프레임(140)의 제1 수평 절연부(141a) 사이에 배치되며, 제1 외부 전극(131)의 제1 밴드부(131b)와 접속되어 전기적으로 연결된다.
제2 내부 도체 전극(154)은 제2 외부 전극(132)의 제2 밴드부(132b)의 상면과 절연 프레임(140)의 제1 수평 절연부(141a) 사이에 배치되며, 제2 외부 전극(132)의 제2 밴드부(132b)와 접속되어 전기적으로 연결된다.
또한, 제1 및 제2 내부 도체 전극(153, 154)은 제1 및 제2 외부 도체 전극(151, 152)과 동일한 재질로서 도전성이 우수한 금속 재료로 이루어질 수 있으며, 예컨대 구리 등으로 이루어질 수 있다.
상기 전기적 연결 수단은, 예컨대 절연 프레임(140)의 제1 수평 절연부(141) 에 각각 관통 결합된 제1 및 제2 비아 전극(155, 156)일 수 있다.
이러한 제1 및 제2 비아 전극(155, 156)의 노출된 양 단부에 제1 및 제2 외부 도체 전극(151, 152)의 제1 및 제2 상부 수평 도체부(151b, 152b)와 제1 및 제2 내부 도체 전극(153, 154)이 각각 접촉되어 서로 전기적으로 연결될 수 있다.
본 실시 형태에 따르면, 하나의 절연 프레임(140)에 외부 도체 전극과 내부 도체 전극이 일체화되어 구성되므로, 적층 세라믹 커패시터(101)에 포함된 한 쌍의 외부 전극에 내부 도체 전극, 절연 프레임, 외부 도체 전극을 각각 접합하는 구성에 비해 공정이 단순화되어 제조 효율을 높일 수 있다.
한편, 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)의 상면과 제1 및 제2 내부 도체 전극(153, 154) 사이에 접합 강도를 향상시키기 위해 제1 및 제2 도전성 접착층(161, 162)이 각각 배치될 수 있다.
제1 및 제2 도전성 접착층(161, 162)은 예컨대 고융점 솔더 또는 도전성 페이스트로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
변형 예
도 7은 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품에서 적층 세라믹 커패시터를 제외하고 나타낸 사시도이다.
여기서, 앞서 설명한 실시 형태와 유사한 부분에 대해서는 중복을 피하기 위하여 구체적인 설명은 생략하며, 앞선 실시 형태와 비교하여 변경된 특징들에 대해서 구체적으로 설명하기로 한다.
도 7을 참조하면, 본 실시 형태의 전기적 연결 수단은, 제1 및 제2 외부 도체 전극(151, 152)의 제1 및 제2 상부 수평 도체부(151b, 152b)와 절연 프레임(140)의 제1 수평 절연부(141)를 동시에 관통하여 제1 및 제2 홈부가 형성되고, 상기 제1 및 제2 홈부에 도전성 물질로 이루어진 제1 및 제2 도전성 연결부(151d, 152d)가 형성되어 이러한 제1 및 제2 도전성 연결부(151d, 152d)에 의해 제1 및 제2 외부 도체 전극(151, 152)와 제1 및 제2 내부 도체 전극(173, 174)이 각각 연결되도록 구성할 수 있다.
또한, 제1 및 제2 내부 도체 전극(173, 174)은, 다른 실시 예로서, 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)의 상면에서 제1 및 제2 전면부(131a, 132a)의 일부까지 덮도록 절곡된 형상으로 형성될 수 있다.
이때, 상기 제1 및 제2 홈부는 필요시 제1 및 제2 외부 도체 전극(151, 152)의 제1 및 제2 상부 수평 도체부(151b, 152b)와 제1 및 제2 수직 도체부(151a, 152a)의 연결 부분과, 절연 프레임(140)의 제1 수평 절연부(141)와 제1 및 제2 수직 절연부(142, 143)의 연결 부분에 각각 형성될 수 있다.
도 8은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 전자 부품에서 적층 세라믹 커패시터를 제외하고 나타낸 사시도이고, 도 9는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 전자 부품에서 적층 세라믹 커패시터를 제외하고 나타낸 사시도이다
여기서, 앞서 설명한 실시 형태와 유사한 부분에 대해서는 중복을 피하기 위하여 구체적인 설명은 생략하며, 앞선 실시 형태와 비교하여 변경된 특징들에 대해서 구체적으로 설명하기로 한다.
도 8 및 도 9를 참조하면, 본 실시 형태의 제1 외부 도체 전극(171)은 제1 하부 수평 도체부(171b) 및 제1 수직 도체부(171a)를 포함한다.
제1 하부 수평 도체부(171b)는 제2 수평 절연부(144)의 외면(하면)에서 제1 밴드부(131b)와 대응되는 위치에 배치되며, 제1 수직 도체부(171a)는 제1 하부 수평 도체부(171b)의 일 단부에서 수직으로 절곡되어 연장되며, 절연 프레임(140)의 제1 수직 절연부(142)의 외면에 배치된다.
이때, 제1 하부 수평 도체부(171b)는 기판 실장시 솔더와의 접촉성이 우수하도록 니켈/주석 또는 니켈/금 도금 등의 표면처리가 이루어질 수 있다.
위와 같이 구성된 제1 외부 도체 전극(171)은 대체로 ??자 형상을 가질 수 있다.
제2 외부 도체 전극(172)은 제2 하부 수평 도체부(172b) 및 제2 수직 도체부(172a)를 포함한다.
제2 하부 수평 도체부(172b)는 제3 수평 절연부(145)의 외면(하면)에서 제2 밴드부(132b)와 대응되는 위치에 배치되며, 제2 수직 도체부(172a)는 제2 하부 수평 도체부(172b)의 일 단부에서 수직으로 절곡되어 연장되며, 절연 프레임(140)의 제2 수직 절연부(143)의 외면에 배치된다.
이때, 제2 하부 수평 도체부(172b)는 기판 실장시 솔더와의 접촉성이 우수하도록 니켈/주석 또는 니켈/금 도금 등의 표면처리가 이루어질 수 있다.
위와 같이 구성된 제2 외부 도체 전극(172)은 대체로 ??자 형상을 가질 수 있다.
또한, 제1 및 제2 내부 도체 전극(173, 174)은, 다른 실시 예로서, 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)의 상면에서 제1 및 제2 전면부(131a, 132a)의 일부까지를 덮도록 절곡된 형상으로 형성될 수 있다.
또한, 제1 및 제2 도전성 접착층(161, 162)은 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)의 상면 또는 제1 및 제2 전면부(131a, 132a)와 제1 및 제2 내부 도체 전극(153, 154) 사이에 각각 배치될 수 있다.
또한, 상기 전기적 연결 수단은, 절연 프레임(140)의 제1 및 제2 수직 절연부(142, 143) 에 각각 관통 결합된 제1 및 제2 비아 전극(175, 176)일 수 있다.
이러한 제1 및 제2 비아 전극(175, 176)의 노출된 양 단부에 제1 및 제2 외부 도체 전극(151, 152)의 제1 및 제2 수직 도체부(171a, 172a)와 제1 및 제2 내부 도체 전극(173, 174)의 수직 연장부가 각각 접촉되어 서로 전기적으로 연결될 수 있다.
한편, 본 실시 형태의 전기적 연결 수단은, 제1 및 제2 외부 도체 전극(171, 172)의 제1 및 제2 수직 도체부(171a, 172a)와 절연 프레임(140)의 제1 및 제2 수직 절연부(142, 143)를 동시에 관통하여 제1 및 제2 홈부가 형성되고, 상기 제1 및 제2 홈부에 도전성 물질로 이루어진 제1 및 제2 도전성 연결부(미도시)가 형성되어 상기 제1 및 제2 도전성 연결부에 의해 제1 및 제2 외부 도체 전극(171, 172)와 제1 및 제2 내부 도체 전극(173, 174)이 각각 연결되도록 구성할 수 있다.
또한, 제1 및 제2 수직 도체부(171a, 172a)의 외면에는 필요시 에폭시 수지 등의 재료로 이루어진 제1 및 제2 절연층(177, 178)를 배치하여 기판에 실장시 솔더의 높이를 낮게 제어할 수 있다.
또한 제1 및 제2 절연층(177, 178)은 필요시 높이를 제1 및 제 수직 도체부(171a, 172a)의 높이 보다 짧게 형성하는 등 다양한 형태로 변경하여 구성할 수 있다.
적층 세라믹 전자 부품의 실장 기판
도 9를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품의 실장 기판(200)은 적층 세라믹 전자 부품(100)이 수평하게 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(211, 212)를 포함한다.
또한, 적층 세라믹 전자 부품(100)은 제1 및 제2 외부 도체 전극(141, 142)의 제1 및 제2 하부 수평 도체부(151c, 152c)가 각각 제1 및 제2 전극 패드(211, 212) 위에 접촉되게 위치한 상태에서 솔더(221, 222)에 의해 접합되어 기판(210)과 전기적으로 연결될 수 있다.
이때, 제1 및 제2 전극 패드(221, 222)의 크기는 적층 세라믹 전자 부품의 제1 및 제2 하부 수평 도체부(151c, 152c)와 제1 및 제2 전극 패드(211, 212)를 연결하는 솔더(221, 222)의 양을 결정하는 지표가 될 수 있으며, 이러한 솔더(221, 222)의 양에 따라 어쿠스틱 노이즈의 크기가 조절될 수 있다.
적층 세라믹 커패시터(101)가 기판(210)에 실장된 상태에서 세라믹 본체(110)의 길이 방향의 제1 및 제2 측면에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창 및 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)이 형성된 세라믹 본체(110)의 길이 방향의 제1 및 제2 측면은 포아송 효과(Poisson effect)에 의해 세라믹 본체(110)의 두께 방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 된다.
이러한 수축과 팽창은 진동을 발생시키고, 이 진동은 제1 및 제2 외부 전극(131, 132)으로부터 기판(210)에 전달되어 기판(210)으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.
본 실시 형태는, 제1 및 제2 외부 도체 전극(151, 152)과 절연 프레임(140)의 탄성력에 의해 적층 세라믹 커패시터(101)의 압전 특성에 의해 발생되는 기계적 진동 중 일부를 흡수하여 상기 진동이 기판(210)에 전달되는 양을 감소시켜 어쿠스틱 노이즈를 저감시킬 수 있다.
또한, 제1 및 제2 외부 도체 전극(151, 152)과 절연 프레임(140)이 기판(210)의 휨 등에 의해 발생되는 기계응력 및 외부충격을 흡수함으로써, 적층 세라믹 커패시터(101)로 응력이 전달되지 않도록 하여 적층 세라믹 커패시터(101)의 크랙 발생을 방지하는 효과를 기대할 수 있다.
또한, 본 실시 형태에 따르면, 제1 및 제2 외부 도체 전극(151, 152)과 절연 프레임(140)에 의해 충분한 탄성력을 얻을 수 있어서, 절연 프레임(140)의 제2 및 제3 수평 절연부(144, 145)와 세라믹 본체(110)의 하면은 서로 접촉되거나 이격 되더라도 최소한의 간격을 유지할 수 있으므로 제품의 높이를 보다 줄일 수 있게 된다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 전자 부품
101 ; 적층 세라믹 커패시터
110 ; 세라믹 본체
111 ; 유전체층
112, 113 ; 커버층
121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극
140 ; 절연 프레임
151, 171 ; 제1 외부 도체 전극
152, 172 ; 제2 외부 도체 전극
153, 173 ; 제1 내부 도체 전극
154, 174 ; 제2 내부 도체 전극
155, 175 ; 제1 비아 전극
156, 176 ; 제2 비아 전극
161, 162 ; 제1 및 제2 도전성 접착층
200 ; 실장 기판
210 ; 기판
211, 212 ; 제1 및 제2 전극 패드
221, 222 ; 솔더
101 ; 적층 세라믹 커패시터
110 ; 세라믹 본체
111 ; 유전체층
112, 113 ; 커버층
121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극
140 ; 절연 프레임
151, 171 ; 제1 외부 도체 전극
152, 172 ; 제2 외부 도체 전극
153, 173 ; 제1 내부 도체 전극
154, 174 ; 제2 내부 도체 전극
155, 175 ; 제1 비아 전극
156, 176 ; 제2 비아 전극
161, 162 ; 제1 및 제2 도전성 접착층
200 ; 실장 기판
210 ; 기판
211, 212 ; 제1 및 제2 전극 패드
221, 222 ; 솔더
Claims (23)
- 적층 세라믹 커패시터의 세라믹 본체의 상하 주면 및 외부 전극의 전면부와 밴드부의 상하 면을 감싸도록 배치된 절연 프레임을 포함하며, 상기 절연 프레임의 외면에 외부 도체 전극이 배치되고, 상기 절연 프레임의 내면에 상기 외부 전극과 접속되는 내부 도체 전극이 배치되며, 상기 외부 도체 전극과 상기 내부 도체 전극이 서로 전기적으로 연결되는 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 내부 도체 전극과 상기 외부 전극 사이에 도전성 접착층이 배치되는 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 외부 도체 전극과 상기 내부 도체 전극이 상기 절연 프레임에 관통 결합된 비아 전극을 통해 서로 전기적으로 연결되는 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 외부 도체 전극과 상기 내부 도체 전극은, 상기 외부 도체 전극 및 상기 절연 프레임의 일부에 홈부가 형성되고, 상기 홈부에 도전성 연결부가 형성되어 서로 전기적으로 연결되는 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 절연 프레임의 일부가 상기 외부 전극으로부터 이격되게 배치되는 적층 세라믹 전자 부품.
- 유전체층을 사이에 두고 길이 방향의 양 측면을 통해 번갈아 노출되게 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 세라믹 본체와, 상기 세라믹 본체의 길이 방향의 양 단부에 상기 제1 및 제2 내부 전극과 접속되게 배치되는 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터;
상기 세라믹 본체의 상측에 배치되는 제1 수평 절연부와, 상기 제1 및 제2 외부 전극의 하면에 배치되는 제2 및 제3 수평 절연부와, 상기 제1 수평 절연부의 양 단부와 상기 제2 및 제3 수평 절연부의 단부를 연결하며 상기 세라믹 본체의 길이 방향의 양 측면에 배치되는 제1 및 제2 수직 절연부를 포함하는 절연 프레임;
상기 제1 수평 절연부의 외면에 서로 이격되게 배치되는 제1 및 제2 상부 수평 도체부와, 상기 제2 및 제3 수평 절연부의 외면에 배치되는 제1 및 제2 하부 수평 도체부와, 상기 제1 및 제2 수직 절연부의 외면에 배치되는 제1 및 제2 수직 도체부를 포함하는 제1 및 제2 외부 도체 전극;
상기 제1 및 제2 외부 전극의 상면과 상기 제1 수평 절연부 사이에 배치되는 제1 및 제2 내부 도체 전극; 및
상기 제1 및 제2 상부 수평 도체부와 상기 제1 및 제2 내부 도체 전극을 각각 접속시키는 전기적 연결 수단; 을 포함하는 적층 세라믹 전자 부품.
- 제6항에 있어서,
상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 길이 방향의 양 측면에 형성된 제1 및 제2 전면부와, 상기 제1 및 제2 전면부에서 연장되어 상기 세라믹 본체의 둘레 면의 일부를 덮는 제1 및 제2 밴드부를 포함하는 적층 세라믹 전자 부품.
- 제7항에 있어서,
상기 제1 및 제2 내부 도체 전극과 상기 제1 및 제2 밴드부의 상면 사이에 배치되는 제1 및 제2 도전성 접착층을 더 포함하는 적층 세라믹 전자 부품.
- 제8항에 있어서,
상기 제1 및 제2 도전성 접착층이 고융점 솔더 또는 도전성 페이스트로 이루어지는 적층 세라믹 전자 부품.
- 제6항에 있어서,
상기 전기적 연결 수단이 상기 제1 수평 절연부에 관통 결합된 제1 및 제2 비아 전극으로 이루어지는 적층 세라믹 전자 부품.
- 제6항에 있어서,
상기 전기적 연결 수단은 상기 제1 및 제2 상부 수평 도체부 및 상기 제1 수평 절연부를 관통하여 형성된 제1 및 제2 홈부와, 상기 제1 및 제2 홈부에 형성된 제1 및 제2 도전성 연결부를 포함하는 적층 세라믹 전자 부품.
- 제11항에 있어서,
상기 제1 및 제2 홈부가 상기 제1 및 제2 상부 수평 도체부와 상기 제1 및 제2 수직 도체부의 연결 부분에 형성되는 적층 세라믹 전자 부품.
- 제6항에 있어서,
상기 절연 프레임은, 상기 제2 및 제3 수평 절연부와 상기 제1 및 제2 수직 절연부가 상기 제1 및 제2 외부 전극으로부터 이격되게 배치되는 적층 세라믹 전자 부품.
- 제7항에 있어서,
상기 제1 및 제2 내부 도체 전극이 상기 제1 및 제2 외부 전극의 상기 제1 및 제2 전면부의 일부를 덮도록 연장되는 적층 세라믹 전자 부품.
- 제6항에 있어서,
상기 제1 및 제2 수직 도체부의 외면에 배치된 제1 및 제2 절연층을 더 포함하는 적층 세라믹 전자 부품.
- 유전체층을 사이에 두고 길이 방향의 양 측면을 통해 번갈아 노출되게 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 세라믹 본체와, 상기 세라믹 본체의 길이 방향의 양 측면에 배치되며 상기 제1 및 제2 내부 전극과 접속되는 제1 및 제2 전면부와, 상기 제1 및 제2 전면부에서 연장되어 상기 세라믹 본체의 둘레 면의 일부를 덮는 제1 및 제2 밴드부를 포함하는 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터;
상기 세라믹 본체의 상측에 배치되는 제1 수평 절연부와, 상기 제1 및 제2 외부 전극의 하면에 배치되는 제2 및 제3 수평 절연부와, 상기 제1 수평 절연부의 양 단부와 상기 제2 및 제3 수평 절연부의 단부를 연결하며 상기 세라믹 본체의 길이 방향의 양 측면에 배치되는 제1 및 제2 수직 절연부를 포함하는 절연 프레임;
상기 제2 및 제3 수평 절연부의 외면에 배치되는 제1 및 제2 하부 수평 도체부와, 상기 제1 및 제2 수직 절연부의 외면에 배치되는 제1 및 제2 수직 도체부를 포함하는 제1 및 제2 외부 도체 전극;
상기 제1 및 제2 밴드부의 상면과 상기 제1 및 제2 전면부의 일부를 덮도록 배치되는 제1 및 제2 내부 도체 전극; 및
상기 제1 및 제2 상부 수평 도체부와 상기 제1 및 제2 내부 도체 전극을 각각 접속시키는 전기적 연결 수단; 을 포함하는 적층 세라믹 전자 부품.
- 제16항에 있어서,
상기 제1 및 제2 내부 도체 전극과 상기 제1 및 제2 밴드부의 상면 또는 상기 제1 및 제2 전면부 사이에 배치되는 제1 및 제2 도전성 접착층을 더 포함하는 적층 세라믹 전자 부품.
- 제17항에 있어서,
상기 제1 및 제2 도전성 접착층이 고융점 솔더 또는 도전성 페이스트로 이루어지는 적층 세라믹 전자 부품.
- 제16항에 있어서,
상기 전기적 연결 수단이 상기 제1 및 제2 수직 절연부에 관통 결합된 제1 및 제2 비아 전극으로 이루어지는 적층 세라믹 전자 부품.
- 제16항에 있어서,
상기 전기적 연결 수단은 상기 제1 및 제2 수직 도체부와 상기 제1 및 제2 수직 절연부를 관통하여 형성된 제1 및 제2 홈부와, 상기 제1 및 제2 홈부에 형성된 제1 및 제2 도전성 연결부를 포함하는 적층 세라믹 전자 부품.
- 제16항에 있어서,
상기 절연 프레임은, 상기 제2 및 제3 수평 절연부와 상기 제1 및 제2 수직 절연부의 하부가 상기 제1 및 제2 외부 전극으로부터 이격되게 배치되는 적층 세라믹 전자 부품.
- 제16항에 있어서,
상기 제1 및 제2 수직 도체부의 외면에 배치된 제1 및 제2 절연층을 더 포함하는 적층 세라믹 전자 부품.
- 상부에 제1 및 제2 전극 패드를 갖는 기판; 및
상기 제1 및 제2 전극 패드에 제1 및 제2 외부 도체 전극의 제1 및 제2 하부 수평 도체부가 접합되도록 상기 기판에 실장되는 제6항 내지 제22항 중 어느 한 항의 적층 세라믹 전자 부품; 을 포함하는 적층 세라믹 전자 부품의 실장 기판.
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