KR20140094110A - 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판 - Google Patents

적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판 Download PDF

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KR20140094110A
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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 소체; 상기 유전체층의 적어도 일면에 상기 유전체층의 적층 방향을 따라 번갈아 형성되는 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 소체의 양 단면에 형성된 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 내부 전극은, 상기 유전체층의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 몸체부와, 상기 제1 및 제2 몸체부의 단부에서 상기 세라믹 소체의 하측으로 절곡되며 상기 세라믹 소체의 양 단면을 통해 번갈아 노출되어 상기 제1 및 제2 외부 전극과 전기적으로 연결된 제1 및 제2 리드부를 포함하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판{MULTI-LAYERED CERAMIC CAPACITOR AND MOUNTING CIRCUIT THEREOF}
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
그러나, 상기 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에서 압전 현상이 발생하여 주파수에 따라 커패시터의 부피 팽창 및 수축의 진동이 주기적으로 발생할 수 있다.
이러한 진동은 적층 세라믹 커패시터의 외부 전극과 상기 외부 전극과 인쇄회로기판을 연결하는 솔더를 통해 상기 적층 세라믹 커패시터가 실장된 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20000 Hz 영역의 가청 주파수에 해당될 수 있다. 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 하며, 이러한 어쿠스틱 노이즈를 저감시킬 수 있는 연구가 필요한 실정이다.
한편, 상기 어쿠스틱 노이즈는 적층 세라믹 커패시터의 액티브층과 기판 사이의 간격이 멀어질수록 적층 세라믹 커패시터의 진동이 기판으로 전이되는 양이 줄어들므로, 이에 어쿠스틱 노이즈의 크기도 상기 액티브층과 기판 사이의 간격에 비례하여 감소될 수 있다.
이에 상기 액티브층과 기판 사이의 간격을 넓히기 위해 외부 전극의 표면에 프레임과 같은 금속 단자를 설치한 구조가 일부 개시되어 있다. 그러나, 이 경우 구조가 복잡해짐은 물론 칩의 두께(높이)가 전반적으로 더 커지면서 소형화가 어려워지는 문제점이 있었다.
하기 특허문헌 1은 세라믹 기체의 외부 전극의 표면에 접속되는 금속 단자를 포함하여 상기 세라믹 기체의 액티브층을 기판으로 이격시키는 구조의 적층 세라믹 커패시터를 개시한다.
한국특허공개공보 제10-2012-0106599호
당 기술 분야에서는, 칩의 전반적인 두께(높이)를 증가시키지 않으면서 적층 세라믹 커패시터에서 압전 현상에 의해 발생된 진동이 외부 전극 및 솔더를 통해 인쇄회로기판으로 전달되는 것을 감소시켜 어쿠스틱 노이즈를 감소시킬 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 소체; 상기 유전체층의 적어도 일면에 상기 유전체층의 적층 방향을 따라 번갈아 형성되는 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 소체의 양 단면에 형성된 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 내부 전극은, 상기 유전체층의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 몸체부와, 상기 제1 및 제2 몸체부의 단부에서 상기 세라믹 소체의 하측으로 절곡되며 상기 세라믹 소체의 양 단면을 통해 번갈아 노출되어 상기 제1 및 제2 외부 전극과 전기적으로 연결된 제1 및 제2 리드부를 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 측면은,상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치되는 적층 세라믹 커패시터; 를 포함하며, 상기 적층 세라믹 커패시터는, 복수의 유전체층이 적층된 세라믹 소체; 상기 유전체층의 적어도 일면에 상기 유전체층의 적층 방향을 따라 번갈아 형성되는 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 소체의 양 단면에 형성된 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 내부 전극은, 상기 유전체층의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 몸체부와, 상기 제1 및 제2 몸체부의 단부에서 상기 세라믹 소체의 하측으로 절곡되며 상기 세라믹 소체의 양 단면을 통해 번갈아 노출되어 상기 제1 및 제2 외부 전극과 전기적으로 연결된 제1 및 제2 리드부를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명의 또 다른 측면은, 복수의 유전체층이 폭 방향으로 적층된 세라믹 소체; 상기 유전체층의 적어도 일면에 상기 유전체층의 폭 방향을 따라 번갈아 형성되는 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 소체의 양 단면에 형성된 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 내부 전극은, 상기 유전체층의 폭 방향을 따라 서로 오버랩되는 제1 및 제2 몸체부와, 상기 제1 및 제2 몸체부의 단부에서 상기 세라믹 소체의 하측으로 절곡되며 상기 세라믹 소체의 양 단면을 통해 번갈아 노출되어 상기 제1 및 제2 외부 전극과 전기적으로 연결된 제1 및 제2 리드부를 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 또 다른 측면은, 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치되는 적층 세라믹 커패시터; 를 포함하며, 상기 적층 세라믹 커패시터는, 복수의 유전체층이 폭 방향으로 적층된 세라믹 소체; 상기 유전체층의 적어도 일면에 상기 유전체층의 폭 방향을 따라 번갈아 형성되는 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 소체의 양 단면에 형성된 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 내부 전극은, 상기 유전체층의 폭 방향을 따라 서로 오버랩되는 제1 및 제2 몸체부와, 상기 제1 및 제2 몸체부의 단부에서 상기 세라믹 소체의 하측으로 절곡되며 상기 세라믹 소체의 양 단면을 통해 번갈아 노출되어 상기 제1 및 제2 외부 전극과 전기적으로 연결된 제1 및 제2 리드부를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 예에서, 상기 세라믹 소체는 하부 길이 방향의 마진부가 상부 길이 방향의 마진부에 비해 높게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 소체는 상하부에 상부 및 하부 커버층이 형성되고, 상기 하부 커버층의 두께가 상기 상부 커버층의 두께에 비해 두껍게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 소체는 하부 중앙부가 상측으로 오목하게 형성될 수 있다.
본 발명의 일 실시 예에 따르면, 세라믹 소체의 두께를 늘리지 않으면서 용량이 형성되는 몸체부는 기판으로부터 최대한 이격되도록 하여, 칩의 소형화를 유지하면서 적층 세라믹 커패시터에서 발생된 진동이 인쇄회로기판에 전달되는 것을 감소시켜 어쿠스틱 노이즈를 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터 및 그 실장 기판을 개략적으로 나타낸 단면도이다.
도 2는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터 및 그 실장 기판을 개략적으로 나타낸 단면도이다.
도 3은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터 및 그 실장 기판을 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터 및 그 실장 기판을 개략적으로 나타낸 단면도이다.
도 1을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 적층된 세라믹 소체(110)와, 유전체층(111)의 적어도 일면에 형성된 복수의 제1 및 제2 내부 전극(121, 122)과, 세라믹 소체(110)의 양 단면에 형성된 제1 및 제2 외부 전극(131, 132)을 포함한다.
세라믹 소체(110)는 복수의 유전체층(111)을 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.
이러한 세라믹 소체(110)는 그 치수에 특별히 제한은 없으나, 예를 들어 0.6 mm × 0.3 mm 등의 크기로 구성하여 고용량의 적층 세라믹 커패시터를 구성할 수 있다.
유전체층(111)은 커패시터의 용량 형성에 기여하는 것으로서, 1 층의 두께를 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.
이때, 바람직하게 유전체층(111)의 1 층의 두께는 소성 후 0.1 내지 1.0 ㎛가 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있다. 예를 들어, 유전체층(11)은 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca 또는 Zr 등이 일부 공용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 유전체층(111)에는 상기 세라믹 분말과 함께, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 유전체층(111)의 적층 방향을 따라 번갈아 적층된 다음, 소성에 의해 하나의 유전체층(111)을 사이에 두고 세라믹 소체(110)의 내부에 형성될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111)의 적층 방향에 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연된다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 몸체부(121a, 122a)와, 제1 및 제2 몸체부(121a, 122a)의 단부에서 연장되어 그 일단이 세라믹 소체(110)의 양 단면을 통하여 각각 노출되는 제1 및 제2 리드부(121b, 122b)를 포함할 수 있다.
제1 및 제2 리드부(121b, 122b)는 세라믹 소체(110)의 하측으로 소정 각도 경사지게 절곡되어 세라믹 소체(110)의 하부 마진부가 상부 마진부에 비해 크도록 형성될 수 있다.
이때, 세라믹 소체(110)의 단면을 통하여 노출된 제1 및 제2 리드부(121b, 122b)의 일단은 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
한편, 세라믹 소체(110)의 최외곽면, 즉 상부 및 하부에는 필요시 소정 두께의 상부 및 하부 커버충(미도시)를 더 형성할 수 있다. 이때, 상기 하부 커버층의 두께는 상기 상부 커버층의 두께에 비해 두껍게 형성하여 세라믹 소체(110)의 하부 마진부가 상부 마진부에 크게 형성되는 것과 대응되는 구조를 갖도록 구성할 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성될 수 있으며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등으로 이루어진 것을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 양호한 전기 특성을 가지면서 우수한 내히트사이클성과 내습성 등의 고신뢰성을 제공하기 위해, 구리(Cu)를 포함하는 외부전극용 도전성 페이스트의 소성에 의하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 몸체부(121a, 122a) 사이에 전하가 축적된다.
이때, 적층 세라믹 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 몸체부(121a, 122a)의 면적과 비례하게 된다.
한편, 제1 및 제2 외부 전극(131, 132)의 표면 둘레에는 필요시 도금층이 더 형성될 수 있다. 상기 도금층은 제1 및 제2 외부 전극(131, 132)의 외표면에 각각 형성된 한 쌍의 니켈(Ni) 도금층(미도시)과, 상기 각각의 니켈 도금층의 외표면에 형성된 한 쌍의 주석(Sn) 도금층(미도시)을 포함할 수 있다.
적층 세라믹 커패시터의 실장 기판
본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판은 전술한 구조의 적층 세라믹 커패시터(100)가 실장되는 인쇄회로기판(210)을 포함한다.
이때, 인쇄회로기판(210)의 상면에는 필요시 단자 기능을 하는 제1 및 제2 전극 패드(미도시)가 서로 이격되게 형성될 수 있다.
즉, 적층 세라믹 커패시터(100)는 제1 및 제2 외부 전극(131, 132)의 하측의 밴드가 각각 인쇄회로기판(210)의 상기 제1 및 제2 전극 패드 위에 접촉되게 위치한다.
적층 세라믹 커패시터(100)는 이러한 상태에서 솔더(220)에 의해 고정 결합되어 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
위와 같이 적층 세라믹 커패시터(100)가 인쇄회로기판(210)에 실장된 상태에서 전압을 인가하면, 제1 및 제2 내부 전극(121, 122)의 제1 및 제2 몸체부(121a, 122a)로부터 발생된 진동이 인쇄회로기판(210)으로 전달되어 어쿠스틱 노이즈가 발생할 수 있다.
이때, 본 실시 형태의 적층 세라믹 커패시터(100)는 제1 및 제2 리드부(121b, 122b)가 실장면에 대해 하향 경사지게 절곡되어 형성된다.
따라서, 제1 및 제2 몸체부(121a, 122a)와 세라믹 소체(110)의 하면 사이에 마련되는 길이 방향의 마진부가 제1 및 제2 몸체부(121a, 122a)와 세라믹 소체(110)의 상면 사이에 마련되는 길이 방향의 마진부에 비해 두껍게 형성될 수 있다.
즉, 적층 세라믹 커패시터(100)에서 용량을 발생시키는 액티브영역과 인쇄회로기판(210) 사이의 간격이 넓어지면서 그 넓어진 간격만큼 액티브영역과 솔더(220)가 오버랩되는 영역이 줄어들게 된다.
따라서, 솔더(220)를 통해 인쇄회로기판(210)으로 전달되는 진동을 감소시켜 어쿠스틱 노이즈 또한 감소시킬 수 있다.
변형 예
도 2는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터 및 그 실장 기판을 개략적으로 나타낸 단면도이다.
도 2를 참조하면, 세라믹 소체(100)는 하부 길이 방향의 마진부가 상부 길이 방향의 마진부에 비해 두껍게 형성되는 대신에, 세라믹 소체(100)의 하부 중앙부가 상측으로 오목하게 형성될 수 있다.
여기서, 제1 및 제2 내부 전극(121, 122)와, 제1 및 제2 외부 전극(131, 132)의 구조는 앞서 설명한 일 실시 형태와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 3은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터 및 그 실장 기판을 개략적으로 나타낸 단면도이다.
도 2를 참조하면, 세라믹 소체(100)는 유전체층(111)을 폭 방향으로 적층하여 형성될 수 있다. 또한, 제1 및 제2 내부 전극도 유전체층(111)의 폭 방향을 따라 번갈아 형성되어 소위 수직 타입의 적층 세라믹 커패시터(100)로 구성할 수 있다.
여기서, 세라믹 소체(100)와, 제1 및 제2 외부 전극(131, 132)의 구조는 앞서 설명한 일 실시 형태와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 소체
111 ; 유전체층 121, 122 ; 제1 및 제2 내부 전극
121a, 122a ; 제1 및 제2 몸체부 121b, 122b ; 제1 및 제2 리드부
131, 132 ; 제1 및 제2 외부 전극 210 ; 인쇄회로기판
220 ; 솔더

Claims (16)

  1. 복수의 유전체층이 적층된 세라믹 소체;
    상기 유전체층의 적어도 일면에 상기 유전체층의 적층 방향을 따라 번갈아 형성되는 복수의 제1 및 제2 내부 전극; 및
    상기 세라믹 소체의 양 단면에 형성된 제1 및 제2 외부 전극; 을 포함하며,
    상기 제1 및 제2 내부 전극은, 상기 유전체층의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 몸체부와, 상기 제1 및 제2 몸체부의 단부에서 상기 세라믹 소체의 하측으로 절곡되며 상기 세라믹 소체의 양 단면을 통해 번갈아 노출되어 상기 제1 및 제2 외부 전극과 전기적으로 연결된 제1 및 제2 리드부를 포함하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 세라믹 소체는 하부 길이 방향의 마진부가 상부 길이 방향의 마진부에 비해 높게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 세라믹 소체는 상하부에 상부 및 하부 커버층이 형성되고, 상기 하부 커버층의 두께가 상기 상부 커버층의 두께에 비해 두껍게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 세라믹 소체는 하부 중앙부가 상측으로 오목하게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치되는 적층 세라믹 커패시터; 를 포함하며,
    상기 적층 세라믹 커패시터는, 복수의 유전체층이 적층된 세라믹 소체; 상기 유전체층의 적어도 일면에 상기 유전체층의 적층 방향을 따라 번갈아 형성되는 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 소체의 양 단면에 형성된 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 내부 전극은, 상기 유전체층의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 몸체부와, 상기 제1 및 제2 몸체부의 단부에서 상기 세라믹 소체의 하측으로 절곡되며 상기 세라믹 소체의 양 단면을 통해 번갈아 노출되어 상기 제1 및 제2 외부 전극과 전기적으로 연결된 제1 및 제2 리드부를 포함하는 적층 세라믹 커패시터의 실장 기판.
  6. 제5항에 있어서,
    상기 세라믹 소체는 하부 길이 방향의 마진부가 상부 길이 방향의 마진부에 비해 높게 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  7. 제5항에 있어서,
    상기 세라믹 소체는 상하부에 상부 및 하부 커버층이 형성되고, 상기 하부 커버층의 두께가 상기 상부 커버층의 두께에 비해 두껍게 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  8. 제5항에 있어서,
    상기 세라믹 소체는 하부 중앙부가 상측으로 오목하게 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  9. 복수의 유전체층이 폭 방향으로 적층된 세라믹 소체;
    상기 유전체층의 적어도 일면에 상기 유전체층의 폭 방향을 따라 번갈아 형성되는 복수의 제1 및 제2 내부 전극; 및
    상기 세라믹 소체의 양 단면에 형성된 제1 및 제2 외부 전극; 을 포함하며,
    상기 제1 및 제2 내부 전극은, 상기 유전체층의 폭 방향을 따라 서로 오버랩되는 제1 및 제2 몸체부와, 상기 제1 및 제2 몸체부의 단부에서 상기 세라믹 소체의 하측으로 절곡되며 상기 세라믹 소체의 양 단면을 통해 번갈아 노출되어 상기 제1 및 제2 외부 전극과 전기적으로 연결된 제1 및 제2 리드부를 포함하는 적층 세라믹 커패시터.
  10. 제9항에 있어서,
    상기 세라믹 소체는 하부 길이 방향의 마진부가 상부 길이 방향의 마진부에 비해 높게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  11. 제9항에 있어서,
    상기 세라믹 소체는 상하부에 상부 및 하부 커버층이 형성되고, 상기 하부 커버층의 두께가 상기 상부 커버층의 두께에 비해 두껍게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  12. 제9항에 있어서,
    상기 세라믹 소체는 하부 중앙부가 상측으로 오목하게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  13. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치되는 적층 세라믹 커패시터; 를 포함하며,
    상기 적층 세라믹 커패시터는, 복수의 유전체층이 폭 방향으로 적층된 세라믹 소체; 상기 유전체층의 적어도 일면에 상기 유전체층의 폭 방향을 따라 번갈아 형성되는 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 소체의 양 단면에 형성된 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 내부 전극은, 상기 유전체층의 폭 방향을 따라 서로 오버랩되는 제1 및 제2 몸체부와, 상기 제1 및 제2 몸체부의 단부에서 상기 세라믹 소체의 하측으로 절곡되며 상기 세라믹 소체의 양 단면을 통해 번갈아 노출되어 상기 제1 및 제2 외부 전극과 전기적으로 연결된 제1 및 제2 리드부를 포함하는 적층 세라믹 커패시터의 실장 기판.
  14. 제13항에 있어서,
    상기 세라믹 소체는 하부 길이 방향의 마진부가 상부 길이 방향의 마진부에 비해 높게 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  15. 제13항에 있어서,
    상기 세라믹 소체는 상하부에 상부 및 하부 커버층이 형성되고, 상기 하부 커버층의 두께가 상기 상부 커버층의 두께에 비해 두껍게 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  16. 제13항에 있어서,
    상기 세라믹 소체는 하부 중앙부가 상측으로 오목하게 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
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