JP6686261B2 - 積層セラミック電子部品及びその実装基板 - Google Patents
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Description
110 セラミック本体
111 誘電体層
121、121' 第1内部電極
122、122' 第2内部電極
131、132 第1及び第2外部電極
141、143 第1金属フレーム
142、144 第2金属フレーム
151、153 第1導電性接着層
152、154 第2導電性接着層
161、162 絶縁層
200 実装基板
210 基板
211、212 電極パッド
221、222 半田
Claims (15)
- 積層セラミックキャパシタの異なる外部電極とそれぞれ接続され、且つ、前記積層セラミックキャパシタの実装面と離れるように第1及び第2金属フレームが配置され、
前記第1及び第2金属フレームは、前記積層セラミックキャパシタの実装面に対向する一面に接続され、長さ方向に互いに離れるように配置され、
前記積層セラミックキャパシタの実装面に対向する一面において、前記第1及び第2金属フレームが配置されていない領域にのみ絶縁層が配置される、積層セラミック電子部品。 - 積層セラミックキャパシタの異なる外部電極とそれぞれ接続され、且つ、前記積層セラミックキャパシタの実装面と離れるように第1及び第2金属フレームが配置され、
前記積層セラミックキャパシタの実装面に対向する一面に絶縁層が配置され、
前記第1及び第2金属フレームは、前記積層セラミックキャパシタの実装面に対向する一面に接続され、長さ方向に互いに離れるように配置され、
前記絶縁層が前記第1及び第2金属フレームの間に配置され、前記絶縁層と前記第1及び第2金属フレームが平らな面を成す、積層セラミック電子部品。 - 複数の誘電体層を有し、前記誘電体層を介して交互に配置された第1及び第2内部電極を含むセラミック本体、及び前記第1及び第2内部電極が前記セラミック本体の外部に露出した部分とそれぞれ接続される第1及び第2外部電極を含む積層セラミックキャパシタと、
前記第1及び第2外部電極とそれぞれ接続され、且つ、前記積層セラミックキャパシタの実装面と離れるように配置される第1及び第2金属フレームと、
前記セラミック本体の実装面に対向する一面において、前記第1及び第2金属フレームが配置されていない領域にのみ配置される絶縁層と、を含み、
前記第1及び第2金属フレームは、前記積層セラミックキャパシタの実装面に対向する一面に接続され、長さ方向に互いに離れるように配置される、積層セラミック電子部品。 - 複数の誘電体層を有し、前記誘電体層を介して交互に配置された第1及び第2内部電極を含むセラミック本体、及び前記第1及び第2内部電極が前記セラミック本体の外部に露出した部分とそれぞれ接続される第1及び第2外部電極を含む積層セラミックキャパシタと、
前記第1及び第2外部電極とそれぞれ接続され、且つ、前記積層セラミックキャパシタの実装面と離れるように配置される第1及び第2金属フレームと、
前記セラミック本体の実装面に対向する一面に配置される絶縁層と、を含み、
前記第1及び第2外部電極は、前記セラミック本体の長さ方向の両面に形成される第1及び第2ボディ部と、前記第1及び第2ボディ部から前記セラミック本体の実装面に対向する一面の一部まで延長されて形成される第1及び第2バンド部と、をそれぞれ含み、
前記第1及び第2金属フレームは、
前記セラミック本体の実装面側に配置される第1及び第2端子部と、
前記セラミック本体を介して前記第1及び第2端子部と相対するように配置され、前記第1及び第2バンド部とそれぞれ接続される第1及び第2水平部と、
前記第1及び第2端子部と前記第1及び第2水平部をそれぞれ連結する第1及び第2垂直部と、をそれぞれ含み、
前記絶縁層が前記第1及び第2水平部の間に配置され、前記絶縁層と前記第1及び第2水平部が平らな面を成す、積層セラミック電子部品。 - 前記第1及び第2外部電極は、前記セラミック本体の長さ方向の両面に形成される第1及び第2ボディ部と、前記第1及び第2ボディ部から前記セラミック本体の実装面に対向する一面の一部まで延長されて形成される第1及び第2バンド部と、をそれぞれ含む、請求項3に記載の積層セラミック電子部品。
- 前記第1及び第2金属フレームは、
前記セラミック本体の実装面側に配置される第1及び第2端子部と、
前記セラミック本体を介して前記第1及び第2端子部と相対するように配置され、前記第1及び第2バンド部とそれぞれ接続される第1及び第2水平部と、
前記第1及び第2端子部と前記第1及び第2水平部をそれぞれ連結する第1及び第2垂直部と、をそれぞれ含む、請求項5に記載の積層セラミック電子部品。 - 前記第1及び第2垂直部が前記第1及び第2外部電極の第1及び第2ボディ部と離れるように配置される、請求項6に記載の積層セラミック電子部品。
- 前記絶縁層が前記第1及び第2水平部の間に配置され、前記絶縁層と前記第1及び第2水平部が平らな面を成す、請求項6に記載の積層セラミック電子部品。
- 前記第1内部電極は前記セラミック本体の実装面に対向する一面に露出する第1リード部を有し、
前記第2内部電極は前記セラミック本体の実装面に対向する一面に露出し、且つ、前記第1リード部と離れるように配置される第2リード部を有し、
前記第1及び第2外部電極が前記セラミック本体の実装面に対向する一面に前記第1及び第2リード部とそれぞれ接続されるように形成される、請求項3から8のいずれか一項に記載の積層セラミック電子部品。 - 前記第1及び第2内部電極は、前記セラミック本体の実装面に露出する第3及び第4リード部をさらに含み、
前記積層セラミックキャパシタは、前記第3及び第4リード部とそれぞれ接続されるように前記セラミック本体の実装面に配置される第3及び第4外部電極を含む、請求項9に記載の積層セラミック電子部品。 - 前記誘電体層が前記積層セラミックキャパシタの実装面に対して水平に積層される、請求項3から10のいずれか1項に記載の積層セラミック電子部品。
- 前記誘電体層が前記積層セラミックキャパシタの実装面に対して垂直に積層される、請求項3から10のいずれか1項に記載の積層セラミック電子部品。
- 第1及び第2外部電極に互いに対向する第1及び第2面を含む積層セラミックキャパシタと、
前記積層セラミックキャパシタの第1面と相対して離れる第1及び第2部、及び前記第1及び第2部の端部から平らな第1及び第2面に垂直に延長される第3及び第4部をそれぞれ含む第1及び第2金属フレームと、
前記積層セラミックキャパシタの第2面において、前記第1及び第2金属フレームが配置されていない領域にのみ配置される絶縁層と、を含み、
前記第1及び第2金属フレームは、前記積層セラミックキャパシタの第2面に接続され、長さ方向に互いに離れるように配置され、
前記積層セラミックキャパシタが前記第1及び第2金属フレームの前記第3及び第4部の間に配置される、積層セラミック電子部品。 - 第1及び第2外部電極に互いに対向する第1及び第2面を含む積層セラミックキャパシタと、
前記積層セラミックキャパシタの第1面と相対して離れる第1及び第2部、及び前記第1及び第2部の端部から平らな第1及び第2面に垂直に延長される第3及び第4部をそれぞれ含む第1及び第2金属フレームと、
前記積層セラミックキャパシタの第2面に配置される絶縁層と、を含み、
前記積層セラミックキャパシタが前記第1及び第2金属フレームの前記第3及び第4部の間に配置され、
前記第1及び第2金属フレームは、前記第3及び第4部の端部から垂直に延長される第5及び第6部をそれぞれさらに含み、
前記第1及び第2金属フレームの第3及び第4部が前記積層セラミックキャパシタから離れ、
前記第1及び第2金属フレームの第5及び第6部が第1及び第2導電性接着層によって前記積層セラミックキャパシタの前記第1及び第2外部電極とそれぞれ連結され、
前記絶縁層と前記第1及び第2金属フレームの第5及び第6部によって平らな面が提供される、積層セラミック電子部品。 - 前記第1及び第2金属フレームは、前記第3及び第4部の端部から垂直に延長される第5及び第6部をそれぞれさらに含み、
前記第1及び第2金属フレームの第3及び第4部が前記積層セラミックキャパシタから離れ、
前記第1及び第2金属フレームの第5及び第6部が第1及び第2導電性接着層によって前記積層セラミックキャパシタの前記第1及び第2外部電極とそれぞれ連結され、
前記絶縁層と前記第1及び第2金属フレームの第5及び第6部によって平らな面が提供される、請求項13に記載の積層セラミック電子部品。
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