KR20220099053A - 적층형 전자 부품 및 그 실장 기판 - Google Patents
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Abstract
본 발명은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 실장 면에 대해 수직인 제1 방향으로 번갈아 배치된 제1 및 제2 내부 전극을 포함하는 커패시터 바디와 상기 커패시터 바디의 양 측면에 각각 배치된 제1 및 제2 외부 전극을 포함하는 적층형 커패시터; 상기 적층형 커패시터의 양 측면과 상하 면에 배치된 제1 및 제2 메탈 프레임; 및 상기 적층형 커패시터와 상기 제1 및 제2 메탈 프레임의 상면을 둘러싸도록 배치된 절연 외장부; 를 포함하며, 상기 절연 외장부의 상단에서 상기 제1 및 제2 외부 전극까지의 최단 거리를 G1으로, 상기 절연 외장부의 하단에서 상기 제1 및 제2 외부 전극까지의 최단 거리를 G2로, 상기 외부 전극의 상단에서 하단까지의 최대 거리를 T라고 정의하면, G1≤G2≤T/2를 만족하는 적층형 전자 부품 및 그 실장 기판을 제공한다.
Description
본 발명은 적층형 전자 부품 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층형 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
이러한 적층형 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.
이때, 상기 유전체층은 압전성을 갖기 때문에, 상기 적층형 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 커패시터 바디의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
이러한 진동은 상기 적층형 커패시터의 외부 전극 및 상기 외부 전극과 기판을 연결하는 솔더를 통해 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
더욱이, 근래의 전자 기기는 기구 부품의 정음화가 진행되고 있어서, 위와 같이 적층 세라믹 커패시터가 발생시키는 어쿠스틱 노이즈가 보다 두드러지게 나타날 수 있다.
이러한 어쿠스틱 노이즈 장애는 기기의 동작 환경이 조용한 경우, 사용자가 어쿠스틱 노이즈를 기기의 고장으로 파악할 수 있다.
또한, 음성 회로를 가진 기기에서는 음성 출력에 어쿠스틱 노이즈가 중첩되면서 기기의 품질이 저하되는 문제점이 발생될 수 있다.
그리고, 사람의 귀가 인지하는 어쿠스틱 노이즈와는 별개로 적층형 커패시터의 압전 진동이 20kHz 이상의 고주파 영역에서 발생시, IT 및 산업/전장에서 사용되는 각종 센서류에 있어 오작동의 원인이 될 수 있다.
본 발명의 목적은, 어쿠스틱 노이즈 뿐만 아니라 20kHz 이상의 고주파 진동이 저감된 적층형 전자 부품 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 실장 면에 대해 수직인 제1 방향으로 번갈아 배치된 제1 및 제2 내부 전극을 포함하는 커패시터 바디와 상기 커패시터 바디의 양 측면에 각각 배치된 제1 및 제2 외부 전극을 포함하는 적층형 커패시터; 상기 커패시터 바디의 실장 면 측에 배치되는 제1 및 제2 단자부, 상기 제1 및 제2 단자부와 상기 커패시터 바디를 사이에 두고 각각 마주보게 배치되며 상기 커패시터 바디의 실장 면과 대향하는 면에서 상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 수평부 및 상기 제1 및 제2 단자부와 상기 제1 및 제2 수평부를 각각 연결하는 제1 및 제2 수직부를 각각 포함하는제1 및 제2 메탈 프레임; 및 상기 적층형 커패시터와 상기 제1 및 제2 메탈 프레임의 상기 제1 및 제2 수평부를 둘러싸도록 배치된 절연 외장부; 를 포함하며, 상기 절연 외장부의 상단에서 상기 제1 및 제2 외부 전극까지의 최단 거리를 G1으로, 상기 절연 외장부의 하단에서 상기 제1 및 제2 외부 전극까지의 최단 거리를 G2로, 상기 제1 및 제2 외부 전극의 상단에서 하단까지의 최대 거리를 T라고 정의하면, G1≤G2≤T/2를 만족하는 적층형 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 메탈 프레임은, 상기 제1 및 제2 수직부와 상기 제1 및 제2 단자부가 상기 절연 외장부로부터 소정 간격 이격될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 메탈 프레임은, 상기 제1 및 제2 수평부와 상기 제1 및 제2 수직부를 각각 연결하는 부분에 제1 및 제2 홈부가 각각 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 메탈 프레임의 상기 제1 및 제2 수평부와 상기 적층형 커패시터의 상기 제1 및 제2 외부 전극이 도전성 접착층에 의해 각각 접속될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 메탈 프레임의 상기 제1 및 제2 수직부와 상기 제1 및 제2 단자부가 상기 절연 외장부의 형상을 따라 절곡되어 형성될 수 있다.
본 발명의 다른 측면은, 상부에 복수의 전극 패드를 갖는 기판; 및 상기 전극 패드 상에 제1 및 제2 메탈 프레임이 각각 접속되어 실장되는 상기의 적층형 전자 부품; 을 포함하는 적층형 전자 부품의 실장 기판을 제공한다.
본 발명의 일 실시 예에 따르면, 20kHz 이내의 가청 주파수에서 적층형 커패시터의 압전 진동이 기판으로 전달되는 진동량을 억제할 수 있어 어쿠스틱 노이즈를 저감시킬 수 있고, 20kHz 이상의 고주파 신호에 의한 고주파 진동도 효과적으로 저감시켜 세트(Set)상의 센서류의 오작동을 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2a 및 도 2b는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극의 구조를 각각 나타낸 평면도이다.
도 3은 도 1의 I-I'선 단면도이다.
도 4는 도 1의 적층형 커패시터에 제1 및 제2 메탈 프레임이 설치된 것을 개략적으로 나타낸 사시도이다.
도 5는 도 4에 절연 외장부가 형성된 적층형 전자 부품을 개략적으로 나타낸 사시도이다.
도 6은 도 5의 II-II'선 단면도이다.
도 7은 도 4에서 제1 및 제2 메탈 프레임을 분리하여 나타낸 분리 사시도이다.
도 8은 비교 예와 본 실시 예에 의해 전자 부품의 어쿠스틱 노이즈를 비교한 그래프이다.
도 9는 도 5의 적층형 전자 부품이 기판에 실장된 것을 개략적으로 나타낸 사시도이다.
도 2a 및 도 2b는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극의 구조를 각각 나타낸 평면도이다.
도 3은 도 1의 I-I'선 단면도이다.
도 4는 도 1의 적층형 커패시터에 제1 및 제2 메탈 프레임이 설치된 것을 개략적으로 나타낸 사시도이다.
도 5는 도 4에 절연 외장부가 형성된 적층형 전자 부품을 개략적으로 나타낸 사시도이다.
도 6은 도 5의 II-II'선 단면도이다.
도 7은 도 4에서 제1 및 제2 메탈 프레임을 분리하여 나타낸 분리 사시도이다.
도 8은 비교 예와 본 실시 예에 의해 전자 부품의 어쿠스틱 노이즈를 비교한 그래프이다.
도 9는 도 5의 적층형 전자 부품이 기판에 실장된 것을 개략적으로 나타낸 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 실시 예의 적층형 전자 부품은, 적층형 커패시터와, 제1 및 제2 메탈 프레임과 절연 외장부를 포함한다.
도 1 내지 도 3을 참조하면, 본 실시 예의 적층형 커패시터(100)는 커패시터 바디(110)와 제1 및 제2 외부 전극(131, 132)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)과, 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 복수의 제1 내부 전극(121)과 제2 내부 전극(122)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 예의 도면에 도시된 것으로 한정되는 것은 아니다.
또한, 본 실시 예에서는 설명의 편의를 위해, 커패시터 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다.
또한, 본 실시 예에서, 적층형 커패시터(100)의 실장 면은 커패시터 바디(110)의 제1 면(1)일 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 Z방향으로 상기 액티브 영역의 상하부에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
이때, 상부 및 하부 커버(112, 113)의 두께는 외부의 충격 등에 의해 커패시터 바디(110)가 손상되는 것을 방지할 수 있도록 일정 수준 이상인 것이 바람직하다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 커패시터 바디(110)의 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 양호한 전기 특성을 가지면서 우수한 내히트사이클성과 내습성 등의 고신뢰성을 제공하기 위해, 구리(Cu)를 포함하는 외부 전극용 도전성 페이스트의 소성에 의하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 접속부(131a, 132a)와, 제1 및 제2 밴드부(131b, 132b)를 각각 포함한다.
제1 및 제2 접속부(131a, 132a)는 커패시터 바디(110)의 X방향의 제3 및 제4 면(3, 4)을 각각 덮으며, 제1 및 제2 내부 전극(121, 122)의 노출된 단부와 각각 접속되어 전기적으로 연결되는 부분이다.
제1 및 제2 밴드부(131b, 132b)는 제1 및 제2 접속부(131a, 132a)로부터 커패시터 바디(110)의 둘레 면의 일부를 덮도록 각각 연장되게 형성된 부분이다.
한편, 제1 및 제2 외부 전극(131, 132) 상에는 도금층(미도시)이 형성될 수 있다.
상기 도금층은 일 예로서, 제1 및 제2 외부 전극(131, 132) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
도 4는 도 1의 적층형 커패시터에 제1 및 제2 메탈 프레임이 설치된 것을 개략적으로 나타낸 사시도이다고, 도 5는 도 4에 절연 외장부가 형성된 적층형 전자 부품을 개략적으로 나타낸 사시도이고, 도 6은 도 5의 II-II'선 단면도이고, 도 7은 도 4에서 제1 및 제2 메탈 프레임을 분리하여 나타낸 분리 사시도이다.
도 4 내지 도 7을 참조하면, 본 실시 예의 적층형 전자 부품은, 적층형 커패시터(100)와, 적층형 커패시터100)의 양 측면과 상하 면에 배치된 제1 및 제2 메탈 프레임(140, 150) 및 적층형 커패시터(100)와 제1 및 제2 메탈 프레임(140, 150)의 상면을 둘러싸도록 배치된 절연 외장부(160)를 포함한다.
이때, 제1 및 제2 메탈 프레임(140, 150)은, 측면과 하면이 절연 외장부(160)로부터 소정 간격 이격될 수 있다. 이에 제1 및 제2 메탈 프레임(140, 150)의 탄성력에 의해 압전 진동을 흡수하여 어쿠스틱 노이즈를 저감시킬 수 있다.
이러한 제1 및 제2 메탈 프레임(140, 150)은 원활한 납땜성을 위해 표면에 도금 처리가 될 수 있다.
그리고, 제1 및 제2 메탈 프레임(140, 150)의 측면과 하면은 절연 외장부(160)를 따라 굽혀서 형성될 수 있다.
제1 메탈 프레임(140)은 하면이 되는 제1 단자부(142), 상면이 되는 제1 수평부(143) 및 측면이 되는 제1 수직부141)를 포함하여, [자 형상으로 이루어진다.
제1 단자부(142)는 커패시터 바디(110)의 실장 면인 제1 면(1) 측에 배치되고, 기판과의 실장 면이 된다.
제1 수평부(143)는 제1 단자부(142)와 커패시터 바디(110)를 사이에 두고 Z방향으로 서로 마주보게 배치되며, 커패시터 바디(110)의 실장 면인 제1 면(1)과 Z방향으로 대향하는 제2 면(2)에서 제1 외부 전극(131)의 상측 제1 밴드부(131b)와 접속된다.
이때, 제1 수평부(143)와 제1 밴드부(131b) 사이에는 제1 도전성 접합층(171)이 배치될 수 있다. 제1 도전성 접합층(171)은 고온 솔더 또는 도전성 수지 페이스트 등으로 형성될 수 있다.
제1 수직부(141)는 제1 단자부(142)의 단부와 제1 수평부(143)의 단부를 서로 연결하며, 제1 외부 전극(131)의 제1 접속부(131a)와 X방향으로 마주보게 배치되며, 기판으로 전달되는 진동 전달 경로를 길게 연장하여 어쿠스틱 저감 효과를 향상시킬 수 있다.
제2 메탈 프레임(150)은 하면이 되는 제2 단자부(152), 상면이 되는 제2 수평부(153) 및 측면이 되는 제2 수직부(151)를 포함하여 ]자 형상으로 이루어진다.
제2 단자부(152)는 커패시터 바디(110)의 실장 면인 제1 면(1) 측에 배치되고, 기판과의 실장 면이 된다.
제2 수평부(153)는 제2 단자부(152)와 커패시터 바디(110)를 사이에 두고 Z방향으로 서로 마주보게 배치되며, 커패시터 바디(110)의 실장 면인 제1 면(1)과 Z방향으로 대향하는 제2 면(2)에서 제2 외부 전극(132)의 상측 제2 밴드부(132)와 접속된다.
이때, 제2 수평부(153)와 제2 밴드부(132b) 사이에는 제2 도전성 접합층(172)이 배치될 수 있다. 제2 도전성 접합층(172)은 고온 솔더 또는 도전성 수지 페이스트 등으로 형성될 수 있다.
제2 수직부는 제2 단자부의 단부와 제2 수평부의 단부를 서로 연결하며, 제2 외부 전극(132)의 제2 접속부(132a)와 X방향으로 마주보게 배치되며, 기판으로 전달되는 진동 전달 경로를 길게 연장하여 어쿠스틱 저감 효과를 향상시킬 수 있다.
그리고, 제1 메탈 프레임(140)은, 제1 수평부(143)와 제1 수직부(141)를 연결하는 부분에 제1 홈부(144)가 형성된다.
제2 메탈 프레임(150)은, 제2 수평부(153)와 제2 수직부(151)를 연결하는 부분에 제2 홈부(154)가 형성된다.
제1 및 제2 홈부(144, 154)는 제1 및 제2 메탈 프레임(140, 150)과 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)가 접촉하는 면적을 각각 줄여 제1 및 제2 외부 전극(131, 132)으로부터 전달되는 진동을 더 감소시킬 수 있다.
또한, 제1 및 제2 홈부(144, 154)는 제1 및 제2 메탈 프레임(140, 150)을 제1 및 제2 수직부(141, 151) 방향으로 접는 벤딩 공정시 제1 및 제2 홈부(144, 154)에 의해 벤딩해야 할 메탈 면적이 감소되어 상대적으로 작은 힘으로도 쉽게 벤딩 작업을 진행할 수 있는 이점이 있다.
절연 외장부(160)는 적층형 커패시터(100) 전체와 제1 및 제2 메탈 프레임(140, 150)의 제1 및 제2 수평부(143, 153)을 둘러싸도록 배치된다.
이러한 절연 외장부(160)는 에폭시 등의 절연체로 이루어질 수 있고, 수분 침투를 억제하거나 외부에서 적층형 커패시터(100)로 가해지는 충격을 완화시켜 적층형 커패시터(100)의 신뢰성을 향상시킬 수 있다.
이와 같은 구조를 갖는 본 실시 예의 적층형 전자 부품은, ㄷ자형 메탈 프레임과 수평 실장 타입의 적층형 커패시터를 접합시킨 구조이다.
또한, 메탈 프레임의 수직부와 단자부는 적층형 커패시터로부터 이격되게 하고, 수평부가 외부 전극의 상측 밴드부에 접합되도록 하고, 메탈 프레임의 수직부와 단자부를 제외한 나머지 부분을 절연 외장부로 감싸도록 형성함으로써, 신뢰성을 크게 높일 수 있다.
또한, 전자 부품을 기판에 실장할 때, ㄷ자형의 메탈 프레임의 적용으로 인해 적층형 커패시터의 압전 진동이 회로 기판으로 전달되기까지 긴 진동 전달 경로가 형성되어 메탈 프레임을 통해 도중에 상당수의 적층형 커패시터의 압전 진동이 흡수되어 회로 기판으로의 전달되는 압전 진동양을 저감시킴으로써 어쿠스틱 노이즈를 개선할 수 있다.
또한, 적층형 커패시터가 기판의 살장 면에 대해 수평인 수평 실장 타입으로, 적층형 커패시터는 양끝으로 갈수록 진동 변위가 작아지게 되어, 메탈 프레임과의 접합시 기판으로의 진동 변위 전달을 최소화할 수 있다.
이에 IT, 산업/전장 분야에서 적층형 커패시터의 20kHz 이상의 고주파 진동이 문제가 될 수 있는 센서류의 오작동을 방지할 수 있다.
또한, 고주파 진동 저감이 가능하여 각 분야에서 사용되는 센서류의 장시간 진동에 의한 내부 피로 축적을 억제시킬 수 있으며, 20kHz 이내의 가청 주파수에서는 큰 파장의 진동도 억제할 수 있어 어쿠스틱 노이즈 저감에도 효과적이다.
도 8은 비교 예와 본 실시 예에 의해 전자 부품의 어쿠스틱 노이즈를 비교한 그래프이다.
도 8에서 #1은 일반적인 2단자형 수평 실장 타입의 적층형 커패시터이고, #2는 비교 예의 적층형 커패시터에 본 실시 예의 메탈 프레임과 몰딩부를 적용한 적층형 전자 부품의 어쿠스틱 노이즈를 비교한 그래프이다.
여기서, 적층형 커패시터는 각각 3225 사이즈(길이×폭×두께, 3.2 mm×2.5 mm×2.5 mm) 및 10μF의 제품으로 테스트를 진행하였다.
도 8을 참조하면, #1은 평균 41.0dBA의 어쿠스틱 노이즈를 가지며, #2는 평균 18.9dBA의 어쿠스틱 노이즈를 가지고 있어서, 본 실시 예의 적층형 전자 부품이 #1 대비 2배 이상의 어쿠스틱 노이즈 감소 효과가 있음을 알 수 있다.
그리고, 본 실시 예에서, 절연 외장부(160)의 상단에서 제1 및 제2 외부 전극(131, 132)까지의 최단 거리를 G1으로, 절연 외장부(160)의 하단에서 제1 및 제2 외부 전극(131, 132)까지의 최단 거리를 G2로, 제1 및 제2 외부 전극(131, 132)의 상단에서 하단까지의 최대 거리를 T라고 정의하면, G1≤G2≤T/2를 만족할 수 있다.
절연 외장부(160)의 외표면은 제1 및 제2 메탈 프레임(140, 150)이 [, ]자 형태로 벤딩시 가이드 역할을 하며, G2는 적층형 커패시터(100)와 기판과의 이격 거리를 결정하므로 압전 진동 저감시 중요한 변수가 된다.
| # | 수치(A) | 어쿠스틱 노이즈(Acoustic Noise) | SMT 불량발생 유무 |
| 3 | G1>G2 | 28.5 ~ 30.2 dBA | X |
| 4 | G1=G2 | 24.3 dBA | X |
| 5 | G1<G2<T/2 | 19.4 ~ 22.1 dBA | X |
| 6 | G2=T/2 | 23.5 dBA | X |
| 7 | T/2<G2<2T/3 | 28.1 ~ 36.4 dBA | O |
표 1을 참조하면, G1이 G2 보다 큰 #3의 경우, 메탈 프레임의 탄성력이 작아져 어쿠스틱 노이즈는 28.5 내지 30.2dBA가 되고, 실장 불량은 발생하지 않는다.
#4에서와 같이, G1가 G2가 대체로 같으면 어쿠스틱 노이즈는 24.3dBA로 더 낮출 수 있고, 실장 불량도 발생하지 않는다.
#5에서와 같이, G2가 G1 보다 크고 T/2 보다 작으면 어쿠스틱 노이즈는 19.4 내지 22.1 dBA로 더 낮출 수 있고, 실장 불량도 발생하지 않는다.
#6에서와 같이, G2가 T/2와 대체로 같으면 어쿠스틱 노이즈는 23.5 dBA이고, 실장 불량은 발생하지 않는다.
#7에서와 같이, T/2가 G2 보다 작고 2T/3 보다도 더 작으면 어쿠스틱 노이즈가 28.1 내지 36.4dBA로 높게 나타나고, 부품 전체의 높이가 커지면서 실장시 칩 쓰러짐 현상이 발생되어 메탈 프레임 자체의 흔들림도 발생하여 소음이 증가되고 실장 불량도 발생할 수 있다.
따라서, 어쿠스틱 노이즈 감소 효과와 더불어 이러한 실장 불량 방지를 위해서는 상기의 파라미터들의 관계가 G1≤G2≤T/2를 만족해야 한다.
도 9는 도 5의 적층형 전자 부품이 기판에 실장된 것을 개략적으로 나타낸 사시도이다.
도 9를 참조하면, 본 실시 예에 따른 적층형 전자 부품의 실장 기판은 적층형 전자 부품이 실장되는 기판(210), 및 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
적층형 전자 부품은 제1 및 제2 메탈 프레임(140, 150)의 제1 및 제2 단자부(142, 152)가 각각 기판(210)의 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 기판(210)과 접합되어 전기적으로 연결될 수 있다.
위와 같이 적층형 전자 부품이 기판(210)에 실장된 상태에서 제1 및 제2 메탈 프레임(140, 150)을 통해 적층형 커패시터(100)의 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층의 역압전성 효과(Inverse piezoelectric effect)에 의해 커패시터 바디(110)는 Z방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 커패시터 바디(110)의 Z방향의 팽창/수축과는 반대로 수축/팽창을 하게 된다.
이러한 커패시터 바디(110)의 팽창과 수축은 진동을 발생시키게 되고, 상기 진동은 외부 전극을 통해 기판(210)에 전달되어 기판(210)으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.
본 실시 형태에 따르면, 적층형 전자 부품의 제1 및 제2 외부 전극(131, 132)을 통해 기판으로 전달되는 상기의 압전 진동은 제1 및 제2 메탈 프레임(140, 150)의 탄성을 이용하여 흡수되며, 기판(210)의 휨 등에 의해 발생되는 기계적 응력도 제1 및 제2 메탈 프레임(140, 150)이 흡수함으로써, 제품의 어쿠스틱 노이즈를 저감시킬 수 있다.
이상에서 본 발명의 실시 예들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
140, 150: 제1 및 제2 메탈 프레임
160: 절연 외장부
171, 172: 제1 및 제2 도전성 접합층
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
140, 150: 제1 및 제2 메탈 프레임
160: 절연 외장부
171, 172: 제1 및 제2 도전성 접합층
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더
Claims (12)
- 복수의 유전체층 및 상기 유전체층을 사이에 두고 실장 면에 대해 수직인 제1 방향으로 번갈아 배치된 제1 및 제2 내부 전극을 포함하는 커패시터 바디와 상기 커패시터 바디의 양 측면에 각각 배치된 제1 및 제2 외부 전극을 포함하는 적층형 커패시터;
상기 커패시터 바디의 실장 면 측에 배치되는 제1 및 제2 단자부, 상기 제1 및 제2 단자부와 상기 커패시터 바디를 사이에 두고 각각 마주보게 배치되며 상기 커패시터 바디의 실장 면과 대향하는 면에서 상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 수평부 및 상기 제1 및 제2 단자부와 상기 제1 및 제2 수평부를 각각 연결하는 제1 및 제2 수직부를 각각 포함하는 제1 및 제2 메탈 프레임; 및
상기 적층형 커패시터와 상기 제1 및 제2 메탈 프레임의 상기 제1 및 제2 수평부을 둘러싸도록 배치된 절연 외장부; 를 포함하며,
상기 절연 외장부의 상단에서 상기 제1 및 제2 외부 전극까지의 최단 거리를 G1으로, 상기 절연 외장부의 하단에서 상기 제1 및 제2 외부 전극까지의 최단 거리를 G2로, 상기 제1 및 제2 외부 전극의 상단에서 하단까지의 최대 거리를 T라고 정의하면, G1≤G2≤T/2를 만족하는 적층형 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 메탈 프레임은, 상기 제1 및 제2 수직부와 상기 제1 및 제2 단자부가 상기 절연 외장부로부터 소정 간격 이격되는 적층형 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 메탈 프레임은,
상기 제1 및 제2 수평부와 상기 제1 및 제2 수직부를 각각 연결하는 부분에 제1 및 제2 홈부가 각각 형성되는 적층형 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 메탈 프레임은,
측면과 하면이 상기 절연 외장부로부터 소정 간격 이격되고,
상기 제1 및 제2 수평부와 상기 제1 및 제2 수직부를 각각 연결하는 부분에 제1 및 제2 홈부가 각각 형성되는 적층형 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 메탈 프레임의 상기 제1 및 제2 수평부와 상기 적층형 커패시터의 상기 제1 및 제2 외부 전극이 도전성 접착층에 의해 각각 접속되는 적층형 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 메탈 프레임의 상기 제1 및 제2 수직부와 상기 제1 및 제2 단자부가 상기 절연 외장부의 형상을 따라 절곡되어 형성된 적층형 전자 부품.
- 상부에 복수의 전극 패드를 갖는 기판; 및
상기 전극 패드 상에 제1 및 제2 메탈 프레임이 각각 접속되어 실장되는 제1항의 적층형 전자 부품; 을 포함하는 적층형 전자 부품의 실장 기판.
- 제7항에 있어서,
상기 제1 및 제2 메탈 프레임은, 상기 제1 및 제2 수직부와 상기 제1 및 제2 단자부가 상기 절연 외장부로부터 소정 간격 이격되는 적층형 전자 부품.
- 제7항에 있어서,
상기 제1 및 제2 메탈 프레임은,
상기 제1 및 제2 수평부와 상기 제1 및 제2 수직부를 각각 연결하는 부분에 제1 및 제2 홈부가 각각 형성되는 적층형 전자 부품의 실장 기판.
- 제7항에 있어서,
상기 제1 및 제2 메탈 프레임은,
측면과 하면이 상기 절연 외장부로부터 소정 간격 이격되고,
상기 제1 및 제2 수평부와 상기 제1 및 제2 수직부를 각각 연결하는 부분에 제1 및 제2 홈부가 각각 형성되는 적층형 전자 부품.
- 제7항에 있어서,
상기 제1 및 제2 메탈 프레임의 상기 제1 및 제2 수평부와 상기 적층형 커패시터의 상기 제1 및 제2 외부 전극이 도전성 접착제에 의해 각각 접속되는 적층형 전자 부품의 실장 기판.
- 제7항에 있어서,
상기 제1 및 제2 메탈 프레임의 상기 제1 및 제2 수직부와 상기 제1 및 제2 단자부가 상기 절연 외장부의 형상을 따라 절곡되어 형성된 적층형 전자 부품의 실장 기판.
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| KR1020210001111A KR20220099053A (ko) | 2021-01-05 | 2021-01-05 | 적층형 전자 부품 및 그 실장 기판 |
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