JP6395002B2 - 積層セラミックキャパシタの回路基板実装構造 - Google Patents

Description

本発明は、積層セラミックキャパシタの回路基板実装構造に関し、より詳細には、回路基板上に積層セラミックキャパシタを水平実装する際に、導電材の塗布高さをカバー層の高さより小さくして積層セラミックキャパシタの振動騷音を減少できるようにした積層セラミックキャパシタの回路基板実装構造に関する。

通常、積層セラミックキャパシタ（Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ；ＭＬＣＣ）は、移動通信端末、ノートパソコン、コンピュータ、個人用携帯端末（ＰＤＡ）などの多くの電子製品のプリント回路基板に装着され、電気を充電または放電する重要な機能を行うチップ型のコンデンサであって、その使用用途及び容量に応じて様々なサイズ及び積層形態を有している。

また、積層セラミックキャパシタは、複数の誘電体層の間に異なる極性の内部電極が交互に積層された構造を有する。

このような積層セラミックキャパシタは、小型化が可能であるとともに高容量が保障され、実装が容易であるという長所により、様々な電子装置の部品として広く使用されている。

積層セラミックキャパシタの積層体を形成するセラミック材料としては、通常、誘電率が比較的高いチタン酸バリウムなどの強誘電体材料が用いられており、このような強誘電体材料は圧電性及び電歪性を有しているため、前記強誘電体材料に電界が印加される場合、応力及び機械的変形が振動として現れ、積層セラミックキャパシタの端子電極から基板側にこのような振動が伝達される。

即ち、積層セラミックキャパシタに交流電圧が印加された場合には、積層セラミックキャパシタの素子本体にＸ、Ｙ、Ｚの各方向に沿って応力（Ｆｘ、Ｆｔ、Ｆｚ）が発生し、それに伴って振動が発生する。この振動が端子電極から基板に伝達されてこの基板全体が音響放射面となり、雑音となる振動音を発生させる。

このような振動音はほとんどが可聴周波数（２０〜２０，０００Ｈｚ）の振動音に該当するものであり、このような振動音は人に不愉快な音域である場合もあるため、これに対する解決策が必要となった。

最近、上記のような振動音による問題点を解決するために、積層セラミックキャパシタの外部端子の弾性的変形により振動を防止する技術、圧電及び電歪により発生する振動の電波を抑制して雑音の発生を低減させる別途の部品を導入する技術、基板の振動を抑制するために実装された積層セラミックキャパシタの周りに基板ホールを形成する技術など様々な技術が開示されているが、別途工程の必要性及び工程の複雑性に比べて十分な振動防止効果が得られない状態である。

一方、積層セラミックキャパシタには、幅と厚さが実質的に同一の積層セラミックキャパシタがあり、幅と厚さが実質的に同一の積層セラミックキャパシタは、プリント回路基板に積層セラミックキャパシタを実装する場合、前記積層セラミックキャパシタの外側から積層セラミックキャパシタ内部導体の方向性を認識することができないため、プリント回路基板に前記積層セラミックキャパシタが内部導体の方向性に関係なく実装される。

プリント回路基板に実装される前記積層セラミックキャパシタの内部導体の方向により積層セラミックキャパシタの特性に差が生じ、特に、積層セラミックキャパシタの圧電性による振動騷音の特性に大きな差を示す。

特に、最近の実験結果によると、上記積層セラミックキャパシタの実装方向と、積層セラミックキャパシタの外部端子電極とランドとを連結する導電材の量とが相互に関連しながら前記振動騷音の特性に大きな影響を与えるということが明らかになった。
特に、前記積層セラミックキャパシタの内部電極面をプリント回路基板面に水平になるように実装し、前記積層セラミックキャパシタの外部端子電極とランドとを連結する導電材及び外部端子電極の接合高さの割合により積層セラミックキャパシタの振動騷音を著しく減少させることができるため、これを具現するための実装構造を必要としている。

韓国特許出願公開第１０−２００４−０１０２３２６号

従って、本発明は、従来の積層セラミックキャパシタの実装構造で提起されている全ての短所と問題点を解決するために導き出されたものであって、回路基板上に積層セラミックキャパシタを水平実装する際に圧電現象による振動から発生する騷音を、積層セラミックキャパシタの外部端子電極に接合する導電材（ｓｏｌｄｅｒ）の塗布高さを調節して減少させることができるようにした積層セラミックキャパシタの回路基板実装構造を提供することを発明の目的とする。

本発明は、内部電極が形成された誘電体シートが積層され、前記内部電極に並列接続される外部端子電極が両端部に形成された積層セラミックキャパシタの回路基板実装構造であって、前記積層セラミックキャパシタの内部電極と回路基板が水平方向になるように配置され、前記外部端子電極と回路基板のランドとが導電材によって接合され、前記基板とキャパシタの下面との間の間隔Ｔａと、積層セラミックキャパシタの下部側のカバー層の厚さＴｃとの合計より、前記導電材の接合高さＴｓが低く形成された積層セラミックキャパシタの回路基板実装構造を提供することを目的とする。

ここで、前記積層セラミックキャパシタは、リール（ｒｅｅｌ）のような包装体で包装される場合、積層セラミックキャパシタの内部電極が回路基板に水平方向に実装されることができるように一方向に整列するテーピング（Ｔａｐｉｎｇ）を施したものであって、幅（Ｗ）と厚さ（Ｔ）が同一、類似したものであることができる。

ここで、積層セラミックキャパシタの幅と厚さが同一ということは、物理的な同一を意味するのでなく、社会通念上の同一を意味し、類似ということは０．７５≦Ｔ／Ｗ≦１．２５の範囲内のものを意味する。即ち、前記積層セラミックキャパシタの両端部に外部端子電極が形成された直方体状に構成されることができる。

一方、積層セラミックキャパシタの内部電極の間の誘電体層の層数が多かったりその誘電体に印加される電界が大きいほど、積層セラミックキャパシタの圧電性による応力及び機械的変形が大きくなり、特に、誘電体層の層数が２００層以上、または誘電体層の厚さが３μｍ以下の場合に振動騷音が著しく発生する。

従って、ここで、前記積層セラミックキャパシタの誘電体層の層数は２００層以上であってもよく、誘電体層の厚さは３μｍ以下であってもよい。また、ここで、前記積層セラミックキャパシタの誘電体層の層数が２００層以上であるとともに誘電体層の厚さが３μｍ以下であってもよい。

以上で説明したように、本発明の積層セラミックキャパシタの回路基板実装構造は、積層セラミックキャパシタを導電材を用いて回路基板に接合固定する際に、積層セラミックキャパシタの外部端子電極と回路基板のランドパターンとを接合する導電材の接合高さＴｓを、回路基板の上面と積層セラミックキャパシタの下面との間の間隔Ｔａと、積層セラミックキャパシタの内部電極が形成された誘電体シートの上、下部に積層されるカバー層の厚さＴｃとの合計より低くすることにより、積層セラミックキャパシタから発生した振動が基板に伝達されることを抑制し、騷音発生を著しく低減させる効果を有する。

本発明により積層セラミックキャパシタが回路基板に実装された形態を示す断面図である。 図１の「Ａ」部分の拡大図である。 幅と厚さが同一、類似した積層セラミックキャパシタ（ａ）及び幅が厚さより大きい積層セラミックキャパシタ（ｂ）を示す斜視図である。

本発明による積層セラミックキャパシタの回路基板実装構造の上記目的に対する技術的構成をはじめとする作用効果に関する事項は、本発明の好ましい実施形態が図示された図面を参照した以下の詳細な説明により十分に理解されるであろう。

本明細書及び請求範囲に用いられた用語や単語は通常的かつ辞書的な意味に限定されてはならず、発明者が自らの発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則にしたがって本発明の技術的思想にかなう意味と概念に解釈されるべきである。

従って、本明細書に記載された実施例の構成は本発明のさらにも好ましい一実施例に過ぎず、本発明の技術的思想の全部を代弁しているものではないため、本出願時点においてこれらを代替することができる多様な均等物と変形例があり得ることを理解するべきである。

図１は、本発明により、積層セラミックキャパシタが回路基板に実装された形態を示す断面図であり、図２は、図１の「Ａ」部分の拡大図である。

図示されたように、本発明の積層セラミックキャパシタの回路基板実装構造は、内部電極１１１が形成された誘電体シート１１０が多数積層され、前記内部電極１１１に並列接続する外部端子電極１２０が両端部に形成された積層セラミックキャパシタ１００が備えられることができる。

このように構成された積層セラミックキャパシタ１００は、回路基板に実装される際に、前記回路基板２００の表面に積層セラミックキャパシタ１００が実装されるランド２１０を形成し、前記積層セラミックキャパシタ１００の内部電極１１１と前記回路基板２００とが水平方向になるように配置した後、前記外部端子電極１２０とランド２１０とを導電材１３０を用いて導電接続することにより、回路基板２００上に積層セラミックキャパシタ１００が電気的に連結されて固定されるようにすることができる。

ここで、図２に図示されたように、回路基板２００の上面と積層セラミックキャパシタ１００の下面との間の間隔はＴａと定義し、積層セラミックキャパシタ１００の内部電極１１１が形成された誘電体シート１１０の上、下部に積層されるカバー層１１２の厚さをＴｃと定義し、回路基板２００のランド２１０上に装着された外部端子電極１２０の外側にアンダーフィル状に塗布された導電材１３０の接合高さはＴｓと定義する。

この場合、前記カバー層１１２は、積層セラミックキャパシタを製作する際に内部電極１１１が形成された誘電体シート１１０の上、下部に内部電極が形成されていない誘電体シートを多数積層して形成した部分を意味する。

さらに、本発明の積層セラミックキャパシタ１００は、回路基板２００のランド２１０上に積層セラミックキャパシタ１００の両端部に形成された外部端子電極１２０が装着され導電材１３０によって接合固定される際に、導電材の接合高さＴｓを、回路基板の上面と積層セラミックキャパシタの下面との間の間隔Ｔａと、積層セラミックキャパシタの内部電極が形成された誘電体シートの上、下部に積層されるカバー層の厚さＴｃとの合計より低くすることにより、積層セラミックキャパシタから発生した振動が基板に伝達することを抑制し、騷音発生が減少するようにすることができる。

添付の図１と図２を参照して本発明に用いられる積層セラミックキャパシタの構造及び積層セラミックキャパシタが回路基板に実装される構造をより詳細に説明する。

図１に図示されたように、積層セラミックキャパシタ１００は、誘電体層１１０と内部電極１１１とを交互に積層してなる素体１１５と、素体１１５の両端部で内部電極を交互に並列接続している一対の外部端子電極１２０と、で構成されることができる。

また、前記内部電極１１１が交互に積層された素体１１５の上部と下部には内部電極が形成されていない誘電体層からなるカバー層１１２がさらに形成されることができる。

前記誘電体層１１０は、チタン酸バリウムなどを主成分とする強誘電体材料で形成されており、チタン酸バリウムのほかにも全ての強誘電体材料を使用することができる。

前記内部電極１１１は、金属ペーストを焼結させた金属薄膜からなっており、金属ペーストとしては、例えば、Ｎｉ、Ｐｄ、Ａｇ−Ｐｄ、Ｃｕのような金属材料を主成分とするものが使用されている。

前記外部端子電極１２０もＣｕ、Ｎｉなどのような金属材料から形成され、表面にははんだ濡れ性を良好にするためのはんだめっきが施されている。

前記回路基板２００の表面には積層セラミックキャパシタを実装するためのランド２１０が形成されており、ここで前記ランド２１０は、回路基板２００の内部のはんだレジストが露出され、露出されたはんだレジスト上面に導電材１３０がコーティングされて積層セラミックキャパシタ１００を接合し、ランド２１０上に実装するための部分である。ここで回路基板２００は、多層回路基板、断層両面プリント基板などが使用されることができ、回路基板２００の種類は特に限定されるものではない。

また、前記積層セラミックキャパシタ１００は、図３に図示されたように、幅（Ｗ）と厚さ（Ｔ）が同一であったりほとんど類似している場合（図３ａ）と、幅が厚さより大きい場合（図３ｂ）と、に製作されることができ、後者の場合、意図しなくても幅に比べて厚さが薄くて肉眼で区別して水平実装が可能であるが、前者の場合には、幅と厚さのサイズだけでは肉眼で区別し難くいため水平実装と垂直実装が任意に行われる。特に、前記積層セラミックキャパシタがリールのような包装体で包装される場合、積層セラミックキャパシタの内部電極が回路基板に水平方向に実装されることができるように一方向に整列するテーピング（Ｔａｐｉｎｇ）を施し、幅（Ｗ）と厚さ（Ｔ）が同一、類似した積層セラミックキャパシタは、水平実装の際に振動による騷音低減の効果をさらに高めることができる。ここで、前記積層セラミックキャパシタの幅、厚さが同一、類似ということは、０．７５≦Ｔ／Ｗ≦１．２５の範囲内のものを意味する。

前記導電材１３０は、積層セラミックキャパシタ１００と回路基板２００とを固定するための接合手段であるとともに、積層セラミックキャパシタ１００と回路基板２００との間の振動媒体としての機能を行い、導電材１３０の接合高さ及び接合面積が小さいほど振動媒体としての機能が小くなり、基板への振動伝達が低下することができる。

特に、積層セラミックキャパシタの水平実装の際には、積層セラミックキャパシタ１００の圧電性により端部の振動中に導電材１３０の上面振動の伝達が導電材１３０の接合高さの減少とともに急速に低下されるため、水平方向に実装する場合には導電材１３０の接合高さによる振動騷音の減少幅が非常に大きくなる。

一方、垂直方向に実装する場合には、上記の効果が発生しないため、導電材１３０の接合面積による振動騷音の減少幅は大きくない。

従って、積層セラミックキャパシタによる騷音を低減させるためには、積層セラミックキャパシタ１００は内部電極１１１を基準に回路基板２００に水平方向になるように実装し、外部端子電極１２０の面積に対する導電材１３０の接合高さを縮めて振動伝達を減少させることが好ましい。

図３の積層セラミックキャパシタの幅（Ｗ）と長さ（Ｌ）に応じて、積層セラミックキャパシタは、０６０３（Ｌ×Ｗ＝０．６ｍｍ×０．３ｍｍ）、１００５、１６０８、２０１２、３２１６、３２２５などの大きさを有しており、大きさが３２１６以上の大きい積層セラミックキャパシタの場合、積層セラミックキャパシタの外部端子電極１２０の側面に接合される導電材１３０の接合高さが多少低くなってもランド２１０上に塗布される導電材１３０の接合面積が十分であるため、回路基板２００と積層セラミックキャパシタ１００の固定力が充分に維持されることができる。

この場合、積層セラミックキャパシタ１００の振動騷音の減少効果を大きくするためには、導電材１３０の接合高さＴｓを、回路基板２００の上面と積層セラミックキャパシタ１００の下面との間の間隔Ｔａと、積層セラミックキャパシタ１００の内部電極が形成された誘電体シート１１０の上、下部に積層されるカバー層１１２の厚さＴｃとの合計より低くすることが好ましい（Ｔｓ＜Ｔａ＋Ｔｃ）。

一方、当業界では、積層セラミックキャパシタの回路基板２００を実装する際の振動騷音を通常３０ｄＢ未満に制限しており、最近電子製品の薄型化と小型化の傾向に伴って２５ｄＢまでの振動騷音を許容値と規制している。

これに対して、以下の表１のように、積層セラミックキャパシタの回路基板実装構造において、前記積層セラミックキャパシタ１００の外部端子電極１２０と回路基板２００のランド２１０とが接続された部分に塗布される導電材１３０の接合高さＴｓが、回路基板の上面と積層セラミックキャパシタの下面との間の間隔Ｔａと、積層セラミックキャパシタの内部電極が形成された誘電体シートの上、下部に積層されるカバー層厚さＴｃとを合わせた高さ（Ｔａ＋Ｔｃ）以下に構成される場合、積層セラミックキャパシタの振動音が２５ｄＢ以下に管理されることができる。

この場合、上記のように、積層セラミックキャパシタとランドとを接合する導電材の接合高さを最小化するほど振動騷音が減少することが分かり、外部端子電極１２０の側面の導電材１３０の接合高さＴｓが、回路基板２００上面と積層セラミックキャパシタ１００の下面との間の間隔Ｔａと同一であるか低く形成される場合には、積層セラミックキャパシタの外部端子電極と回路基板のランドとの間の接合力が著しく減少するため接合信頼性が低下する可能性がある。

従って、前記導電材の接合高さＴｓは、前記回路基板の上面と前記積層セラミックキャパシタの下面との間の間隔Ｔａより高く形成することが好ましい（Ｔｓ＞Ｔａ）。

前記導電材１３０は、回路基板２００と積層セラミックキャパシタとの間の電気的接続のために電気が導通する材料であって、その種類は特に制限されないが、はんだ（ｓｏｌｄｅｒ）を使用することが一般的である。

以上、本発明の好ましい実施例を参照して説明したが、該当技術分野において通常の知識を有する者であれば、添付の特許請求範囲に記載された本発明の思想及び領域を外れない範囲内で多様な修正及び変形が可能であることを理解するであろう。

１００ 積層セラミックキャパシタ
１１０ 誘電体層
１１１ 内部電極
１１２ カバー層
１２０ 外部端子電極
１３０ 導電材
２００ 回路基板
２１０ ランド

Claims (5)

1. 内部電極が形成された誘電体シートが積層される素体が含まれ、前記内部電極に並列接続される表面にめっき層が配置された外部端子電極が前記素体の両端部に形成された積層セラミックキャパシタの回路基板実装構造であって、
   前記積層セラミックキャパシタの各内部電極と回路基板が水平方向になるように配置され、前記外部端子電極と回路基板のランドとが導電材によって接合され、前記ランドは前記回路基板の内部が露出したものであり、前記回路基板の上面と前記素体の下部側のカバー層の下面との間の間隔Ｔａと、前記素体の下部側のカバー層の厚さＴｃとの合計より、前記導電材の接合高さＴｓが低く形成され、
   前記導電材の接合高さＴｓは、前記回路基板の上面と前記素体の下部側のカバー層の下面との間の間隔Ｔａより高く形成され、
   前記素体の下部側のカバー層の厚さＴｃが、前記回路基板の上面と前記素体の下部側のカバー層の下面との間の間隔Ｔａより大きく形成され、前記積層セラミックキャパシタの振動音が２５ｄＢ未満である、積層セラミックキャパシタの回路基板実装構造（Ｔｓ＜Ｔａ＋Ｔｃ、Ｔｓ＞Ｔａ、Ｔａ＜Ｔｃ）。
2. 前記積層セラミックキャパシタは、水平方向に実装されるようにテーピング（Ｔａｐｉｎｇ）が施されたものであって、幅（Ｗ）、厚さ（Ｔ）が同一、類似したものである請求項１に記載の積層セラミックキャパシタの回路基板実装構造。
3. 前記積層セラミックキャパシタの誘電体層の層数は２００層以上である請求項１又は２に記載の積層セラミックキャパシタの回路基板実装構造。
4. 前記積層セラミックキャパシタの誘電体層の厚さは３μｍ以下である請求項１又は２に記載の積層セラミックキャパシタの回路基板実装構造。
5. 前記積層セラミックキャパシタの誘電体層は、層数が２００層以上であり、誘電体層の厚さは３μｍ以下である請求項１又は２に記載の積層セラミックキャパシタの回路基板実装構造。

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