WO2006067939A1 - 積層コンデンサおよびその実装構造 - Google Patents

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WO2006067939A1
WO2006067939A1 PCT/JP2005/022075 JP2005022075W WO2006067939A1 WO 2006067939 A1 WO2006067939 A1 WO 2006067939A1 JP 2005022075 W JP2005022075 W JP 2005022075W WO 2006067939 A1 WO2006067939 A1 WO 2006067939A1
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capacitor
multilayer
internal electrodes
electrodes
internal
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PCT/JP2005/022075
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Inventor
Hirokazu Takashima
Hiroshi Ueoka
Yoshikazu Takagi
Original Assignee
Murata Manufacturing Co., Ltd.
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
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    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
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    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors
    • H01G4/385—Single unit multiple capacitors, e.g. dual capacitor in one coil

Definitions

  • the present invention relates to a multilayer capacitor and its mounting structure, and particularly to a multilayer capacitor and its mounting structure that are advantageously applied in a high-frequency circuit.
  • Patent Document 1 A multilayer capacitor having such a structure is known. According to this multilayer capacitor, the current flow to the positive and negative electrodes is shortened and the current flow is diversified by making the adjacent terminals have opposite polarities while having a multi-terminal structure. The magnetic flux is canceled by directing them in opposite directions, thereby reducing ESL (Equivalent Series Inductance)! /.
  • ESL Equivalent Series Inductance
  • Patent Document 2 Japanese Patent Laid-Open No. 2001-284170
  • each of internal electrodes provided to form a capacitance in the capacitor body is drawn to the surface of the capacitor body and externally provided. It has been proposed to increase the ESR of multilayer capacitors by simply using one bow I protruding part that is electrically connected to the terminal electrode.
  • Patent Document 1 Japanese Patent Laid-Open No. 11-144996
  • Patent Document 2 Japanese Patent Laid-Open No. 2001-284170
  • an object of the present invention is to achieve a high ESR level while achieving a low ESL.
  • Another object of the present invention is to achieve a low ES of the multilayer capacitor having a low ESL level as described above.
  • the aim is to provide a multilayer capacitor mounting structure that can fully exhibit the L characteristics.
  • a multilayer capacitor according to the present invention includes a capacitor body having a multilayer structure including a plurality of stacked dielectric layers.
  • the present invention is characterized in that the multilayer capacitor is configured as follows.
  • the capacitor body provided in the multilayer capacitor constitutes first and second capacitor portions.
  • the first capacitor unit includes at least one pair of first and second internal electrodes facing each other through a predetermined dielectric layer so as to form a capacitance, and the first internal electrode includes Are formed with a plurality of first lead portions drawn to the outer surface of the capacitor body, and the second inner electrode has a plurality of second lead portions drawn to the outer surface of the capacitor body. Is formed.
  • the second capacitor unit includes at least one pair of third and fourth internal electrodes facing each other through a predetermined dielectric layer so as to form a capacitance, and the third internal part
  • the electrode is formed with at least one third lead portion that is drawn to the outer surface of the capacitor body, and the fourth inner electrode is drawn to the outer surface of the capacitor body.
  • a drawer portion is formed.
  • the first, second, third, and fourth externals electrically connected to the first, second, third, and fourth lead portions, respectively.
  • a terminal electrode is formed on the outer surface of the capacitor body.
  • the present invention provides, in the first aspect, the number power of the pair of third and fourth lead portions for the pair of third and fourth internal electrodes.
  • the number of pairs of first and second lead portions for the first and second internal electrodes is smaller.
  • each of the first capacitors Number of at least one of the third and fourth lead portions for the third and fourth internal electrodes Force from each number of the first and second lead portions for one first and second internal electrode, respectively Be reduced.
  • either one of the third and fourth internal electrodes has the same pattern as either one of the first and second internal electrodes! /, May! / .
  • the number of each of the third and fourth lead portions for each of the third and fourth internal electrodes is one each. Less than the number of each of the first and second lead portions for the first and second internal electrodes.
  • the resonance frequency of the first capacitor unit is higher than the resonance frequency of the second capacitor unit, and is included in the second capacitor unit.
  • the equivalent series resistance per layer given by the 3rd and 4th internal electrodes and the dielectric layer between them is the set of 1st and 2nd internal electrodes included in the 1st capacitor section and between them It is characterized by being higher than the equivalent series resistance per layer given by the dielectric layer.
  • one of the third and fourth internal electrodes has the same pattern as any one of the first and second internal electrodes. Also good.
  • At least one of the first and second external terminal electrodes may be common with at least one of the third and fourth external terminal electrodes.
  • the first and second external terminal electrodes are preferably arranged alternately.
  • the first capacitor portion and the second capacitor portion are arranged so as to be aligned in the stacking direction, and the first capacitor portion is positioned at at least one end in the stacking direction.
  • the second capacitor portion is disposed so as to be sandwiched between the two first capacitor portions in the stacking direction.
  • the multilayer capacitor according to a preferred embodiment of the arrangement of the first and second capacitor portions in the multilayer direction described above is mounted on a predetermined mounting surface. It is also applied to multilayer capacitor mounting structures.
  • the multilayer capacitor mounting structure according to the present invention is characterized in that the multilayer capacitor is mounted in a state where the capacitor body is directed so that the first capacitor portion is located closer to the mounting surface.
  • the capacitor body is divided into the first capacitor portion and the second capacitor portion, and the pair of third capacitors in the first capacitor portion. And the number of third and fourth lead pairs for the second internal electrode and the number of first and second pairs for the first and second internal electrodes in the second capacitor section. Since the number of pairs of lead-out parts is smaller, the ESL can be further reduced in the first capacitor part. As a result, the resonance frequency of the first capacitor part is made resonant with the second capacitor part. It can be higher than the frequency. Therefore, the first capacitor part affects the high frequency side in the composite characteristics of the capacitor body, and the ESL characteristic of the first capacitor part is reflected, and the low ESL level of the capacitor body can be achieved. .
  • the capacitor body is divided into a first capacitor portion and a second capacitor portion, and the resonance frequency of the first capacitor portion and the resonance frequency of the second capacitor portion are made different from each other.
  • the ESR of the capacitor body is determined by the composite characteristics of the ESR of the first capacitor and the ESR of the second capacitor.
  • the number of the third and fourth lead part pairs for the pair of third and fourth internal electrodes in the first capacitor part is in the second capacitor part. Since the number of pairs of the first and second lead portions for the pair of first and second internal electrodes is smaller, higher ESR can be achieved in the second capacitor portion. Therefore, a high ESR curve for the capacitor body can be achieved by the second capacitor section.
  • the number of pairs of the third and fourth lead portions is made smaller than the number of pairs of the first and second lead portions. Therefore, the number of each of the third and fourth lead portions for one third and fourth inner electrode is set to the number of the first and second lead portions for one first and second inner electrode, respectively. Each part If the number is less than the number, the low ESL by the first capacitor and the high ESR by the second capacitor can be achieved reliably.
  • the capacitor main body is divided into the first capacitor portion and the second capacitor portion, and the resonance frequency of the first capacitor portion is set to the second capacitor portion. Since it is higher than the resonance frequency of the capacitor section, the first capacitor section will affect the high frequency side in the composite characteristics of the capacitor body, and the ESL characteristics of the first capacitor section will be reflected. Low ESL can be achieved.
  • the capacitor main body is divided into a first capacitor portion and a second capacitor portion, and the resonance frequency of the first capacitor portion and the resonance frequency of the second capacitor portion are made different from each other.
  • the ESR of the capacitor body is determined by the combined characteristics of the ESR of the capacitor part 1 and the ESR of the second capacitor part, and high ESR can be achieved.
  • the first capacitor portion and the second capacitor portion are arranged so as to be aligned in the stacking direction, and the first capacitor portion is positioned at at least one end in the stacking direction.
  • the negative electrode is connected from the positive external terminal electrode through the internal electrode. Since the path of the current flowing to the external terminal electrode can be made shorter, the ESL can be reduced in the mounting structure. Therefore, the low ESL characteristics of a multilayer capacitor with a low ESL can be fully exhibited.
  • FIG. 1 is a perspective view showing an appearance of a multilayer capacitor 1 according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing the mounting state of the multilayer capacitor 1 shown in FIG. 1, and the multilayer capacitor 1 is shown with a cross section taken along the line VII-II in FIG. 3 and FIG. .
  • FIG. 3 is a plan view showing the internal structure of the first capacitor unit 11 shown in FIG. 2, (a) shows a cross section through which the first internal electrode 13 passes, and (b) shows The cross section through which the second internal electrode 14 passes is shown.
  • FIG. 4 is a plan view showing the internal structure of the second capacitor unit 12 shown in FIG. 2, (a) shows a cross section through which the third internal electrode 15 passes, and (b) shows The cross section through which the fourth internal electrode 16 passes is shown.
  • FIG. 5 is a diagram schematically showing an equivalent circuit provided by the multilayer capacitor 1 shown in FIG. 1.
  • FIG. 6 is a diagram showing a circuit configuration of an MPU that uses the multilayer capacitor 1 shown in FIG. 1 as a decoupling capacitor.
  • FIG. 7 is a view corresponding to FIG. 4 for illustrating the multilayer capacitor la according to the second embodiment of the present invention.
  • FIG. 8 is a view corresponding to FIG. 4 for explaining the multilayer capacitor lb according to the third embodiment of the present invention.
  • FIG. 9 is a view for explaining the multilayer capacitor lc according to the fourth embodiment of the present invention.
  • (A) and (b) correspond to FIG. 3 (a) and (b), respectively.
  • (C) and (d) correspond to Fig. 4 (a) and (b), respectively.
  • FIG. 10 is for explaining the multilayer capacitor Id according to the fifth embodiment of the present invention.
  • (A) and (b) correspond to FIG. 3 (a) and (b), respectively.
  • (C) and (d) correspond to Fig. 4 (a) and (b), respectively.
  • FIG. 11 is a view corresponding to FIG. 3 for illustrating the multilayer capacitor le according to the sixth embodiment of the present invention.
  • FIG. 12 is a view corresponding to FIG. 4 for illustrating the multilayer capacitor If according to the seventh embodiment of the present invention.
  • FIG. 13 is a plan view of a dielectric layer 9 for illustrating a multilayer capacitor lg according to an eighth embodiment of the present invention.
  • FIG. 14 is a view corresponding to FIG. 3 for illustrating the multilayer capacitor lh according to the ninth embodiment of the present invention.
  • FIG. 15 is a view corresponding to FIG. 4 for illustrating the multilayer capacitor li according to the tenth embodiment of the present invention.
  • FIG. 16 is a view corresponding to FIG. 3 for illustrating the multilayer capacitor lj according to the eleventh embodiment of the present invention.
  • FIG. 17 is a view corresponding to FIG. 4 for illustrating the multilayer capacitor lk according to the twelfth embodiment of the present invention.
  • FIG. 18 is a perspective view showing an appearance of a multilayer capacitor 61 according to a thirteenth embodiment of the present invention.
  • FIG. 19 is a side view schematically showing the arrangement state of first and second capacitor portions 62 and 63 in multilayer capacitor 61 shown in FIG. 18.
  • FIG. 20 is a plan view of the dielectric layer 72 showing the internal structure of the first capacitor section 62 shown in FIG. 19, and (a) shows a cross section through which the first internal electrode 73 passes. (B) shows a section through which the second internal electrode 74 passes! /
  • FIG. 21 is a plan view of the dielectric layer 72 showing the internal structure of the second capacitor unit 63 shown in FIG. 19, and (a) shows a cross section through which the third internal electrode 75 passes. (B) shows the cross section through which the fourth internal electrode 76 passes!
  • FIG. 22 is a view corresponding to FIG. 19 for illustrating the multilayer capacitor 61a according to the fourteenth embodiment of the present invention.
  • FIG. 23 is a view corresponding to FIG. 19 for illustrating the multilayer capacitor 61b according to the fifteenth embodiment of the present invention.
  • FIG. 24 is a diagram showing a multilayer arrangement state of the first capacitor portion and the second capacitor portion adopted in V in Experimental Examples 1 and 2 conducted to confirm the effect of the present invention. It is a figure which shows some examples of this.
  • FIG. 25 is a plan view showing an internal electrode pattern in the first capacitor portion of Sample 11 fabricated in Experimental Example 1 described above.
  • FIG. 26 is a plan view showing an internal electrode pattern in a second capacitor portion of sample 11 fabricated in Experimental Example 1 described above.
  • FIG. 27 is a plan view showing an internal electrode pattern in a first capacitor portion of sample 12 fabricated in Experimental Example 1 described above.
  • FIG. 28 is a plan view showing an internal electrode pattern in a second capacitor portion of sample 12 fabricated in Experimental Example 1 described above.
  • FIG. 29 is a plan view showing an internal electrode pattern in a second capacitor portion of samples 13 and 29 prepared in Experimental Examples 1 and 2, respectively.
  • FIG. 30 is a diagram showing frequency impedance characteristics of Samples 21, 25 and 29 produced in Experimental Example 2 described above.
  • FIG. 1 to 4 show a multilayer capacitor 1 according to a first embodiment of the present invention.
  • FIG. 1 is a perspective view showing the appearance of the multilayer capacitor 1
  • FIG. 2 is a cross-sectional view showing the mounting structure of the multilayer capacitor 1.
  • FIG. 1 is shown having a cross section along line II II in FIGS. 3 and 4 described later.
  • the multilayer capacitor 1 includes a rectangular parallelepiped capacitor body 8 having two main surfaces 2 and 3 facing each other and four side surfaces 4, 5, 6, and 7 connecting the main surfaces 2 and 3. Yes.
  • Capacitor body 8 has a laminated structure including a plurality of laminated dielectric layers 9 made of, for example, dielectric ceramics, extending in the directions of main surfaces 2 and 3.
  • the capacitor body 8 constitutes first and second capacitor portions 11 and 12.
  • the first capacitor unit 11 and the second capacitor unit 12 are arranged so as to be aligned in the stacking direction, and the second capacitor unit 12 is stacked by two first capacitor units 11. It is arranged so as to be sandwiched in the direction.
  • the first capacitor unit 11 is positioned at both ends of the capacitor body 8 in the stacking direction.
  • the first capacitor unit 11 includes at least one pair of first and second internal electrodes 13 and 14 facing each other with a predetermined dielectric layer 9 so as to form a capacitance.
  • the second capacitor unit 12 includes at least one pair of third and fourth internal electrodes 15 and 16 facing each other with a predetermined dielectric layer 9 therebetween so as to form a capacitance.
  • the number of pairs of first and second internal electrodes 13 and 14 and the number of pairs of third and fourth internal electrodes 15 and 16 are: Duplicate It is a number.
  • FIG. 3 is a plan view showing the internal structure of the first capacitor unit 11, (a) shows a cross section through which the first internal electrode 13 passes, and (b) shows the second internal electrode. The cross section through which 14 passes is shown.
  • the first inner electrode 13 includes a plurality of, for example, seven first lead portions that are drawn to the outer surface of the capacitor body 8, that is, the side surfaces 4 to 7. 17 is formed.
  • the second internal electrode 14 has a plurality of, for example, seven second lead portions 18 that are drawn to the outer surface of the capacitor body 8, that is, the side surfaces 4 to 7. Is formed. Therefore, the number of pairs of the first and second lead portions 17 and 18 for the pair of first and second inner electrodes 13 and 14 is 7.
  • first external terminal electrodes 19 and a second lead portion which are electrically connected to the first lead portion 17, respectively.
  • a plurality of, for example, seven second external terminal electrodes 20 respectively connected to 18 are formed.
  • the first and second external terminal electrodes 19 and 20 are formed so as to extend to a part of each of the main forces 2 and 3 on the side surfaces 4 to 7. Has been.
  • Each position on the side surfaces 4 to 7 from which the first lead portion 17 is pulled out is different from each position from which the second lead portion 18 is pulled out. Therefore, the first external terminal electrode Each position on the side surfaces 4 to 7 on which 19 is provided is different from each position of the second external terminal electrode 20.
  • the first external terminal electrodes 19 and the second external terminal electrodes 20 are alternately arranged on the side surfaces 4 to 7.
  • FIG. 4 is a plan view showing the internal structure of the second capacitor unit 12, (a) shows a cross section through which the third internal electrode 15 passes, and (b) shows the fourth internal electrode. The cross section through which 16 passes is shown.
  • the third inner electrode 15 has at least one, for example, two third electrodes drawn out to the outer surface of the capacitor body 8, that is, the side surfaces 5 and 7.
  • a drawer portion 21 is formed.
  • the fourth inner electrode 16 has at least one, for example, two fourth lead portions 22 drawn to the outer surface of the capacitor body 8, that is, the side surfaces 5 and 7. Is formed. Therefore, the number of pairs of third and fourth lead portions 21 and 22 for a pair of third and fourth inner electrodes 15 and 16 is 2. It will be said.
  • the third lead portion 21 is electrically connected to the first external terminal electrode 19 described above, and the fourth lead portion 22 is connected to the second external terminal electrode 20 described above. Electrically connected. That is, some of the first external terminal electrodes 19 are common to the third external terminal electrode to be electrically connected to the third lead portion 21, and some of the second external terminal electrodes 20 are Is common to the fourth external terminal electrode to be electrically connected to the fourth lead portion 22.
  • the third and fourth lead portions 21 and 22 are connected to the first and second external terminal electrodes 19 and 20 common to the first and second lead portions 17 and 18, respectively.
  • the multilayer capacitor 1 itself can be in a state where the first capacitor unit 11 and the second capacitor unit 12 are connected in parallel.
  • the third and fourth external terminal electrodes to be connected to the third and fourth lead portions 21 and 22, respectively, are connected to the first and second external terminals. It may be provided separately from the terminal electrode.
  • the number of pairs of the third and fourth lead portions 21 and 22 for the pair of third and fourth internal electrodes 15 and 16 is one pair of first electrodes. Less than the number of pairs of first and second leaders 17 and 18 for the first and second inner electrodes 13 and 14. That is, the former is 2 and the latter is 7.
  • the number of each of the third and fourth lead portions 21 and 22 for each of the third and fourth inner electrodes 15 and 16 is one each.
  • the number of first and second lead portions 17 and 18 for the first and second inner electrodes 13 and 14 is smaller than the number of each. That is, the former is two and the latter is seven.
  • the direction of current flow in the first and second inner electrodes 13 and 14 can be varied, and the ESL of the first capacitor unit 11 is changed to the second capacitor by magnetic flux cancellation. It can be lower than the ESL of part 12.
  • the numerical force of each of the third and fourth lead portions 21 and 22 is as follows. Less than the number of each of the first and second lead portions 17 and 18 for the internal electrodes 13 and 14. That Therefore, the effect of the internal electrodes 13 to 16 or the lead parts 17, 18, 21, and 22 on the ESR is not changed between the first capacitor part 11 and the second capacitor part 12, and the material of the internal electrodes 13 to 16 If the other conditions are the same, the third and fourth inner electrodes 15 and 16 have less current flowing direction than the first and second inner electrodes 13 and 14.
  • the ESR of the second capacitor unit 12 can be made higher than the ESR of the first capacitor unit 11.
  • each of the third and fourth lead portions 21 and 22 for each of the third and fourth inner electrodes 15 and 16 is used in the first embodiment.
  • the number is less than the number of each of the first and second lead portions 17 and 18 for each of the first and second inner electrodes 13 and 14. That is, the former is two and the latter is seven. Therefore, if other conditions such as the material of the internal electrodes 13 to 16 are the same, the ESL of the first capacitor unit 11 can be made lower than the ESL of the second capacitor unit 12, and as a result Thus, the resonance frequency of the first capacitor unit 11 can be made higher than the resonance frequency of the second capacitor unit 12.
  • the number force of each of the third and fourth lead portions 21 and 22 is smaller than the number of each of the first and second lead portions 17 and 18, so that the internal electrodes 13-16 Or the influence of the lead parts 17, 18, 21 and 22 on the ESR is the same between the first capacitor part 11 and the second capacitor part 12! /, If included in the second capacitor part 12
  • the ESR per layer provided by the set of third and fourth internal electrodes 15 and 16 and the dielectric layer 9 therebetween is determined as the set of first and second sets of first and second included in the first capacitor unit 11. Higher than the ESR per layer provided by the internal electrodes 13 and 14 and the dielectric layer 9 therebetween.
  • the multilayer capacitor 1 has the characteristics that the low ESL characteristic by the first capacitor unit 11 works effectively, and the ESR characteristic of the first capacitor unit 11 and the second capacitor unit 12 High ESR characteristics that reflect the ESR characteristics of Therefore, the multilayer capacitor 1 can achieve both low ESL and high ESR.
  • FIG. 2 shows a structure in which the multilayer capacitor 1 is mounted on the mounting surface 25 provided by the wiring board 24.
  • the multilayer capacitor 1 is mounted with the capacitor body 8 facing so that the first capacitor portion 11 is positioned closer to the mounting surface 25.
  • FIG. 5 schematically shows an equivalent circuit provided by the multilayer capacitor 1 described above.
  • the elements corresponding to the elements shown in FIG. 1 and FIG. 4 are not shown in FIG. 5 so that the correspondence between the elements shown in FIG. 5 and the elements shown in FIGS. Similarly, a reference sign is attached! .
  • FIG. 5 for each of the first to fourth internal electrodes 13 to 16, one internal electrode is shown by one line.
  • first capacitor section 11 two pairs of first and second internal electrodes 13 and 14 are shown, and a dotted line is displayed between the two pairs of first and second internal electrodes 13 and 14. This suggests that a larger number of first and second internal electrodes 13 and 14 may be provided.
  • second capacitor section 12 two pairs of third and fourth inner electrodes 15 and 16 are shown, and this Displaying a dotted line between these two pairs of third and fourth inner electrodes 15 and 16 suggests that a larger number of third and fourth inner electrodes 15 and 16 can be provided. ing.
  • FIG. 5 When FIG. 5 is compared with FIG. 2 described above, the numbers of the first and second internal electrodes 13 and 14 in the first capacitor unit 11 do not match, but in FIG. It should be understood that only representative ones of the first and second internal electrodes 13 and 14 are shown.
  • ESR 29 and ESL 30 are formed for each of the drawer portions 17, 18, 21, and 22 in relation to each of the drawer portions.
  • FIG. 6 is a diagram for explaining a preferred application of the multilayer capacitor 1 according to this embodiment, and shows a circuit configuration of an MPU in which the multilayer capacitor 1 is used as a decoupling capacitor.
  • the MPU includes an MPU chip 101 and a memory 102.
  • the power supply unit 103 supplies power to the MPU chip 101, and the multilayer capacitor 1 is connected to the power supply circuit from the power supply unit 103 to the MPU chip 101 so as to function as a decoupling capacitor.
  • a signal circuit is configured from the MPU chip 101 to the memory 102 side.
  • the multilayer capacitor 1 used as a decoupling capacitor is not only used for noise absorption and smoothing against fluctuations in the power supply, but also has a function as a quick power supply. ing. Therefore, in the multilayer capacitor 1 used as such a decoupling capacitor, it is desirable that ESL is as low as possible. S In this respect, the multilayer capacitor according to this embodiment should be advantageously used as a decoupling capacitor. Can do.
  • FIG. 7 is a view corresponding to FIG. 4 for explaining the multilayer capacitor la according to the second embodiment of the present invention.
  • elements corresponding to those shown in FIG. 4 are denoted by the same reference numerals, and redundant description is omitted.
  • the third internal electrode 15 is simply formed with one third lead portion 21, and the fourth embodiment
  • the internal electrode 16 is characterized in that only one fourth lead portion 22 is formed.
  • Other configurations This is the same as in the case of the first embodiment.
  • the pair of third and fourth lead portions 21 and 22 for the pair of third and fourth inner electrodes 15 and 16 included in the second capacitor 12 Since the number is simply 1, the ESR in the second capacitor unit 12 can be made higher than in the case of the first embodiment.
  • FIG. 8 is a view corresponding to FIG. 4 for explaining the multilayer capacitor lb according to the third embodiment of the present invention.
  • elements corresponding to those shown in FIG. 4 are denoted by the same reference numerals, and redundant description is omitted.
  • any one of the third and fourth internal electrodes 15 and 16 has the same pattern as any one of the first and second internal electrodes 13 and 14 shown in FIG. It is characterized by having. More specifically, as shown in FIG. 8 (b), the fourth internal electrode 16 has the same pattern as the second internal electrode 14 shown in FIG. 3 (b). Therefore, seven fourth lead portions 22 are formed in the fourth internal electrode 16. Other configurations are substantially the same as those in the first embodiment.
  • one fourth inner electrode 16 has seven fourth lead portions 22, but one third inner electrode 15 simply has two third lead portions. Since it has only part 21, the number of pairs of third and fourth drawer parts 21 and 22 is 2, and the number of pairs of first and second drawer parts 17 and 18 is Less than 7. Therefore, the ESR of the second capacitor unit 12 can be made higher than the ESR of the first capacitor unit 11.
  • the third and fourth lead portions 21 and 22 for each of the third and fourth inner electrodes 15 and 16 are reduced.
  • the condition that the number of one of them is smaller than the number of each of the first and second lead portions 17 and 18 for each of the first and second inner electrodes 13 and 14 is satisfied. Therefore, the ESR per layer provided by the pair of third and fourth internal electrodes 15 and 16 included in the second capacitor unit 12 and the dielectric layer 9 therebetween is the first implementation. Per layer provided by a pair of first and second internal electrodes 13 and 14 and a dielectric layer 9 therebetween, which is lower than that of the configuration Can be higher than ESR.
  • FIG. 9 illustrates a multilayer capacitor lc according to the fourth embodiment of the present invention.
  • Fig. 9 (a) and (b) correspond to Fig. 3 (a) and (b), respectively
  • Fig. 9 (c) and (d) show Fig. 4 (a) and (b), respectively.
  • elements corresponding to those shown in FIGS. 3 and 4 are given the same reference numerals, and redundant descriptions are omitted.
  • the fourth embodiment is characterized in that the third and fourth external terminal electrodes 31 and 32 are separately formed. That is, the external terminal electrodes formed on the side surfaces 5 and 7 on the short side of the capacitor body 8 are the same as the third and fourth external terminal electrodes 31 and 32, which are not connected to the first and second external terminal electrodes 19 and 20. It is. These third and fourth external terminal electrodes 31 and 32 are connected to the third lead portion 21 and the fourth lead portion of the third internal electrode 15, respectively, as shown in FIGS. 9 (c) and (d). The fourth lead portion 22 of the internal electrode 16 is electrically connected.
  • FIG. 9 (a) only the five first lead portions 17 are formed on the first internal electrode 13, and these first lead portions 17 are formed on the capacitor body 8. It is drawn only to the side surfaces 4 and 6 on the long side and is electrically connected to the first external terminal electrode 19. Further, as shown in FIG. 9 (b), the second internal electrode 14 is formed with only five second lead portions 18, and these second lead portions 18 are the length of the capacitor body 8. It is pulled out only to the side surfaces 4 and 6 on the side, and is electrically connected to the second external terminal electrode 20.
  • the fourth embodiment if conditions other than the numbers of the first and second lead-out portions 17 and 18 are the same as in the case of the first embodiment, the first The resonance frequency of the capacitor part 11 becomes lower. In addition, it is estimated that the ESL of the first capacitor unit 11 becomes higher.
  • FIG. 10 is a view for explaining the multilayer capacitor Id according to the fifth embodiment of the present invention.
  • Fig. 10 (a) and (b) correspond to Fig. 3 (a) and (b), respectively
  • Fig. 10 (c) and (d) show Fig. 4 (a) and (b), respectively. ).
  • elements corresponding to those shown in FIG. 3 and FIG. Description is omitted.
  • the fifth embodiment is characterized in that no shifted external terminal electrode is formed on the side surfaces 5 and 7 on the short side of the capacitor body 8. That is, the first and second external terminal electrodes 19 and 20 are formed only on the long side surfaces 4 and 6 of the capacitor body 8.
  • the third inner electrode 15 is provided with one third lead portion 21, and the third lead portion 21 is The first external terminal electrode 19 is electrically connected.
  • the fourth internal electrode 16 is provided with one fourth lead portion 22, and the fourth lead portion 22 is formed by any of the second external terminal electrodes 20. Are electrically connected to each other.
  • the fifth embodiment clearly indicates that the present invention can be applied to the multilayer capacitor Id in which the external terminal electrode is not formed on the side surfaces 5 and 7 on the short side of the capacitor body 8.
  • FIG. 11 is a view corresponding to FIG. 3 for illustrating the multilayer capacitor le according to the sixth embodiment of the present invention.
  • elements corresponding to those shown in FIG. 3 are denoted by the same reference numerals, and redundant description is omitted.
  • a dummy lead portion 38 is formed on the dielectric layer 9 on which the first internal electrode 13 is formed.
  • a dummy lead portion 39 is formed on the dielectric layer 9 on which the second inner electrode 14 is formed.
  • the dummy lead portions 38 and 39 are located at the peripheral edge portion of the dielectric layer 9.
  • the dummy lead portion 38 is located between each of the plurality of first lead portions 17 and is electrically connected to the second external terminal electrode 20.
  • the dummy lead portion 39 is located between each of the plurality of second lead portions 18 and is electrically connected to the first external electron electrode 19.
  • FIG. 12 is a view corresponding to FIG. 4 for illustrating the multilayer capacitor If according to the seventh embodiment of the present invention.
  • elements corresponding to those shown in FIG. 4 are denoted by the same reference numerals, and redundant description is omitted.
  • a dummy lead portion 40 is formed on the dielectric layer 9 on which the third internal electrode 15 is formed.
  • a dummy lead portion 41 is formed on the dielectric layer 9 on which the fourth internal electrode 16 is formed.
  • the dummy lead portions 40 and 41 are located along the short side of the dielectric layer 9.
  • the dummy lead portion 40 is electrically connected to the second external terminal electrode 20 formed on the short side surfaces 5 and 7 of the capacitor body 8.
  • the dummy lead portion 41 is electrically connected to the first external terminal electrode 19 formed on the side surfaces 5 and 7 on the short side of the capacitor body 8.
  • the above-described dummy drawer portions 40 and 41 have substantially the same operational effects as the dummy drawer portions 38 and 39 shown in FIG.
  • the dummy lead portion can be further positioned along the long side of the dielectric layer 9. Also in this case, each dummy lead portion is electrically connected to the first and second external terminal electrodes 19 and 20 formed on the long side surfaces 4 and 6 of the capacitor body 8, respectively.
  • FIG. 13 is a view for explaining the multilayer capacitor lg according to the eighth embodiment of the present invention.
  • FIG. 13 shows many elements in common with the elements shown in FIG. 3 or FIG. 4, and in FIG. 13, elements corresponding to the elements shown in FIG. 3 or FIG. The description which overlaps is abbreviate
  • FIG. 13 shows a dielectric layer 9 provided in the capacitor body 8 that has no internal electrode formed thereon.
  • a dielectric layer 9 on which no internal electrode is formed is located at the end of the capacitor body 8 in the stacking direction, or at the boundary between the first capacitor part 11 and the second capacitor part 12.
  • a plurality of dummy lead portions 42 are formed along the peripheral edge portion of the dielectric layer 9 where the internal electrodes are not formed.
  • the dummy lead portion 42 is electrically connected to the external terminal electrode 19 or 20.
  • the size of the dummy drawer 42 is It is substantially the same as the dimensions of the dummy lead portions 38 to 41 described above, and preferably does not overlap each main portion of the internal electrodes 13 to 16.
  • the sixth to eighth embodiments related to the above-described dummy drawer portion may each be implemented alone, but preferably two or more embodiments are combined and implemented most often. Preferably, the three embodiments are implemented in combination.
  • FIG. 14 is a view corresponding to FIG. 3 for illustrating the multilayer capacitor lh according to the ninth embodiment of the present invention.
  • elements corresponding to the elements shown in FIG. 3 are denoted by the same reference numerals, and redundant description is omitted.
  • FIG. 14 (a) and FIG. 14 (b) show the first and second internal electrodes 13 and 14 shown in FIG. 3 (a) and FIG. 3 (b), respectively. Yes.
  • a dummy internal electrode 45 is shown in FIG.
  • the dummy internal electrode 45 has the same pattern as the second internal electrode 14 shown in FIG. That is, the dummy internal electrode 45 is formed with a lead portion 46 that is drawn to the side surfaces 4 to 7 of the capacitor body 8, and the lead portion 46 is electrically connected to the second external terminal electrode 20.
  • the first internal electrode 13 shown in FIG. 14 (a) and the second internal electrode 13 shown in FIG. 14 (b) The internal electrodes are stacked so as to face each other, but in this embodiment, in the above-described stacked structure, at the end in the stacking direction and Z or in the middle, adjacent to the second internal electrode 14, At least one dummy inner electrode 45 is laminated.
  • this embodiment does not require a large capacitance, but is advantageously applied to a case where the bonding strength of the external terminal electrode 20 is ensured while ensuring the number of laminated dielectric layers 9.
  • FIG. 15 is a view corresponding to FIG. 4 for illustrating the multilayer capacitor li according to the tenth embodiment of the present invention.
  • elements corresponding to those shown in FIG. 4 are denoted by the same reference numerals, and redundant description is omitted.
  • FIGS. 15 (a) and 15 (b) show the third and fourth internal electrodes 15 and 16 shown in FIGS. 4 (a) and 4 (b), respectively. Yes.
  • FIG. 15 (c) a dummy internal electrode 49 is shown.
  • the dummy internal electrode 49 has the same pattern as the fourth internal electrode 16 shown in FIG. That is, the dummy internal electrode 49 is formed with a lead portion 50 that is drawn to the side surfaces 5 and 7 on the short side of the capacitor body 8, and the lead portion 50 is electrically connected to the second external terminal electrode 20. Connected.
  • the third internal electrode 15 shown in FIG. 15 (a) and the fourth internal electrode 15 shown in FIG. 15 (b) When the internal electrodes 16 are stacked so as to face each other, at least one dummy internal electrode is adjacent to the fourth internal electrode 16 at the end and Z in the stacking direction or in the middle of the stacked structure. 49 are stacked.
  • the effect of the dummy internal electrode 49 described above is substantially the same as that of the dummy internal electrode 45 shown in FIG. 14 (c).
  • a dummy internal electrode having the same pattern as the third internal electrode 15 may be formed.
  • FIG. 16 is a view corresponding to FIG. 3 for illustrating the multilayer capacitor lj according to the eleventh embodiment of the present invention.
  • elements corresponding to those shown in FIG. 3 are given the same reference numerals, and redundant descriptions are omitted.
  • FIG. 16 (a) and FIG. 16 (b) show the first and second internal electrodes 13 and 14 shown in FIG. 3 (a) and FIG. 3 (b), respectively. Yes.
  • a dummy internal electrode 53 is shown in FIG.
  • the dummy internal electrode 53 has the same pattern as the fourth internal electrode shown in FIG. That is, the dummy internal electrode 53 is formed with a lead portion 54 that is led out to the side surfaces 5 and 7 on the short side of the capacitor body 8, and the lead portion 54 is electrically connected to the second external terminal electrode 20. Is done.
  • at least one dummy internal electrode 53 is laminated so as to be adjacent to the second internal electrode 14 at the end portion and Z or in the middle of the laminated structure.
  • a dummy internal electrode having the same pattern as the third internal electrode 15 shown in FIG. 4A may be formed.
  • FIG. 17 is a view corresponding to FIG. 4 for illustrating the multilayer capacitor lk according to the twelfth embodiment of the present invention.
  • elements corresponding to those shown in FIG. 4 are denoted by the same reference numerals, and redundant description is omitted.
  • FIGS. 17 (a) and 17 (b) show the third and fourth internal electrodes 15 and 16 shown in FIGS. 4 (a) and 4 (b), respectively. Yes.
  • a dummy internal electrode 57 is shown in FIG.
  • the dummy internal electrode 57 has the same pattern as the second internal electrode 14 shown in FIG. That is, the dummy internal electrode 57 is formed with a lead portion 58 that extends to the side surfaces 4 to 7 of the capacitor body 8, and the lead portion 58 is electrically connected to the second external terminal electrode 20.
  • the third internal electrode 15 shown in Fig. 17 (a) and the fourth internal electrode 15 shown in Fig. 17 (b) are stacked so as to face each other, at least one dummy internal electrode is adjacent to the fourth internal electrode 16 at the end and Z in the stacking direction or in the middle of the stacked structure. 57 are stacked.
  • a dummy internal electrode having the same pattern as the first internal electrode 13 shown in FIG. 3A may be formed.
  • the ninth to twelfth embodiments described above can be implemented by appropriately combining them. More specifically, the ninth and eleventh embodiments relate to the first capacitor unit 1
  • the tenth and twelfth embodiments relate to the second capacitor unit 12.
  • each of the ninth and eleventh embodiments can be implemented in any combination with each of the tenth and twelfth embodiments.
  • FIGS. 18 to 21 show a multilayer capacitor 61 according to a thirteenth embodiment of the invention.
  • FIG. 18 is a perspective view showing an appearance of the multilayer capacitor 61
  • FIG. 19 schematically shows an arrangement state of the first and second capacitor portions 62 and 63 in the multilayer capacitor 61. It is a side view. 18 and 19 illustrate the mounting surface 64.
  • FIG. The multilayer capacitor 61 is characterized by having a stacking direction in a direction parallel to the mounting surface 64 in the mounted state.
  • the multilayer capacitor 61 includes a rectangular parallelepiped capacitor body 71 having two main surfaces 65 and 66 facing each other and four side surfaces 67, 68, 69 and 70 connecting the main surfaces 65 and 66. ing.
  • Capacitor body 71 has a laminated structure constituted by a plurality of laminated dielectric layers 72 (see FIG. 20 and FIG. 21) that extend in the direction of main surfaces 65 and 66, for example, also having a dielectric ceramic force.
  • the capacitor main body 71 constitutes first and second capacitor portions 62 and 63 as shown in FIG.
  • the first capacitor unit 62 and the second capacitor unit 63 are arranged so as to be aligned in the stacking direction parallel to the mounting surface 64, and the force of the second capacitor unit 63 is determined by the two first capacitor units 62. It is arranged to be sandwiched. As a result, the first capacitor part 62 is positioned at both ends of the capacitor body 71 in the stacking direction.
  • FIG. 20 is a plan view of the dielectric layer 72 showing the internal structure of the first capacitor unit 62, (a) shows a cross section through which the first internal electrode 73 passes, and (b) shows A cross section through which the second internal electrode 74 passes is shown.
  • FIG. 21 is a plan view of the dielectric layer 72 showing the internal structure of the second capacitor part 63, (a) showing a cross section through which the third internal electrode 75 passes, and (b) Show the cross section through which 4 internal electrodes 76 pass!
  • first and second internal electrodes 73 and 74 shown in FIG. 20 are interposed via a predetermined dielectric layer 72 so as to form a capacitance. Are facing each other.
  • second capacitor section 63 at least one pair of the third and fourth internal electrodes 75 and 76 shown in FIG. 21 are predetermined so as to form a capacitance. Opposite to each other through the dielectric layer 72 !.
  • the first internal electrode 73 has two first lead portions 77 that are drawn out to the two opposite side surfaces 67 and 69 of the capacitor body 71, respectively. It is formed.
  • the second internal electrode 74 is formed with two second lead portions 78 that are drawn to the opposite side surfaces 67 and 69 of the capacitor main body 71, respectively. Has been.
  • first external terminal electrodes 79 electrically connected to the first lead part 77, respectively, and the second lead part.
  • Two second external terminal electrodes 80 respectively electrically connected to 78 are formed.
  • the first and second external terminal electrodes 79 and 80 extend from above each of the side surfaces 67 and 69 to a part of each of the main surfaces 65 and 66, as shown in part in FIG. It is formed as follows. Further, the first external terminal electrodes 79 and the second external terminal electrodes 80 are alternately arranged on the side surfaces 67 and 69, respectively.
  • the third inner electrode 75 is formed with one third lead portion 81 that is drawn to the opposite side surfaces 67 and 69 of the capacitor main body 71, respectively. It is. Further, as shown in FIG. 21 (b), the fourth inner electrode 76 is formed with one fourth lead portion 82 that is drawn to the opposite side surfaces 67 and 69 of the capacitor body 71, respectively. Yes.
  • the third lead portion 81 is electrically connected to the first external terminal electrode 79 described above, and the fourth lead portion 82 is connected to the second external terminal electrode 80 described above. Electrically connected.
  • the third and fourth lead portions 81 for the pair of third and fourth internal electrodes 75 and 76 are provided.
  • the number of pairs of 82 is less than the number of pairs of first and second lead-out portions 77 and 78 for a pair of first and second internal electrodes 73 and 74. That is, the former is 2 and the latter is 4.
  • the number of each of the third and fourth lead portions 81 and 82 for each of the third and fourth inner electrodes 75 and 76 is one each. 1 and And the number of first and second lead portions 77 and 78 for each of the second internal electrodes 73 and 74 is smaller. In other words, the former is two and the latter is powerful.
  • the direction of current flow in the first and second internal electrodes 73 and 74 can be varied, and the ESL of the first capacitor unit 62 is changed to the second capacitor by magnetic flux cancellation. It can be lower than the ESL of part 63.
  • the second capacitor portion can be used if other conditions such as the material of the internal electrodes 73 to 76 are the same.
  • the ESR of 63 can be made higher than the ESR of the first capacitor section 62.
  • the third and fourth lead portions 81 and 82 for the third and fourth internal electrodes 75 and 76 respectively.
  • the number of each of the first and second internal electrodes 73 and 74 is smaller than the number of each of the first and second lead portions 77 and 78. Therefore, if other conditions such as the material of the internal electrodes 73 to 76 are the same, the ESL of the first capacitor unit 62 can be made lower than the ESL of the second capacitor unit 63, and as a result, The resonance frequency of the first capacitor unit 62 can be made higher than the resonance frequency of the second capacitor unit 63.
  • the number force of each of the third and fourth lead portions 81 and 82 is smaller than the number of each of the first and second lead portions 77 and 78.
  • the influence of the lead parts 77, 78, 81, and 82 on the ESR is the same between the first capacitor part 62 and the second capacitor part 63, one set of the second capacitor part 63 is included.
  • the ESR per layer given by the third and fourth inner electrodes 75 and 76 and the dielectric layer 72 therebetween is calculated as a set of the first and second inner electrodes 73 and 73 included in the first capacitor section 62. It can be higher than the ESR per layer provided by 74 and the dielectric layer 72 in between.
  • the characteristics of the multilayer capacitor 61 are the same as in the multilayer capacitor 1 according to the first embodiment, but the low ESL characteristics due to the first capacitor section 62 and the high characteristics due to the second capacitor section 63. It is a characteristic that combines ESR characteristics. Therefore, both the low ESL and the high ESR can be realized by the multilayer capacitor 61.
  • FIG. 20 is a diagram corresponding to FIG. 19 for illustrating the layer capacitors 61a and 61b. 22 and FIG. 23, elements corresponding to those shown in FIG. 19 are denoted by the same reference numerals, and redundant description is omitted.
  • the first capacitor As in the case of the multilayer capacitor 1 according to the embodiment, it is not necessary to consider the influence on the ESL caused by the distance between the mounting surface 64 and the internal electrode. Therefore, regarding the arrangement of the first and second capacitor sections 62 and 63, in addition to the arrangement shown in FIG. 19, the arrangement shown in FIGS. 22 and 23 should be adopted without any problem. Can do.
  • the position and number of the lead portions formed on the internal electrode or the position and number of the external terminal electrode can be further variously changed.
  • the arrangement of the first and second capacitor portions in the capacitor body may be other than the arrangement in the illustrated embodiment so that the force of an experimental example described later can be obtained.
  • first and second internal electrodes 13 and 14 are provided only for constituting the first capacitor unit 11, and the third and fourth internal electrodes 1 Forces 5 and 16 are provided only to form the second capacitor unit 12.
  • First and second capacitor units It may be provided as an internal electrode for both of them, that is, as an internal electrode serving as both the first or second internal electrode and the third or fourth internal electrode! /.
  • the first and second lead units 17 and 18 A force that makes the number (or the number of pairs) greater than the number (or the number of pairs) of the third and fourth drawers 21 and 22 instead of or in addition to such a method, Use a method that changes the material, no-turn and Z of the internal electrodes 13 to 16, or the number of stacked layers.
  • the third and fourth The number of drawers 21 and 22 is less than the number of first and second drawers 17 and 18, but instead of or in lieu of such a method, the third and Z or The material of the fourth inner electrode 15 and / or 16 is made higher in resistivity, the thickness of the third and Z or fourth inner electrode 15 and Z or 16 is made thinner, the third and Z or A method of reducing the width or thickness of the fourth drawer portion 21 and Z or 22 may be employed.
  • a plurality of ceramic green sheets are prepared, and an internal electrode having a lead portion is formed on a specific ceramic green sheet by printing a conductive paste, thereby forming the internal electrode.
  • a plurality of ceramic green sheets including the formed ceramic green sheet are laminated, the obtained laminate is fired to obtain a capacitor body, and external terminal electrodes are formed on the outer surface of the capacitor body by baking a conductive paste.
  • the dimensions of the capacitor body were 2. Omm x 1.25 mm x O. 5 mm, the total number of laminated internal electrodes was 64, the capacitance was 0.668 F, The number of external terminal electrodes was set to 14 as in the case of the embodiment shown in FIG.
  • the thickness of the internal electrode was 1 ⁇ m, the thickness of the lead portion was 1 ⁇ m, and the width of the lead portion was 150 ⁇ m.
  • FIG. 24 shows the arrangement state of the first and second capacitor portions in the stacking direction.
  • the part denoted by reference numeral “35” indicates the outer layer part where no internal electrode is formed.
  • Each lower surface of the laminated structure shown is directed to the mounting surface side.
  • FIG. 25 (a) shows a first internal electrode 13 having seven first lead portions 17, and FIG. 25 (b) shows a first inner electrode 13 having two second lead portions 18. Two internal electrodes 14 are shown.
  • FIG. 26 (a) shows a third internal electrode 15 having two third lead portions 21, and FIG. 26 (b) shows a seventh internal electrode 15 having seven fourth lead portions 22. Four internal electrodes 16 are shown.
  • FIG. 27 shows a first internal electrode 13 having two first lead portions 17 and a second internal electrode 14 having two second lead portions 18.
  • (1) to (14) indicate the stacking order.
  • FIG. 28 shows a third internal electrode 15 having one third lead portion 21 and a fourth internal electrode 16 having one fourth lead portion 22.
  • (1) to (14) indicate the stacking order.
  • FIG. 29 shows a third internal electrode 15 having one third lead portion 21 and a fourth internal electrode 16 having one fourth lead portion 22, and 3 and 4 drawers
  • the third and fourth external terminal electrodes 31 and 32 that are electrically connected to the parts 21 and 22 are shown.
  • (1) to (14) indicate the stacking order.
  • the "number of stacked layers” indicates the total number of stacked layers of the first and second internal electrodes in the "first capacitor unit”. "” Indicates the total number of stacked third and fourth internal electrodes.
  • “upper” and “lower” in the “number of stacked layers” column of “first capacitor part” indicate “first capacitor part (upper)” and “first capacitor in FIG. Part (bottom) ".
  • the "first capacitor part” the "first lead part number”, the “second lead part number”, and the “number of lead part pairs” are each one first internal electrode.
  • the "third drawer section number”, “fourth drawer section number”, and “number of drawer section pairs” are each for one third internal electrode.
  • the number of drawers, the number of drawers for one fourth internal electrode, and the number of pairs of third and fourth drawers for one pair of third and fourth internal electrodes Show me.
  • the sample 1 as a comparative example does not include the second capacitor part that contributes to high ESR, so that it is possible to achieve low ESL as shown in Table 2. Although it is possible, high ESR cannot be achieved.
  • the sample 9 as a comparative example as opposed to the sample 1 does not include the first capacitor part that contributes to low ESL. Although ESR can be achieved, low ESL cannot be achieved.
  • the number of pairs of lead parts of the first capacitor part is two pairs, and the number of pairs of lead parts of the second capacitor part is also two pairs. It is only as good as the ESL value. This is because even if the first number of drawers is 7, there are only 2 pairs.
  • the ESL value is higher than those of the samples 2 to 9. Even in the configuration of sample 10, when compared with sample 13, the ESL value can be lowered by the presence of the first capacitor part.
  • the ESR value increases as the number of layers of the second capacitor portion increases with respect to the total number of layers of the entire multilayer capacitor.
  • the third and fourth samples are compared with Sample 5 with the third and fourth lead parts being two.
  • the sample ESR value of sample 9, sample 10, and sample 12 with 4 drawers of 1 is high.
  • Sample 9 and sample 10 have higher ESR values than sample 13. This is because the ESR value of the first capacitor part and the ESR value of the second capacitor part are both higher than the ESR value of Sample 13, so that resonance occurs between the first capacitor part and the second capacitor part. This is because the ESR value of the multilayer capacitor is higher than the ESR value of Sample 13 due to the difference in frequency.
  • the dimensions of the capacitor body were 2. Omm X I. 25mm X O. 5mm, the total number of internal electrode layers was 64, and the capacitance was the same as in Experimental Example 1. Was 0.68 F, and the number of external terminal electrodes was 14 as in the case of the embodiment shown in FIG.
  • the thickness of the internal electrode was 1 ⁇ m, the thickness of the lead portion was 1 ⁇ m, and the width of the lead portion was 100 ⁇ m.
  • the ESR of a capacitor can be expressed by the following equation, where R is the resistance per electrode layer and N is the number of stacked layers.
  • the "number of stacked layers” indicates the total number of stacked layers of the first and second internal electrodes in the "first capacitor unit”. "” Indicates the total number of stacked third and fourth internal electrodes.
  • “upper” and “lower” in the “number of stacked layers” column of “first capacitor part” indicate “first capacitor part (upper)” and “first capacitor in FIG. Part (bottom) ".
  • each of the "first drawer number”, “second drawer number”, “third drawer number”, and “fourth drawer number” corresponds to one corresponding internal electrode. The number of parts is shown.
  • the sample 21 as a comparative example does not include the second capacitor part that contributes to the high ESR, so that the low ESL is achieved as shown in Table 4.
  • the sample 29 as another comparative example does not include the first capacitor part that contributes to low ESL. Therefore, as shown in Table 4, high ESR is achieved. However, low ESL cannot be achieved.
  • Samples 22 to 28 as examples within the scope of the present invention include both the first and second capacitor sections as shown in Table 3, so Table 4 As shown in Fig. 2, both low ESL and high ESR are achieved!
  • the ESR value increases as the number of layers of the second capacitor portion increases with respect to the total number of layers of the entire multilayer capacitor.
  • the third and fourth drawers are compared to Sample 25 in which the third and fourth drawer sections are two. Sample 27 and sample 28 with 1 copy have higher direction force ESR values. Samples 27 and 28 have higher ESR values than sample 29.
  • the resonance frequency tends to decrease as the number of layers increases in the first and second capacitor portions.
  • the resonance frequency force of the first capacitor portion of Sample 25, Sample 27, and Sample 28 the resonance frequency hardly changes as long as the number of stacked layers is the same even if the stacked arrangement state is different.
  • the resonance frequency of the first capacitor unit is set to be higher than the resonance frequency of the second capacitor unit.
  • the first capacitor section has a total number of stacked layers S40 and a resonance frequency of 38 MHz
  • the second capacitor section has 24 layers and a resonance frequency of 26 MHz.
  • the direction of the second capacitor part Even though the number of layers is small, the resonance frequency is lower than that of the first capacitor part because the number of lead parts is different.
  • the resonance frequency of the first capacitor section and the second capacitor section overlap, both Since the ESR of a person can be regarded as parallel, the ESR will decrease. Therefore, you cannot get the ESR of the desired height! /.
  • the resonance frequency of the first capacitor section needs to be set higher than the resonance frequency of the second capacitor section.
  • FIG. 30 shows sample 25 as an example shown in Table 3 and Table 4 and sample 2 as a comparative example.

Abstract

　積層コンデンサにおいて、低ＥＳＬ化および高ＥＳＲ化の双方を図る。 　コンデンサ本体（８）において、第１のコンデンサ部（１１）と第２のコンデンサ部（１２）とを積層方向に並ぶように配置しながら、第１のコンデンサ部（１１）が積層方向での少なくとも一方端に位置するようにし、それによって、実装面（２５）により近い側に第１のコンデンサ部（１１）を位置させる。第１のコンデンサ部（１１）を構成する第１および第２の内部電極（１３および１４）についての第１および第２の引出し部（１７および１８）の対の数より、第２のコンデンサ部１２を構成する第３および第４の内部電極（１５および１６）についての第３および第４の引出し部の対の数を少なくして、第１のコンデンサ部（１１）が低ＥＳＬ化に寄与するようにしながら、第２のコンデンサ部（１２）が高ＥＳＲ化に寄与するようにする。

Description

明 細 書
積層コンデンサおよびその実装構造
技術分野
[0001] この発明は、積層コンデンサおよびその実装構造に関するもので、特に、高周波回 路において有利に適用される積層コンデンサおよびその実装構造に関するものであ る。
背景技術
[0002] 数 GHzのような高周波領域にお!、て、 MPU (マイクロプロセッシングユニット）等の ための電源回路に用いられるデカップリングコンデンサとして、たとえば特開平 11 144996号公報 (特許文献 1)に記載のような構造の積層コンデンサが知られている 。この積層コンデンサによれば、多端子構造にしながら、隣り合う端子を逆極性にす ることによって、正極力 負極への電流の流れを短くし、電流の流れを多様にし、さら に、電流の方向を互いに逆方向に向けるようにして磁束の相殺を行ない、それによつ て、 ESL (等価直列インダクタンス）の低減が図られて!/、る。
[0003] し力しながら、上記特許文献 1に記載の積層コンデンサによれば、 ESLの低下に伴 つて、 ESR (等価直列抵抗)も低下するため、インピーダンス特性が急峻になるという 問題を有している。
[0004] 他方、特開 2001— 284170号公報（特許文献 2)では、コンデンサ本体の内部に 静電容量を形成するために設けられる内部電極の各々について、コンデンサ本体の 表面にまで引き出されかつ外部端子電極に電気的に接続される弓 Iき出し部の数を 単に 1つとすることによって、積層コンデンサの ESRを高めることが提案されている。
[0005] し力しながら、特許文献 2に記載の構造によれば、 ESRを高くすることができるもの の、それに伴って、 ESLが高くなり、高周波側の特性が劣化するという問題がある。 特許文献 1：特開平 11― 144996号公報
特許文献 2：特開 2001— 284170号公報
発明の開示
発明が解決しょうとする課題 [0006] そこで、この発明の目的は、低 ESL化を図りながらも、高 ESRィ匕を図ることができる
、積層コンデンサを提供しょうとすることである。
[0007] この発明の他の目的は、上述のように低 ESLィ匕が図られた積層コンデンサの低 ES
L特性を十分に発揮させることができる、積層コンデンサの実装構造を提供しょうとす ることである。
課題を解決するための手段
[0008] この発明に係る積層コンデンサは、積層された複数の誘電体層をもって構成される 積層構造を有するコンデンサ本体を備えている。この発明では、上述した技術的課 題を解決するため、積層コンデンサが、次のように構成されることを特徴としている。
[0009] すなわち、積層コンデンサに備えるコンデンサ本体は、第 1および第 2のコンデンサ 部を構成している。
[0010] 第 1のコンデンサ部は、静電容量を形成するように所定の誘電体層を介して互いに 対向する少なくとも 1対の第 1および第 2の内部電極を含み、第 1の内部電極には、コ ンデンサ本体の外表面にまで引き出される複数の第 1の引出し部が形成され、かつ、 第 2の内部電極には、コンデンサ本体の外表面にまで引き出される複数の第 2の引 出し部が形成される。
[0011] 他方、第 2のコンデンサ部は、静電容量を形成するように所定の誘電体層を介して 互いに対向する少なくとも 1対の第 3および第 4の内部電極を含み、第 3の内部電極 には、コンデンサ本体の外表面にまで引き出される少なくとも 1つの第 3の引出し部が 形成され、かつ、第 4の内部電極には、コンデンサ本体の外表面にまで引き出される 少なくとも 1つの第 4の引出し部が形成される。
[0012] コンデンサ本体の外表面上には、上記第 1、第 2、第 3および第 4の引出し部にそれ ぞれ電気的に接続される第 1、第 2、第 3および第 4の外部端子電極が形成される。
[0013] 以上のような前提の下、この発明は、第 1の局面では、 1対の第 3および第 4の内部 電極についての第 3および第 4の引出し部の対の数力 1対の第 1および第 2の内部 電極についての第 1および第 2の引出し部の対の数より少なくされることを特徴として いる。
[0014] この発明の第 1の局面に係る積層コンデンサにおいて、典型的には、各々 1つの第 3および第 4の内部電極についての第 3および第 4の引出し部の少なくとも一方の数 力 各々 1つの第 1および第 2の内部電極についての第 1および第 2の引出し部の各 々の数より少なくされる。
[0015] 上述の場合、第 3および第 4の内部電極のいずれか一方は、第 1および第 2の内部 電極の 、ずれか一方と同じパターンを有して!/、てもよ!/、。
[0016] この発明の第 1の局面に係る積層コンデンサにおいて、好ましくは、各々 1つの第 3 および第 4の内部電極についての第 3および第 4の引出し部の各々の数は、各々 1 つの第 1および第 2の内部電極についての第 1および第 2の引出し部の各々の数より 少なくされる。
[0017] 他方、この発明は、第 2の局面では、第 1のコンデンサ部の共振周波数は、第 2のコ ンデンサ部の共振周波数より高ぐかつ、第 2のコンデンサ部に含まれる 1組の第 3お よび第 4の内部電極ならびにその間の誘電体層により与えられる 1層あたりの等価直 列抵抗は、第 1のコンデンサ部に含まれる 1組の第 1および第 2の内部電極ならびに その間の誘電体層により与えられる 1層あたりの等価直列抵抗より高くされていること を特徴としている。
[0018] この発明の第 2の局面に係る積層コンデンサにおいて、第 3および第 4の内部電極 のいずれか一方は、第 1および第 2の内部電極のいずれか一方と同じパターンを有 していてもよい。
[0019] 第 1および第 2の外部端子電極の少なくとも一方は、第 3および第 4の外部端子電 極の少なくとも一方と共通であってもよい。
[0020] 第 1および第 2の外部端子電極は、交互に配置されることが好ましい。
[0021] コンデンサ本体において、第 1のコンデンサ部と第 2のコンデンサ部とは積層方向 に並ぶように配置されるとともに、第 1のコンデンサ部が積層方向での少なくとも一方 端に位置されることが好ましい。この場合、コンデンサ本体において、第 2のコンデン サ部が 2つの第 1のコンデンサ部によって積層方向に挟まれるように配置されることが より好まし 、。
[0022] この発明は、また、上述した第 1および第 2のコンデンサ部の積層方向での配置に ついての好ましい実施態様に係る積層コンデンサが所定の実装面上に実装された、 積層コンデンサの実装構造にも向けられる。この発明に係る積層コンデンサの実装 構造は、第 1のコンデンサ部が実装面により近い側に位置するようにコンデンサ本体 を向けた状態で、積層コンデンサが実装されることを特徴としている。
発明の効果
[0023] この発明の第 1の局面に係る積層コンデンサによれば、コンデンサ本体を第 1のコ ンデンサ部と第 2のコンデンサ部とに分割し、第 1のコンデンサ部にある 1対の第 3お よび第 4の内部電極についての第 3および第 4の引出し部の対の数を、第 2のコンデ ンサ部にある 1対の第 1および第 2の内部電極についての第 1および第 2の引出し部 の対の数より少なくしているので、第 1のコンデンサ部において、より低 ESL化を図る ことができ、その結果、第 1のコンデンサ部の共振周波数を第 2のコンデンサ部の共 振周波数より高くすることができる。したがって、第 1のコンデンサ部がコンデンサ本 体の複合特性において高周波側に影響を与えることになり、第 1のコンデンサ部の E SL特性が反映され、コンデンサ本体の低 ESLィ匕を図ることができる。
[0024] また、コンデンサ本体を第 1のコンデンサ部と第 2のコンデンサ部とに分割し、第 1の コンデンサ部の共振周波数と第 2のコンデンサ部の共振周波数とを異ならせることに より、第 1のコンデンサ部の ESRと第 2のコンデンサ部の ESRとの複合特性によって、 コンデンサ本体の ESRが決定されることになる。ここで、前述のように、第 1のコンデン サ部にある 1対の第 3および第 4の内部電極についての第 3および第 4の引出し部の 対の数を、第 2のコンデンサ部にある 1対の第 1および第 2の内部電極についての第 1および第 2の引出し部の対の数より少なくしているので、第 2のコンデンサ部におい て、より高 ESR化を図ることができる。したがって、コンデンサ本体についての高 ESR ィ匕が、第 2のコンデンサ部によって図られることができる。
[0025] その結果、低 ESLかつ高 ESRの双方を満足させる積層コンデンサを得ることができ る。
[0026] この発明の第 1の局面に係る積層コンデンサにおいて、前述のように、第 3および第 4の引出し部の対の数を、第 1および第 2の引出し部の対の数より少なくするため、各 々 1つの第 3および第 4の内部電極についての第 3および第 4の引出し部の各々の数 を、各々 1つの第 1および第 2の内部電極についての第 1および第 2の引出し部の各 々の数より少なくするようにすれば、第 1のコンデンサ部による低 ESL化および第 2の コンデンサ部による高 ESRィ匕を確実に達成することができる。
[0027] この発明の第 2の局面に係る積層コンデンサによれば、コンデンサ本体を第 1のコ ンデンサ部と第 2のコンデンサ部とに分割し、第 1のコンデンサ部の共振周波数を第 2のコンデンサ部の共振周波数より高くしているので、第 1のコンデンサ部がコンデン サ本体の複合特性において高周波側に影響を与えることになり、第 1のコンデンサ部 の ESL特性が反映され、コンデンサ本体の低 ESL化を図ることができる。
[0028] また、コンデンサ本体を第 1のコンデンサ部と第 2のコンデンサ部とに分割し、第 1の コンデンサ部の共振周波数と第 2のコンデンサ部の共振周波数とを異ならせることに より、第 1のコンデンサ部の ESRと第 2のコンデンサ部の ESRとの複合特性によって、 コンデンサ本体の ESRが決定されることになり、高 ESR化を図ることができる。
[0029] その結果、低 ESLかつ高 ESRの双方を満足させる積層コンデンサを得ることができ る。
[0030] この発明に係る積層コンデンサにおいて、第 1および第 2の外部端子電極が交互に 配置されていると、正極力 負極への電流の流れをより短くし、かつ磁束の相殺をより 効果的に行なうことができるので、第 1のコンデンサ部での ESLをより低減することが できる。
[0031] コンデンサ本体において、第 1のコンデンサ部と第 2のコンデンサ部とが積層方向 に並ぶように配置されるとともに、第 1のコンデンサ部が積層方向での少なくとも一方 端に位置される場合であって、第 1のコンデンサ部が実装面により近い側に位置する ようにコンデンサ本体を向けた状態で、積層コンデンサが実装される場合には、正極 の外部端子電極から内部電極を通って負極の外部端子電極へと流れる電流の経路 をより短くすることができるので、実装構造において低 ESL化を図ることができる。し たがって、低 ESLィ匕が図られた積層コンデンサの低 ESL特性を十分に発揮させるこ とがでさる。
[0032] コンデンサ本体において、第 2のコンデンサ部が 2つの第 1のコンデンサ部によって 積層方向に挟まれるように配置されていると、上述のような低 ESL化が可能な実装構 造を得るにあたって、コンデンサ本体の上下についての方向性をなくすことができる 図面の簡単な説明
[図 1]図 1は、この発明の第 1の実施形態による積層コンデンサ 1の外観を示す斜視 図である。
[図 2]図 2は、図 1に示した積層コンデンサ 1の実装状態を示す断面図であり、積層コ ンデンサ 1については、図 3および図 4の線 Π— IIに沿う断面をもって示している。
[図 3]図 3は、図 2に示した第 1のコンデンサ部 11の内部構造を示す平面図であり、 (a )は、第 1の内部電極 13が通る断面を示し、（b)は、第 2の内部電極 14が通る断面を 示している。
[図 4]図 4は、図 2に示した第 2のコンデンサ部 12の内部構造を示す平面図であり、 (a )は、第 3の内部電極 15が通る断面を示し、（b)は、第 4の内部電極 16が通る断面を 示している。
[図 5]図 5は、図 1に示した積層コンデンサ 1が与える等価回路を模式的に示す図で ある。
[図 6]図 6は、図 1に示した積層コンデンサ 1をデカツプリングコンデンサとして用 、て V、る MPUの回路構成を示す図である。
[図 7]図 7は、この発明の第 2の実施形態による積層コンデンサ laを説明するための 図 4に対応する図である。
[図 8]図 8は、この発明の第 3の実施形態による積層コンデンサ lbを説明するための 図 4に対応する図である。
[図 9]図 9は、この発明の第 4の実施形態による積層コンデンサ lcを説明するための もので、（a)および (b)は、それぞれ、図 3 (a)および (b)に対応し、（c)および (d)は、 それぞれ、図 4 (a)および (b)に対応して 、る。
[図 10]図 10は、この発明の第 5の実施形態による積層コンデンサ Idを説明するため のもので、（a)および (b)は、それぞれ、図 3 (a)および (b)に対応し、（c)および (d) は、それぞれ、図 4 (a)および (b)に対応している。
[図 11]図 11は、この発明の第 6の実施形態による積層コンデンサ leを説明するため の図 3に対応する図である。 [図 12]図 12は、この発明の第 7の実施形態による積層コンデンサ Ifを説明するため の図 4に対応する図である。
[図 13]図 13は、この発明の第 8の実施形態による積層コンデンサ lgを説明するため の誘電体層 9の平面図である。
[図 14]図 14は、この発明の第 9の実施形態による積層コンデンサ lhを説明するため の図 3に対応する図である。
[図 15]図 15は、この発明の第 10の実施形態による積層コンデンサ liを説明するため の図 4に対応する図である。
[図 16]図 16は、この発明の第 11の実施形態による積層コンデンサ ljを説明するため の図 3に対応する図である。
[図 17]図 17は、この発明の第 12の実施形態による積層コンデンサ lkを説明するた めの図 4に対応する図である。
[図 18]図 18は、この発明の第 13の実施形態による積層コンデンサ 61の外観を示す 斜視図である。
[図 19]図 19は、図 18に示した積層コンデンサ 61における第 1および第 2のコンデン サ部 62および 63の配置状態を図解的に示す側面図である。
[図 20]図 20は、図 19に示した第 1のコンデンサ部 62の内部構造を示す誘電体層 72 の平面図であり、（a)は、第 1の内部電極 73が通る断面を示し、（b)は、第 2の内部電 極 74が通る断面を示して!/、る。
[図 21]図 21は、図 19に示した第 2のコンデンサ部 63の内部構造を示す誘電体層 72 の平面図であり、（a)は、第 3の内部電極 75が通る断面を示し、（b)は、第 4の内部電 極 76が通る断面を示して!/、る。
[図 22]図 22は、この発明の第 14の実施形態による積層コンデンサ 61aを説明するた めの図 19に対応する図である。
[図 23]図 23は、この発明の第 15の実施形態による積層コンデンサ 61bを説明するた めの図 19に対応する図である。
[図 24]図 24は、この発明による効果を確認するために実施した実験例 1および 2にお V、て採用された第 1のコンデンサ部と第 2のコンデンサ部とについての積層配置状態 のいくつかの例を図解的に示す図である。
[図 25]図 25は、上記実験例 1において作製された試料 11の第 1のコンデンサ部にお ける内部電極パターンを示す平面図である。
[図 26]図 26は、上記実験例 1において作製された試料 11の第 2のコンデンサ部にお ける内部電極パターンを示す平面図である。
[図 27]図 27は、上記実験例 1において作製された試料 12の第 1のコンデンサ部にお ける内部電極パターンを示す平面図である。
[図 28]図 28は、上記実験例 1において作製された試料 12の第 2のコンデンサ部にお ける内部電極パターンを示す平面図である。
[図 29]図 29は、上記実験例 1および 2においてそれぞれ作製された試料 13および 2 9の第 2のコンデンサ部における内部電極パターンを示す平面図である。
[図 30]図 30は、上記実験例 2において作製された試料 21、 25および 29の周波数 インピーダンス特性を示す図である。
符号の説明
1, la, lb, lc, Id, le, If, lg, lh, li, lj, lk, 61, 61a, 61b 積層コンデンサ 2, 3, 65, 66 主面
4〜7, 67〜70 側面
8, 71 コンデンサ本体
9, 72 誘電体層
11, 62 第 1のコンデンサ部
12, 63 第 2のコンデンサ部
13, 73 第 1の内部電極
14, 74 第 2の内部電極
15, 75 第 3の内部電極
16, 76 第 4の内部電極
17, 77 第 1の引出し部
18, 78 第 2の引出し部
19, 79 第 1の外部端子電極 20, 80 第 2の外部端子電極
21, 81 第 3の引出し部
22, 82 第 4の引出し部
25, 64 実装面
31 第 3の外部端子電極
32 第 4の外部端子電極
発明を実施するための最良の形態
[0035] 図 1ないし図 4は、この発明の第 1の実施形態による積層コンデンサ 1を示している。
ここで、図 1は、積層コンデンサ 1の外観を示す斜視図であり、図 2は、積層コンデン サ 1の実装構造を示す断面図である。なお、図 2において、積層コンデンサ 1は、後 述する図 3および図 4の線 II IIに沿う断面をもって示されている。
[0036] 積層コンデンサ 1は、相対向する 2つの主面 2および 3ならびにこれら主面 2および 3 間を連結する 4つの側面 4、 5、 6および 7を有する直方体状のコンデンサ本体 8を備 えている。コンデンサ本体 8は、主面 2および 3の方向に延びる、たとえば誘電体セラ ミックカゝらなる積層された複数の誘電体層 9をもって構成される積層構造を有している
[0037] コンデンサ本体 8は、図 2に示すように、第 1および第 2のコンデンサ部 11および 12 を構成している。この実施形態では、第 1のコンデンサ部 11と第 2のコンデンサ部 12 とは、積層方向に並ぶように配置され、し力も、第 2のコンデンサ部 12が 2つの第 1の コンデンサ部 11によって積層方向に挟まれるように配置されている。その結果、第 1 のコンデンサ部 11は、コンデンサ本体 8における積層方向での両端に位置される。
[0038] 第 1のコンデンサ部 11は、静電容量を形成するように所定の誘電体層 9を介して互 いに対向する少なくとも 1対の第 1および第 2の内部電極 13および 14を備えている。 他方、第 2のコンデンサ部 12は、静電容量を形成するように所定の誘電体層 9を介し て互いに対向する少なくとも 1対の第 3および第 4の内部電極 15および 16を備えて いる。
[0039] この実施形態では、より大きな静電容量を得るため、第 1および第 2の内部電極 13 および 14の対の数ならびに第 3および第 4の内部電極 15および 16の対の数は、複 数とされる。
[0040] 図 3は、第 1のコンデンサ部 11の内部構造を示す平面図であり、 (a)は、第 1の内部 電極 13が通る断面を示し、（b)は、第 2の内部電極 14が通る断面を示している。
[0041] 図 3 (a)に示すように、第 1の内部電極 13には、コンデンサ本体 8の外表面、すなわ ち側面 4〜7にまで引き出される複数、たとえば 7つの第 1の引出し部 17が形成され ている。また、図 3 (b)に示すように、第 2の内部電極 14には、コンデンサ本体 8の外 表面、すなわち側面 4〜7にまで引き出される複数、たとえば 7つの第 2の引出し部 1 8が形成されている。したがって、 1対の第 1および第 2の内部電極 13および 14につ いての第 1および第 2の引出し部 17および 18の対の数は、 7ということになる。
[0042] コンデンサ本体 8の側面 4〜7の各々上には、第 1の引出し部 17にそれぞれ電気的 に接続される複数、たとえば 7つの第 1の外部端子電極 19、ならびに第 2の引出し部 18にそれぞれ電気的に接続される複数、たとえば 7つの第 2の外部端子電極 20が 形成されている。第 1および第 2の外部端子電極 19および 20は、図 1および図 2に示 されるように、側面 4〜7上力 主面 2および 3の各々の一部上にまで延びるように形 成されている。
[0043] 第 1の引出し部 17がそれぞれ引き出される側面 4〜7上での各位置は、第 2の引出 し部 18がそれぞれ引き出される各位置と異なっており、したがって、第 1の外部端子 電極 19が設けられる側面 4〜7上での各位置は、第 2の外部端子電極 20の各位置と 異なっている。そして、第 1の外部端子電極 19と第 2の外部端子電極 20とは、側面 4 〜7上において、交互に配置されている。
[0044] 図 4は、第 2のコンデンサ部 12の内部構造を示す平面図であり、 (a)は、第 3の内部 電極 15が通る断面を示し、（b)は、第 4の内部電極 16が通る断面を示している。
[0045] 図 4 (a)に示すように、第 3の内部電極 15には、コンデンサ本体 8の外表面、すなわ ち側面 5および 7にまで引き出される少なくとも 1つ、たとえば 2つの第 3の引出し部 21 が形成されている。また、図 4 (b)に示すように、第 4の内部電極 16には、コンデンサ 本体 8の外表面、すなわち側面 5および 7にまで引き出される少なくとも 1つ、たとえば 2つの第 4の引出し部 22が形成されている。したがって、 1対の第 3および第 4の内部 電極 15および 16についての第 3および第 4の引出し部 21および 22の対の数は、 2と いうことになる。
[0046] この実施形態では、第 3の引出し部 21は、前述した第 1の外部端子電極 19に電気 的に接続され、第 4の引出し部 22は、前述した第 2の外部端子電極 20に電気的に 接続されている。すなわち、第 1の外部端子電極 19のいくつかは、第 3の引出し部 2 1に電気的に接続されるべき第 3の外部端子電極と共通であり、第 2の外部端子電極 20のいくつかは、第 4の引出し部 22に電気的に接続されるべき第 4の外部端子電極 と共通である。
[0047] 上述のように、第 3および第 4の引出し部 21および 22が、それぞれ、第 1および第 2 の引出し部 17および 18と共通する第 1および第 2の外部端子電極 19および 20に電 気的に接続されていると、積層コンデンサ 1自身において、第 1のコンデンサ部 11と 第 2のコンデンサ部 12とを並列に接続した状態とすることができる。
[0048] なお、後述する実施形態のように、第 3および第 4の引出し部 21および 22にそれぞ れ接続されるべき第 3および第 4の外部端子電極を、第 1および第 2の外部端子電極 とは別に設けてもよい。
[0049] 以上説明した第 1の実施形態では、 1対の第 3および第 4の内部電極 15および 16 についての第 3および第 4の引出し部 21および 22の対の数が、 1対の第 1および第 2 の内部電極 13および 14についての第 1および第 2の引出し部 17および 18の対の数 より少ない。すなわち、前者が 2であり、後者が 7である。
[0050] 特に、第 1の実施形態では、各々 1つの第 3および第 4の内部電極 15および 16に ついての第 3および第 4の引出し部 21および 22の各々の数は、各々 1つの第 1およ び第 2の内部電極 13および 14についての第 1および第 2の引出し部 17および 18の 各々の数より少ない。すなわち、前者が 2つであり、後者が 7つである。
[0051] そのため、第 1および第 2の内部電極 13および 14での電流の流れる方向を多様に することができ、磁束の相殺によって、第 1のコンデンサ部 11の ESLを、第 2のコンデ ンサ部 12の ESLよりも低くすることができる。
[0052] 他方、第 3および第 4の内部電極 15および 16にあっては、前述したように、第 3およ び第 4の引出し部 21および 22の各々の数力 第 1および第 2の内部電極 13および 1 4についての第 1および第 2の引出し部 17および 18の各々の数より少ない。そのた め、内部電極 13〜16あるいは引出し部 17、 18、 21および 22が ESRに及ぼす影響 が第 1のコンデンサ部 11と第 2のコンデンサ部 12とで変わらず、かつ内部電極 13〜 16の材料等の他の条件が同じであるとすれば、第 3および第 4の内部電極 15および 16においては、第 1および第 2の内部電極 13および 14に比べて、電流の流れる方 向が少ないことから、第 2のコンデンサ部 12の ESRを、第 1のコンデンサ部 11の ESR よりち高くすることがでさる。
[0053] また、別の観点力も見れば、第 1の実施形態では、各々 1つの第 3および第 4の内 部電極 15および 16についての第 3および第 4の引出し部 21および 22の各々の数は 、各々 1つの第 1および第 2の内部電極 13および 14についての第 1および第 2の引 出し部 17および 18の各々の数より少ない。すなわち、前者が 2つであり、後者が 7つ である。そのため、内部電極 13〜16の材料等の他の条件が同じであれば、第 1のコ ンデンサ部 11の ESLを、第 2のコンデンサ部 12の ESLよりも低くすることができ、そ の結果、第 1のコンデンサ部 11の共振周波数を、第 2のコンデンサ部 12の共振周波 数よりち高くすることがでさる。
[0054] 他方、前述したように、第 3および第 4の引出し部 21および 22の各々の数力 第 1 および第 2の引出し部 17および 18の各々の数より少ないため、内部電極 13〜16あ るいは引出し部 17、 18、 21および 22が ESRに及ぼす影響が第 1のコンデンサ部 11 と第 2のコンデンサ部 12とで変わらな!/、とすれば、第 2のコンデンサ部 12に含まれる 1組の第 3および第 4の内部電極 15および 16ならびにその間の誘電体層 9により与 えられる 1層あたりの ESRを、第 1のコンデンサ部 11に含まれる 1組の第 1および第 2 の内部電極 13および 14ならびにその間の誘電体層 9により与えられる 1層あたりの E SRより高くすることができる。
[0055] 以上のようなことから、積層コンデンサ 1の特性は、第 1のコンデンサ部 11による低 E SL特性が有効に働くとともに、第 1のコンデンサ部 11の ESR特性と第 2のコンデンサ 部 12の ESR特性とが反映された高 ESR特性となる。したがって、積層コンデンサ 1に よれば、低 ESL化および高 ESRィ匕の双方を実現することができる。
[0056] 図 2には、配線基板 24によって与えられた実装面 25上に、積層コンデンサ 1が実 装された構造が示されている。配線基板 24の実装面 25上には、いくつかの導電ラン ド 26および 27が設けられていて、第 1および第 2の外部端子電極 19および 20が、そ れぞれ、導電ランド 26および 27に半田付け（図示せず。）等によって電気的に接続さ れる。
[0057] 上述のような実装構造において、第 1のコンデンサ部 11が実装面 25により近い側 に位置するようにコンデンサ本体 8を向けた状態で、積層コンデンサ 1が実装されて いる。
[0058] 上述のような積層コンデンサ 1の実装状態において、第 1の外部端子電極が正極と なり、第 2の外部端子電極 20が負極となる時点において、正極から内部電極 13〜1 6を通って負極へと流れる電流の流れのループを考慮した場合、より高周波になるほ ど、図 2において破線の矢印 28で示すように、最下層から 2つの内部電極 13 (a)およ び 14 (a)に流れる電流が ESL値により大きく影響するようになる。そのため、前述した ように、第 1のコンデンサ部 11を実装面 25により近い側に位置させると、積層コンデ ンサ 1の実装状態において、一層の低 ESL化を図ることができる。
[0059] なお、第 1の実施形態のように、第 2のコンデンサ部 12が 2つの第 1のコンデンサ部 11によって積層方向に挟まれるように配置されて 、ると、コンデンサ本体 8の上下に ついての方向性をなくすことができる。したがって、図 2に示すように、主面 3を実装面 25側に向けても、図示しないが、主面 2を実装面 25側に向けても、上述のような低 E SL化を図ることができる。
[0060] 図 5は、上述した積層コンデンサ 1が与える等価回路を模式的に示している。図 5に 示した要素と図 1ないし図 4に示した各要素との対応関係がわ力るように、図 5におい て、図 1な 、し図 4に示した要素に相当する要素には同様に参照符号が付されて！、 る。
[0061] 図 5において、第 1ないし第 4の内部電極 13〜16の各々について、 1つの内部電 極が 1本の線で示されている。第 1のコンデンサ部 11においては、第 1および第 2の 内部電極 13および 14が 2対図示されるとともに、これら 2対の第 1および第 2の内部 電極 13および 14の間に点線を表示することによって、さらに多数の第 1および第 2の 内部電極 13および 14を備え得ることが示唆されている。同様に、第 2のコンデンサ部 12においても、第 3および第 4の内部電極 15および 16が 2対図示されるとともに、こ れら 2対の第 3および第 4の内部電極 15および 16の間に点線を表示することによつ て、さらに多数の第 3および第 4の内部電極 15および 16を備え得ることが示唆されて いる。
[0062] なお、図 5と前述の図 2とを対比したとき、第 1のコンデンサ部 11における第 1および 第 2の内部電極 13および 14の数が一致しないが、これは、図 2では、第 1および第 2 の内部電極 13および 14の代表的なもののみが図示されていると理解すればよい。
[0063] 図 5に示すように、引出し部 17、 18、 21および 22の各々について、 1つの引出し部 のそれぞれに関連して、 ESR29および ESL30が形成されて!、る。
[0064] 図 6は、この実施形態による積層コンデンサ 1の好ましい用途を説明するためのもの で、積層コンデンサ 1をデカツプリングコンデンサとして用 ヽて 、る MPUの回路構成 を示す図である。
[0065] MPUは、 MPUチップ 101およびメモリ 102を備える。電源部 103は、 MPUチップ 101に電源を供給するためのもので、電源部 103から MPUチップ 101に至る電源回 路には、積層コンデンサ 1がデカップリングコンデンサとして機能するように接続され ている。また、 MPUチップ 101からメモリ 102側には、図示しないが、信号回路が構 成されている。
[0066] 上述した MPUに関連して、デカップリングコンデンサとして用いられる積層コンデン サ 1は、ノイズ吸収や電源の変動に対する平滑化のために用いられるばかりでなく、 クイックパワーサプライとしての機能も有している。したがって、このようなデカップリン グコンデンサとして用いられる積層コンデンサ 1にあっては、 ESLができるだけ低いこ と力 S望ましく、この点において、この実施形態に係る積層コンデンサは、デカップリン グコンデンサとして有利に用いることができる。
[0067] 図 7は、この発明の第 2の実施形態による積層コンデンサ laを説明するための図 4 に対応する図である。図 7において、図 4に示した要素に相当する要素には同様の 参照符号を付し、重複する説明は省略する。
[0068] 前述した第 1の実施形態の場合と比較して、第 2の実施形態では、第 3の内部電極 15には、単に 1つの第 3の引出し部 21が形成され、かつ、第 4の内部電極 16には、 単に 1つの第 4の引出し部 22が形成されていることを特徴としている。その他の構成 については、第 1の実施形態の場合と同様である。
[0069] 第 2の実施形態によれば、第 2のコンデンサ 12に含まれる 1対の第 3および第 4の 内部電極 15および 16についての第 3および第 4の引出し部 21および 22の対の数が 、単に 1であるので、第 2のコンデンサ部 12での ESRを、第 1の実施形態の場合に比 ベて、より高くすることができる。
[0070] 図 8は、この発明の第 3の実施形態による積層コンデンサ lbを説明するための図 4 に対応する図である。図 8において、図 4に示した要素に相当する要素には同様の 参照符号を付し、重複する説明は省略する。
[0071] 第 3の実施形態では、第 3および第 4の内部電極 15および 16のいずれか一方が、 図 3に示した第 1および第 2の内部電極 13および 14のいずれか一方と同じパターン を有していることを特徴としている。より具体的には、図 8 (b)に示すように、第 4の内 部電極 16力 図 3 (b)に示した第 2の内部電極 14と同じパターンを有している。した がって、第 4の内部電極 16には、 7つの第 4の引出し部 22が形成されている。その他 の構成については、第 1の実施形態の場合と実質的に同様である。
[0072] 第 3の実施形態では、 1つの第 4の内部電極 16が 7つの第 4の引出し部 22を有して いるが、 1つの第 3の内部電極 15が単に 2つの第 3の引出し部 21を有しているにすぎ ないので、第 3および第 4の引出し部 21および 22の対の数は 2ということになり、第 1 および第 2の引出し部 17および 18の対の数すなわち 7より少ない。したがって、第 2 のコンデンサ部 12の ESRを、第 1のコンデンサ部 11の ESRよりも高くすることができ る。
[0073] また、別の観点力 見れば、第 3の実施形態によれば、各々 1つの第 3および第 4の 内部電極 15および 16についての第 3および第 4の引出し部 21および 22の少なくと も一方の数が、各々 1つの第 1および第 2の内部電極 13および 14についての第 1お よび第 2の引出し部 17および 18の各々の数より少ないという条件を満たしている。し たがって、第 2のコンデンサ部 12に含まれる 1組の第 3および第 4の内部電極 15およ び 16ならびにその間の誘電体層 9により与えられる 1層あたりの ESRは、第 1の実施 形態の場合よりも低くなるものの、第 1のコンデンサ部 11に含まれる 1組の第 1および 第 2の内部電極 13および 14ならびにその間の誘電体層 9により与えられる 1層あたり の ESRより高くされることができる。
[0074] 図 9は、この発明の第 4の実施形態による積層コンデンサ lcを説明するためのもの である。ここで、図 9 (a)および (b)は、それぞれ、図 3 (a)および (b)に対応し、図 9 (c )および（d)は、それぞれ、図 4 (a)および (b)に対応している。図 9において、図 3お よび図 4に示す要素に相当する要素には同様の参照符号を付し、重複する説明は 省略する。
[0075] 第 4の実施形態では、第 3および第 4の外部端子電極 31および 32が別途形成され ていることを特徴としている。すなわち、コンデンサ本体 8の短辺側の側面 5および 7 上に形成された外部端子電極は、第 1および第 2の外部端子電極 19および 20では なぐ第 3および第 4の外部端子電極 31および 32である。これら第 3および第 4の外 部端子電極 31および 32には、図 9 (c)および (d)に示すように、それぞれ、第 3の内 部電極 15の第 3の引出し部 21および第 4の内部電極 16の第 4の引出し部 22が電気 的に接続される。
[0076] 他方、図 9 (a)に示すように、第 1の内部電極 13には、 5つの第 1の引出し部 17しか 形成されず、これら第 1の引出し部 17は、コンデンサ本体 8の長辺側の側面 4および 6にのみ引き出され、第 1の外部端子電極 19に電気的に接続される。また、図 9 (b) に示すように、第 2の内部電極 14には、 5つの第 2の引出し部 18しか形成されず、こ れら第 2の引出し部 18は、コンデンサ本体 8の長辺側の側面 4および 6にのみ引き出 され、第 2の外部端子電極 20に電気的に接続される。
[0077] その他の構成については、第 1の実施形態の場合と実質的に同様である。
[0078] 第 4の実施形態によれば、第 1の実施形態の場合と比べて、第 1および第 2の引出 し部 17および 18の各々の数以外の条件が等しいとすれば、第 1のコンデンサ部 11 の共振周波数がより低くなる。また、第 1のコンデンサ部 11の ESLがより高くなると推 測される。
[0079] 図 10は、この発明の第 5の実施形態による積層コンデンサ Idを説明するためのも のである。ここで、図 10 (a)および (b)は、それぞれ、図 3 (a)および (b)に対応し、図 10 (c)および（d)は、それぞれ、図 4 (a)および (b)に対応している。図 10において、 図 3および図 4に示した要素に相当する要素には同様の参照符号を付し、重複する 説明は省略する。
[0080] 第 5の実施形態では、コンデンサ本体 8の短辺側の側面 5および 7上には、 、ずれ の外部端子電極もが形成されないことを特徴としている。すなわち、コンデンサ本体 8 の長辺側の側面 4および 6上にのみ、第 1および第 2の外部端子電極 19および 20が 形成される。
[0081] また、第 5の実施形態では、図 10 (c)に示すように、第 3の内部電極 15には、 1つの 第 3の引出し部 21が形成され、第 3の引出し部 21は、第 1の外部端子電極 19のいず れかに電気的に接続される。また、図 10 (d)に示すように、第 4の内部電極 16には、 1つの第 4の引出し部 22が形成され、第 4の引出し部 22は、第 2の外部端子電極 20 のいずれかに電気的に接続される。
[0082] その他の構成については、第 1の実施形態の場合と実質的に同様である。
[0083] 第 5の実施形態は、コンデンサ本体 8の短辺側の側面 5および 7上には外部端子電 極が形成されない積層コンデンサ Idに対しても、この発明を適用できることを明示す る意義を有する。
[0084] 図 11は、この発明の第 6の実施形態による積層コンデンサ leを説明するための図 3に対応する図である。図 11において、図 3に示した要素に相当する要素には同様 の参照符号を付し、重複する説明は省略する。
[0085] 第 6の実施形態では、図 11 (a)に示すように、第 1の内部電極 13が形成された誘電 体層 9上には、ダミー引出し部 38が形成され、他方、図 11 (b)に示すように第 2の内 部電極 14が形成された誘電体層 9上には、ダミー引出し部 39が形成される。
[0086] ダミー引出し部 38および 39は、誘電体層 9の周縁部に位置される。ダミー引出し部 38は、複数の第 1の引出し部 17の各間に位置し、かつ第 2の外部端子電極 20に電 気的に接続される。他方、ダミー引出し部 39は、複数の第 2の引出し部 18の各間に 位置し、かつ第 1の外部電子電極 19に電気的に接続される。
[0087] 上述のように、ダミー引出し部 38および 39が形成されることによって、内部電極 13 および 14の厚みに起因してコンデンサ本体 8に生じ得る段差を抑制することができる とともに、外部端子電極 19および 20の、コンデンサ本体 8に対する接合強度を高め ることがでさる。 [0088] 図 12は、この発明の第 7の実施形態による積層コンデンサ Ifを説明するための図 4 に対応する図である。図 12において、図 4に示した要素に相当する要素には同様の 参照符号を付し、重複する説明は省略する。
[0089] 第 7の実施形態では、図 12 (a)に示すように、第 3の内部電極 15が形成された誘電 体層 9上には、ダミー引出し部 40が形成され、他方、図 12 (b)に示すように、第 4の 内部電極 16が形成された誘電体層 9上には、ダミー引出し部 41が形成される。
[0090] ダミー引出し部 40および 41は、誘電体層 9の短辺に沿って位置される。ダミー引出 し部 40は、コンデンサ本体 8の短辺側の側面 5および 7上に形成された第 2の外部端 子電極 20に電気的に接続される。他方、ダミー引出し部 41は、コンデンサ本体 8の 短辺側の側面 5および 7上に形成された第 1の外部端子電極 19に電気的に接続さ れる。
[0091] 上述したダミー引出し部 40および 41は、前述の図 11に示したダミー引出し部 38お よび 39と実質的に同様の作用効果を奏するものである。
[0092] なお、図 12に示した第 7の実施形態の変形例として、ダミー引出し部を、誘電体層 9の長辺に沿ってさらに位置させることも可能である。この場合においても、各ダミー 引出し部は、コンデンサ本体 8の長辺側の側面 4および 6上に形成された第 1および 第 2の外部端子電極 19および 20にそれぞれ電気的に接続される。
[0093] 図 13は、この発明の第 8の実施形態による積層コンデンサ lgを説明するための図 である。図 13には、図 3または図 4に示した要素と共通する要素が多く図示されてい るので、図 13において、図 3または図 4に示した要素に相当する要素には同様の参 照符号を付し、重複する説明は省略する。
[0094] 図 13には、コンデンサ本体 8に備える誘電体層 9のうち、内部電極が形成されない ものが図示されている。このような内部電極が形成されない誘電体層 9は、コンデン サ本体 8の積層方向における端部に位置されたり、第 1のコンデンサ部 11と第 2のコ ンデンサ部 12との境界部分に位置されたりする。
[0095] 第 8の実施形態では、図 13に示すように、内部電極が形成されない誘電体層 9の 周縁部に沿って、複数のダミー引出し部 42が形成される。ダミー引出し部 42は、外 部端子電極 19または 20に電気的に接続される。また、ダミー引出し部 42の寸法は、 前述したダミー引出し部 38〜41の各寸法と実質的に同等とされ、好ましくは、内部 電極 13〜16の各主要部と重なり合わないようにされる。
[0096] このようなダミー引出し部 42の作用効果についても、前述したダミー引出し部 38〜 41の場合と実質的に同様である。
[0097] 以上のダミー引出し部に関連する第 6のないし第 8の実施形態は、各々単独で実 施されてもよいが、好ましくは、 2つ以上の実施形態が組み合わされて実施され、最も 好ましくは、 3つの実施形態が組み合わされて実施される。
[0098] 図 14は、この発明の第 9の実施形態による積層コンデンサ lhを説明するための図 3に対応する図である。図 14において、図 3に示した要素に相当する要素には同様 の参照符号を付し、重複する説明は省略する。
[0099] 図 14 (a)および図 14 (b)には、それぞれ、図 3 (a)および図 3 (b)に示した第 1およ び第 2の内部電極 13および 14が示されている。他方、図 14 (c)には、ダミー内部電 極 45が示されている。ダミー内部電極 45は、この実施形態では、図 14 (b)に示した 第 2の内部電極 14と同じパターンを有している。すなわち、ダミー内部電極 45には、 コンデンサ本体 8の側面 4〜7にまで引き出される引出し部 46が形成され、引出し部 46は、第 2の外部端子電極 20に電気的に接続される。
[0100] 前述したように、第 1のコンデンサ部 11 (図 2参照）を構成するため、図 14 (a)に示し た第 1の内部電極 13と図 14 (b)に示した第 2の内部電極とが互いに対向するように 積層されるが、この実施形態では、上述の積層構造における、積層方向での端部お よび Zまたは途中において、第 2の内部電極 14と隣り合うように、少なくとも 1つのダミ 一内部電極 45が積層される。
[0101] 上述のように、ダミー内部電極 45を積層構造に含ませることによって、静電容量は 増加しないが、第 2の外部端子電極 20の、コンデンサ本体 8に対する接合強度を高 めることができる。したがって、この実施形態は、大きな静電容量を必要としないが、 誘電体層 9の積層数を確保しながら、外部端子電極 20の接合強度を確保した ヽ場 合において、有利に適用される。
[0102] 第 9の実施形態の変形例として、第 1の内部電極 13と同じパターンを有するダミー 内部電極が形成されてもょ ヽ。 [0103] 図 15は、この発明の第 10の実施形態による積層コンデンサ liを説明するための図 4に対応する図である。図 15において、図 4に示した要素に相当する要素には同様 の参照符号を付し、重複する説明は省略する。
[0104] 図 15 (a)および図 15 (b)には、それぞれ、図 4 (a)および図 4 (b)に示した第 3およ び第 4の内部電極 15および 16が示されている。図 15 (c)には、ダミー内部電極 49が 示されている。ダミー内部電極 49は、この実施形態では、図 15 (b)に示した第 4の内 部電極 16と同じパターンを有している。すなわち、ダミー内部電極 49には、コンデン サ本体 8の短辺側の側面 5および 7にまで引き出される引出し部 50が形成され、引出 し部 50は、第 2の外部端子電極 20に電気的に接続される。
[0105] 前述したように、第 2のコンデンサ部 12 (図 2参照）を構成するため、図 15 (a)に示し た第 3の内部電極 15と図 15 (b)に示した第 4の内部電極 16とが互いに対向するよう に積層されるとき、この積層構造における、積層方向での端部および Zまたは途中 において、第 4の内部電極 16と隣り合うように、少なくとも 1つのダミー内部電極 49が 積層される。上述したダミー内部電極 49の作用効果は、図 14 (c)に示したダミー内 部電極 45と実質的に同様である。
[0106] 第 10の実施形態の変形例として、第 3の内部電極 15と同じパターンを有するダミー 内部電極が形成されてもょ ヽ。
[0107] 図 16は、この発明の第 11の実施形態による積層コンデンサ ljを説明するための図 3に対応する図である。図 16において、図 3に示した要素に相当する要素には同様 の参照符号を付し、重複する説明は省略する。
[0108] 図 16 (a)および図 16 (b)には、それぞれ、図 3 (a)および図 3 (b)に示した第 1およ び第 2の内部電極 13および 14が示されている。他方、図 16 (c)には、ダミー内部電 極 53が示されている。ダミー内部電極 53は、この実施形態では、図 4 (b)に示した第 4の内部電極と同じパターンを有している。すなわち、ダミー内部電極 53には、コン デンサ本体 8の短辺側の側面 5および 7にまで引き出される引出し部 54が形成され、 引出し部 54は、第 2の外部端子電極 20に電気的に接続される。
[0109] 前述したように、第 1のコンデンサ部 11 (図 2参照）を構成するため、図 16 (a)に示し た第 1の内部電極 13と図 16 (b)に示した第 2の内部電極 14とが互いに対向するよう に積層されるとき、この積層構造における、積層方向での端部および Zまたは途中 において、第 2の内部電極 14と隣り合うように、少なくとも 1つのダミー内部電極 53が 積層される。
[0110] 上述のダミー内部電極 53の作用効果は、図 14および図 15にそれぞれ示したダミ 一内部電極 45および 49の場合と実質的に同様である。
[0111] 第 11の実施形態の変形例として、図 4 (a)に示した第 3の内部電極 15と同じパター ンを有するダミー内部電極が形成されてもょ 、。
[0112] 図 17は、この発明の第 12の実施形態による積層コンデンサ lkを説明するための 図 4に対応する図である。図 17において、図 4に示した要素に相当する要素には同 様の参照符号を付し、重複する説明は省略する。
[0113] 図 17 (a)および図 17 (b)には、それぞれ、図 4 (a)および図 4 (b)に示した第 3およ び第 4の内部電極 15および 16が示されている。他方、図 17 (c)には、ダミー内部電 極 57が示されている。ダミー内部電極 57は、図 3 (b)に示した第 2の内部電極 14と 同じパターンを有している。すなわち、ダミー内部電極 57には、コンデンサ本体 8の 側面 4〜7にまで引き出される引出し部 58が形成され、引出し部 58は、第 2の外部端 子電極 20に電気的に接続される。
[0114] 前述したように、第 2のコンデンサ部 12 (図 2参照）を構成するため、図 17 (a)に示し た第 3の内部電極 15と図 17 (b)に示した第 4の内部電極 16とが互いに対向するよう に積層されるとき、この積層構造における、積層方向での端部および Zまたは途中 において、第 4の内部電極 16と隣り合うように、少なくとも 1つのダミー内部電極 57が 積層される。
[0115] 上述のダミー内部電極 57の作用効果は、図 14ないし図 16にそれぞれ示したダミ 一内部電極 45、 49および 53の場合と実質的に同様である。
[0116] 第 12の実施形態の変形例として、図 3 (a)に示した第 1の内部電極 13と同じパター ンを有するダミー内部電極が形成されてもょ 、。
[0117] なお、上述の第 9ないし第 12の実施形態は、これらを適宜組み合わせて実施する ことができる。より具体的には、第 9および第 11の実施形態は、第 1のコンデンサ部 1
1に関するものであり、第 10および第 12の実施形態は、第 2のコンデンサ部 12に関 するものであるので、第 9および第 11の実施形態の各々は、第 10および第 12の実 施形態の各々と任意に組み合わせて実施することができる。
[0118] 図 18ないし図 21は、この発明の第 13の実施形態による積層コンデンサ 61を示し ている。
[0119] ここで、図 18は、積層コンデンサ 61の外観を示す斜視図であり、図 19は、積層コン デンサ 61における第 1および第 2のコンデンサ部 62および 63の配置状態を図解的 に示す側面図である。図 18および図 19には、実装面 64が図示されている。積層コ ンデンサ 61は、実装状態において、実装面 64と平行な方向に積層方向を有してい ることを特徴としている。
[0120] 積層コンデンサ 61は、相対向する 2つの主面 65および 66ならびにこれら主面 65 および 66間を連結する 4つの側面 67、 68、 69および 70を有する直方体状のコンデ ンサ本体 71を備えている。コンデンサ本体 71は、主面 65および 66の方向に延びる 、たとえば誘電体セラミック力もなる積層された複数の誘電体層 72 (図 20および図 2 1参照）をもって構成される積層構造を有して 、る。
[0121] コンデンサ本体 71は、図 19に示すように、第 1および第 2のコンデンサ部 62および 63を構成している。第 1のコンデンサ部 62と第 2のコンデンサ部 63とは、実装面 64 に平行な積層方向に並ぶように配置され、し力も、第 2のコンデンサ部 63が 2つの第 1のコンデンサ部 62によって挟まれるように配置されている。その結果、第 1のコンデ ンサ部 62は、コンデンサ本体 71における積層方向での両端に位置される。
[0122] 図 20は、第 1のコンデンサ部 62の内部構造を示す誘電体層 72の平面図であり、 ( a)は、第 1の内部電極 73が通る断面を示し、（b)は、第 2の内部電極 74が通る断面 を示している。他方、図 21は、第 2のコンデンサ部 63の内部構造を示す誘電体層 72 の平面図であり、（a)は、第 3の内部電極 75が通る断面を示し、（b)は、第 4の内部電 極 76が通る断面を示して!/、る。
[0123] 第 1のコンデンサ部 62においては、図 20に示す、少なくとも 1対の第 1および第 2の 内部電極 73および 74が、静電容量を形成するように所定の誘電体層 72を介して互 いに対向している。他方、第 2のコンデンサ部 63においては、図 21に示す、少なくと も 1対の第 3および第 4の内部電極 75および 76が、静電容量を形成するように所定 の誘電体層 72を介して互いに対向して!/、る。
[0124] 図 20 (a)に示すように、第 1の内部電極 73には、コンデンサ本体 71の相対向する 2 つの側面 67および 69にまでそれぞれ引き出される各 2つの第 1の引出し部 77が形 成されている。また、図 20 (b)に示すように、第 2の内部電極 74には、コンデンサ本 体 71の相対向する側面 67および 69にまでそれぞれ引き出される各 2つの第 2の引 出し部 78が形成されている。
[0125] コンデンサ本体 71の側面 67および 69の各々上には、第 1の引出し部 77にそれぞ れ電気的に接続される各 2つの第 1の外部端子電極 79、ならびに第 2の引出し部 78 にそれぞれ電気的に接続される各 2つの第 2の外部端子電極 80が形成されて 、る。 第 1および第 2の外部端子電極 79および 80は、図 18にその一部が示されているよう に、側面 67および 69の各々上から主面 65および 66の各々の一部上にまで延びる ように形成されている。また、第 1の外部端子電極 79と第 2の外部端子電極 80とは、 側面 67および 69の各々上において、交互に配置されている。
[0126] 図 21 (a)に示すように、第 3の内部電極 75には、コンデンサ本体 71の相対向する 側面 67および 69にまでそれぞれ引き出される各 1つの第 3の引出し部 81が形成さ れている。また、図 21 (b)に示すように、第 4の内部電極 76には、コンデンサ本体 71 の相対向する側面 67および 69にまでそれぞれ引き出される各 1つの第 4の引出し部 82が形成されている。
[0127] この実施形態では、第 3の引出し部 81は、前述した第 1の外部端子電極 79に電気 的に接続され、第 4の引出し部 82は、前述した第 2の外部端子電極 80に電気的に 接続されている。
[0128] 以上説明した第 13の実施形態においても、第 1の実施形態等の場合と同様、 1対 の第 3および第 4の内部電極 75および 76についての第 3および第 4の引出し部 81お よび 82の対の数力 1対の第 1および第 2の内部電極 73および 74についての第 1お よび第 2の引出し部 77および 78の対の数より少ない。すなわち、前者が 2であり、後 者が 4である。
[0129] また、第 13の実施形態では、各々 1つの第 3および第 4の内部電極 75および 76に ついての第 3および第 4の引出し部 81および 82の各々の数は、各々 1つの第 1およ び第 2の内部電極 73および 74についての第 1および第 2の引出し部 77および 78の 各々の数より少ない。すなわち、前者が 2つであり、後者力 つである。
[0130] そのため、第 1および第 2の内部電極 73および 74での電流の流れる方向を多様に することができ、磁束の相殺によって、第 1のコンデンサ部 62の ESLを、第 2のコンデ ンサ部 63の ESLよりも低くすることができる。他方、第 3および第 4の内部電極 75お よび 76にあっては、電流の流れる方向が少ないため、内部電極 73〜76の材料等の 他の条件が同じであれば、第 2のコンデンサ部 63の ESRを、第 1のコンデンサ部 62 の ESRよりも高くすることができる。
[0131] また、別の観点力も見れば、この第 13の実施形態においても、各々 1つの第 3およ び第 4の内部電極 75および 76についての第 3および第 4の引出し部 81および 82の 各々の数は、各々 1つの第 1および第 2の内部電極 73および 74についての第 1およ び第 2の引出し部 77および 78の各々の数より少ない。そのため、内部電極 73〜76 の材料等の他の条件が同じであれば、第 1のコンデンサ部 62の ESLを、第 2のコン デンサ部 63の ESLよりも低くすることができ、その結果、第 1のコンデンサ部 62の共 振周波数を、第 2のコンデンサ部 63の共振周波数よりも高くすることができる。
[0132] 他方、前述したように、第 3および第 4の引出し部 81および 82の各々の数力 第 1 および第 2の引出し部 77および 78の各々の数より少ないため、内部電極 73から 76 あるいは引出し部 77、 78、 81および 82が ESRに及ぼす影響が第 1のコンデンサ部 62と第 2のコンデンサ部 63とで変わらないとすれば、第 2のコンデンサ部 63に含まれ る 1組の第 3および第 4の内部電極 75および 76ならびにその間の誘電体層 72により 与えられる 1層あたりの ESRを、第 1のコンデンサ部 62に含まれる 1組の第 1および第 2の内部電極 73および 74ならびにその間の誘電体層 72により与えられる 1層あたり の ESRより高くすることができる。
[0133] このようなことから、積層コンデンサ 61の特性は、第 1の実施形態による積層コンデ ンサ 1の場合と同様、第 1のコンデンサ部 62による低 ESL特性と第 2のコンデンサ部 63による高 ESR特性とを複合した特性となる。したがって、積層コンデンサ 61によつ ても、低 ESL化および高 ESRィ匕の双方を実現することができる。
[0134] 図 22および図 23は、それぞれ、この発明の第 14および第 15の実施形態による積 層コンデンサ 61aおよび 61bを説明するための図 19に対応する図である。図 22およ び図 23において、図 19に示す要素に相当する要素には同様の参照符号を付し、重 複する説明は省略する。
[0135] 前述した第 13の実施形態による積層コンデンサ 61の場合には、実装面 64と直交 する方向に誘電体層 72ならびに内部電極 73〜76が延びるようにされて 、るので、 第 1の実施形態による積層コンデンサ 1の場合のように、実装面 64と内部電極との距 離が及ぼす ESLへの影響を考慮する必要がない。したがって、第 1および第 2のコン デンサ部 62および 63の配置に関して、図 19に示すような配置状態の他、図 22およ び図 23にそれぞれ示すような配置状態をも問題なく採用することができる。
[0136] 以上、この発明を図示した実施形態に関連して説明したが、この発明の範囲内に おいて、その他種々の変形例が可能である。
[0137] たとえば、内部電極に形成される引出し部の位置や数あるいは外部端子電極の位 置や数については、さらに種々に変更することができる。
[0138] また、コンデンサ本体における第 1および第 2のコンデンサ部の配置については、 後述する実験例力 もわ力るように、図示した実施形態での配置以外のものも可能で ある。
[0139] また、たとえば第 1の実施形態では、第 1および第 2の内部電極 13および 14が第 1 のコンデンサ部 11を構成するためだけに設けられ、かつ第 3および第 4の内部電極 1 5および 16が第 2のコンデンサ部 12を構成するためだけに設けられた力 第 1のコン デンサ部と第 2のコンデンサ部との境界部に位置する内部電極力 第 1および第 2の コンデンサ部の双方のための内部電極として、すなわち、第 1または第 2の内部電極 と第 3または第 4の内部電極とを兼ねる内部電極として設けられてもよ!/、。
[0140] また、たとえば第 1の実施形態において、第 1のコンデンサ部 11の共振周波数を第 2のコンデンサ部 12の共振周波数より高くするため、第 1および第 2の引出し部 17お よび 18の数 (あるいは対の数)を第 3および第 4の引出し部 21および 22の数 (あるい は対の数)より多くした力 このような方法に代えて、あるいはこのような方法に加えて 、内部電極 13〜16の材料、ノターンおよび Zまたは積層数の変更による方法を採 用してちょい。 [0141] また、たとえば第 1の実施形態では、第 2のコンデンサ部 12における 1層あたりの E SRを第 1のコンデンサ部 11における 1層あたりの ESRより高くするため、第 3および 第 4の引出し部 21および 22の数を第 1および第 2の引出し部 17および 18の数より少 なくしたが、このような方法に代えて、あるいはこのような方法にカ卩えて、第 3および Z または第 4の内部電極 15および/または 16の材料を比抵抗のより高いものにしたり 、第 3および Zまたは第 4の内部電極 15および Zまたは 16の厚みをより薄くしたり、 第 3および Zまたは第 4の引出し部 21および Zまたは 22の幅または厚みを小さくし たりする方法を採用してもよい。
[0142] 次に、この発明による効果を確認するために実施した実験例について説明する。
[0143] 1.実験例 1
この実験例では、周知のように、複数のセラミックグリーンシートを用意し、特定のセ ラミックグリーンシート上に、引出し部を有する内部電極を導電性ペーストの印刷によ つて形成し、内部電極が形成されたセラミックグリーンシートを含む複数のセラミックグ リーンシートを積層し、得られた積層体を焼成してコンデンサ本体を得、このコンデン サ本体の外表面上に外部端子電極を導電性ペーストの焼付けによって形成するとい う各工程を経て、表 1に示した各試料に係る積層コンデンサを作製した。
[0144] 各試料に係る積層コンデンサについて、コンデンサ本体の寸法は 2. Omm X 1. 25 mm X O. 5mmとし、内部電極の総積層数を 64とし、静電容量を 0. 68 Fとし、図 1 等に示した実施形態の場合と同様、外部端子電極の数を 14とした。また、内部電極 の厚みを 1 μ mとし、引出し部の厚みを 1 μ mとし、引出し部の幅を 150 μ mとした。
[0145] [表 1]
Figure imgf000029_0001
表 1において、「積層配置状態」の欄に示された A Eは、図 24の（A)〜（E)にそ れぞれ対応している。図 24には、第 1および第 2のコンデンサ部についての積層方 向での配置状態が示されている。なお、図 24において、参照符号「35」を付した部分 は、いずれの内部電極も形成されない外層部を示している。また、図 24において、図 示された積層構造物の各下面が実装面側に向 、て 、る。
[0147] 表 1の「第 1のコンデンサ部」の欄には、「内部電極パターン」、「積層数」、「第 1の引 出し部数」、「第 2の引出し部数」および「引出し部の対の数」が示され、「第 2のコンデ ンサ部」の欄には、「内部電極パターン」、「積層数」、「第 3の引出し部数」、「第 4の引 出し部数」および「引出し部の対の数」が示されて！/、る。
[0148] それぞれの「内部電極パターン」の欄には、各試料において採用された内部電極 パターンを図示する図面の番号が引用されている。なお、試料 11の「第 1のコンデン サ部」における「内部電極パターン」の欄に引用された「図 25」、試料 11の「第 2のコ ンデンサ部」における「内部電極パターン」の欄に引用された「図 26」、試料 12の「第 1のコンデンサ部」における「内部電極パターン」の欄に引用された「図 27」、試料 12 の「第 2のコンデンサ部」における「内部電極パターン」の欄に引用された「図 28」、な らびに試料 13の「第 2のコンデンサ部」における「内部電極パターン」の欄に引用され た「図 29」については、それぞれ、添付の図 25、図 26、図 27、図 28および図 29に 示すような内部電極パターンを採用したものである。
[0149] 図 25 (a)には、 7つの第 1の引出し部 17を有する第 1の内部電極 13が図示され、 図 25 (b)には、 2つの第 2の引出し部 18を有する第 2の内部電極 14が図示されてい る。
[0150] 図 26 (a)には、 2つの第 3の引出し部 21を有する第 3の内部電極 15が図示され、 図 26 (b)には、 7つの第 4の引出し部 22を有する第 4の内部電極 16が図示されてい る。
[0151] 図 27には、 2つの第 1の引出し部 17を有する第 1の内部電極 13と 2つの第 2の引出 し部 18を有する第 2の内部電極 14とが図示されている。図 27において、（1)〜（14) は、積層順序を示している。
[0152] 図 28には、 1つの第 3の引出し部 21を有する第 3の内部電極 15と 1つの第 4の引出 し部 22を有する第 4の内部電極 16とが図示されている。図 28において、（1)〜（14) は、積層順序を示している。
[0153] 図 29には、 1つの第 3の引出し部 21を有する第 3の内部電極 15と 1つの第 4の引出 し部 22を有する第 4の内部電極 16とが図示されるとともに、第 3および第 4の引出し 部 21および 22にそれぞれ電気的に接続される第 3および第 4の外部端子電極 31お よび 32が図示されている。図 29において、（1)〜（14)は、積層順序を示している。
[0154] 再び表 1を参照して、「積層数」は、「第 1のコンデンサ部」にあっては、第 1および第 2の内部電極の合計積層数を示し、「第 2のコンデンサ部」にあっては、第 3および第 4の内部電極の合計積層数を示している。また、「第 1のコンデンサ部」の「積層数」の 欄における「上」および「下」の表示は、図 24 (b)における「第 1のコンデンサ部（上）」 および「第 1のコンデンサ部（下）」にそれぞれ対応している。
[0155] また、「第 1のコンデンサ部」における「第 1の引出し部数」、「第 2の引出し部数」およ び「引出し部の対の数」は、それぞれ、 1つの第 1の内部電極についての引出し部の 数、 1つの第 2の内部電極についての引出し部の数、ならびに 1対の第 1および第 2 の内部電極にっ 、ての第 1および第 2の引出し部の対の数を示して 、る。
[0156] 他方、「第 2のコンデンサ部」における「第 3の引出し部数」、「第 4の引出し部数」お よび「引出し部の対の数」は、それぞれ、 1つの第 3の内部電極についての引出し部 の数、 1つの第 4の内部電極についての引出し部の数、ならびに 1対の第 3および第 4の内部電極にっ 、ての第 3および第 4の引出し部の対の数を示して 、る。
[0157] 表 1に示すような設計とされた試料 1〜13の各々について求められた「ESL値」お よび「ESR値」力 表 2に示されている。
[0158] [表 2]
Figure imgf000031_0001
[0159] 表 1および表 2において、試料番号に *を付したものは、この発明の範囲外の比較 例である。
[0160] 比較例としての試料 1では、表 1に示すように、高 ESRィ匕に寄与する第 2のコンデン サ部を備えないため、表 2に示すように、低 ESL化を図ることができるものの、高 ESR ィ匕を図ることができない。
[0161] 試料 1とは対照的な比較例としての試料 9では、表 1に示すように、低 ESL化に寄 与する第 1のコンデンサ部を備えないため、表 2に示すように、高 ESRィ匕を図ることが できるものの、低 ESL化を図ることができない。
[0162] また、比較例としての試料 11では、表 1に示すように、「第 2のコンデンサ部」におけ る「引出し部の対の数」力 「第 1のコンデンサ部」における「引出し部の対の数」と等し いため、第 1のコンデンサ部と第 2のコンデンサ部とが同じ構造になる。その結果、 ES L値については、本発明の実施例で引出し部数が最も少ない試料 12とほとんど変わ らない程度の 46pHの ESL値しか得られず、 ESR値については、本発明の実施例で 最も低い試料 2と同程度の 13. 3πι Ωしか得られていない。これは、以下の理由によ る。
[0163] まず、 ESLについては、第 1のコンデンサ部の引出し部の対の数が 2対であり、第 2 のコンデンサ部の引出し部の対の数も 2対であることにより、試料 12の ESL値と同程 度しか得られない。これは、第 1の引出し部数が 7でも、対の数としては 2対しかない ためである。
[0164] 一方、 ESRについては、第 1のコンデンサ部および第 2のコンデンサ部を構成する 内部電極の引出し部数が増えることから、 1層あたりの ESRは試料 13に比べて大きく 低下する。さらに、これらの積層によって ESRが並列に接続されることにより、さらに Ε SRが低下することになつた結果である。
[0165] 以上のように、第 1のコンデンサ部と第 2のコンデンサ部が同じ構造の場合は、効果 的に ESRを高くすることができない。
[0166] また、この高周波側の周波数特性の改善効果に加えて、この発明の範囲内にある 実施例としての試料 2〜： LOおよび 12では、表 1に示すように、第 1および第 2のコン デンサ部の双方を備え、かつ「第 2のコンデンサ部」における「引出し部の対の数」が 、「第 1のコンデンサ部」における「引出し部の対の数」より少ないため、表 2に示すよう に、低 ESL化および高 ESRィ匕の双方が図られて!/、る。
[0167] また、試料 2〜9については、 ESL値は試料 1とほぼ同程度の値が得られている。こ れは、高周波域においては、実装面側に電界が集中し、図 2に示す破線の矢印 28 のようなループでの特性が最も影響されるようになり、引出し部数の多い第 1のコンデ ンサ部が実装面側に積層配置されている試料 2〜9では、第 1のコンデンサ部の低い ESLの値が支配的になった結果である。
[0168] これに対して、実装面側に第 2のコンデンサ部が配置された試料 10においては、試 料 2〜9と比較すると、 ESL値が高くなつている。なお、試料 10の構成でも、試料 13と 比較した場合、第 1のコンデンサ部が存在する分、 ESL値を低くすることができている
[0169] また、同じ積層配置状態で第 1のコンデンサ部の積層数を変化させた試料 2〜5で は、 ESL値はほぼ同程度であることから、 ESL値に対する、第 1のコンデンサ部の積 層数による影響は少ないことがわかる。これは、試料 2〜5と異なる積層配置状態の 試料 6〜9でも同様である。
[0170] 一方、 ESR値については、積層コンデンサ全体の全体積層数に対する第 2のコン デンサ部の積層数が増加するほど、 ESR値は高くなつている。また、第 2のコンデン サ部の積層数が同じ試料 5、試料 9、試料 10および試料 12を比較すると、第 3および 第 4の引出し部数が 2である試料 5に対して、第 3および第 4の引出し部数が 1である 試料 9、試料 10および試料 12の方力 ESR値は高くなつている。また、試料 9および 試料 10では、試料 13よりも ESR値が高くなつている。これは、第 1のコンデンサ部の ESR値と第 2のコンデンサ部の ESR値とがともに試料 13の ESR値よりも高くなつた結 果、第 1のコンデンサ部と第 2のコンデンサ部とでは共振周波数が異なることによって 、積層コンデンサの ESR値としても、試料 13の ESR値よりも高くなるためである。
[0171] 試料 9および 10間で比較すると、ほぼ同じ程度の ESR値であり、積層配置状態が 異なっても、第 2のコンデンサ部の積層数が同じであれば、 ESR値はほとんど変化し な 、傾向にあることがわかる。
[0172] 2.実験例 2 この実験例では、実験例 1の場合と同様の工程を経て、表 3に示した各試料に係る 積層コンデンサを作製した。
[0173] 各試料に係る積層コンデンサについて、実験例 1の場合と同様、コンデンサ本体の 寸法は 2. Omm X I. 25mm X O. 5mmとし、内部電極の総積層数を 64とし、静電容 量を 0. 68 Fとし、図 1等に示した実施形態の場合と同様、外部端子電極の数を 14 とした。また、内部電極の厚みを 1 μ mとし、引出し部の厚みを 1 μ mとし、引出し部の 幅を 100 μ mとした。
[0174] [表 3]
試料 積層 第 1のコンデンサ部 第 2のコンデンサ部 第 1の 第 2の 第 3の 第 4の 番号 配 ¾ 内部電極 積層数 共振周波数 1層あたり内部電極積層数共振周波数 1層あたり 引出し 引出し 引出し 引出し 状態 パターン ESR パターン ESR 部数 部数 部数 部数
[MHz] [mQ] [MHz] [mQ]
*21 A 図 3 64 32.8 164 _ ― ― ― 7 7 一 一
22 B 図 3 上 20 下 20 38.1 163 図 4 24 26.9 577 7 7 2 2
23 B 図 3 上 10 下 10 54.6 170 図 4 44 19.7 562 7 7 2 2
24 B 図 3 上 6 下 6 71.7 162 図 4 52 18.1 571 7 7 2 2
25 B 図 3 上 4 下 4 89.9 163 図 4 56 17.4 574 7 7 2 2
26 C 図 3 32 42J 158 図 7 32 23.2 1140 7 7 1 1
27 C 図 3 8 89.9 165 図 7 56 17.4 1151 7 7 1 1
28 D 図 3 8 89.5 161 図 7 56 16.4 1150 7 7 1 1
*29 E 一 ― 一 一 図 29 64 16 1155 一 一 1 1
[0175] 表 3において、「積層配置状態」の欄に示された A〜Eは、前述した図 24の（A)〜（
E)にそれぞれ対応している。
[0176] 表 3の「第 1のコンデンサ部」および「第 2のコンデンサ部」の各欄には、「内部電極 ノ《ターン」、「積層数」、「共振周波数」および「1層あたり ESR」が示されている。
[0177] ここで、コンデンサの ESRは、電極 1層あたりの抵抗を R、積層数を Nとしたとき、以 下の式で表すことができる。
コンデンサの ESR = R (4N— 2) /N2
本件では、第 1のコンデンサ部全体の ESRをコンデンサの ESRとして逆算して、電極 1層あたりの抵抗 Rを算出し、この Rの値を上記数式に代入し、かつ N = 2 (コンデン サ 1層は内部電極 2枚が対向して形成される。）を上記数式に代入することにより、「1 層あたり ESR」を算出している。
[0178] それぞれの「内部電極パターン」の欄には、各試料において採用された内部電極 パターンを図示する図面の番号が引用されている。
[0179] 再び表 3を参照して、「積層数」は、「第 1のコンデンサ部」にあっては、第 1および第 2の内部電極の合計積層数を示し、「第 2のコンデンサ部」にあっては、第 3および第 4の内部電極の合計積層数を示している。また、「第 1のコンデンサ部」の「積層数」の 欄における「上」および「下」の表示は、図 24 (b)における「第 1のコンデンサ部（上）」 および「第 1のコンデンサ部（下）」にそれぞれ対応している。
[0180] また、「第 1の引出し部数」、「第 2の引出し部数」、「第 3の引出し部数」および「第 4 の引出し部数」は、それぞれ、各々 1つの対応の内部電極についての引出し部の数 を示している。
[0181] 表 3に示すような設計とされた試料 21〜29の各々について求められた「ESL値」お よび「ESR値」力 表 4に示されている。
[0182] [表 4]
Figure imgf000037_0001
[0183] 表 3および表 4において、試料番号に *を付したものは、この発明の範囲外の比較 例である。
[0184] 比較例としての試料 21では、表 3に示すように、高 ESRィ匕に寄与する第 2のコンデ ンサ部を備えないため、表 4に示すように、低 ESLィ匕を図ることができるものの、高 ES
Rィ匕を図ることができない。
[0185] もう 1つの比較例としての試料 29では、表 3に示すように、低 ESL化に寄与する第 1 のコンデンサ部を備えないため、表 4に示すように、高 ESRィ匕を図ることができるもの の、低 ESL化を図ることができない。
[0186] これらに対して、この発明の範囲内にある実施例としての試料 22〜28では、表 3に 示すように、第 1および第 2のコンデンサ部の双方を備えているので、表 4に示すよう に、低 ESL化および高 ESRィ匕の双方が図られて!/、る。
[0187] また、試料 22〜27については、 ESL値は試料 21とほぼ同程度の値が得られてい る。これは、高周波域においては、実装面側に電界が集中し、図 2に示す破線の矢 印 28のようなループでの特性が最も影響されるようになり、引出し部数の多い第 1の コンデンサ部が実装面側に積層配置されている試料 22〜27では、第 1のコンデンサ 部の低い ESLの値が支配的になった結果である。
[0188] これに対して、実装面側に第 2のコンデンサ部が配置された試料 28においては、試 料 22〜27と比較すると、 ESL値が高くなつている。なお、試料 28の構成でも、試料 2
9と比較した場合、第 1のコンデンサ部が存在する分、 ESL値を低くすることができて いる。 [0189] また、同じ積層配置状態で第 1のコンデンサ部の積層数を変化させた試料 22〜25 では、 ESL値はほぼ同程度であることから、 ESL値に対する、第 1のコンデンサ部の 積層数による影響は少な 、ことがわかる。
[0190] 一方、 ESR値については、積層コンデンサ全体の全体積層数に対する第 2のコン デンサ部の積層数が増加するほど、 ESR値は高くなつている。また、第 2のコンデン サ部の積層数が同じ試料 25、試料 27および試料 28を比較すると、第 3および第 4の 引出し部数が 2である試料 25に対して、第 3および第 4の引出し部数が 1である試料 27および試料 28の方力 ESR値は高くなつている。また、試料 27および試料 28で は、試料 29よりも ESR値が高くなつている。これは、第 1のコンデンサ部の ESR値と 第 2のコンデンサ部の ESR値とがともに試料 29の ESR値よりも高くなつた結果、第 1 のコンデンサ部と第 2のコンデンサ部とでは共振周波数が異なることによって、積層コ ンデンサの ESR値としても、試料 29の ESR値よりも高くなるためである。
[0191] 試料 27および 28間で比較すると、ほぼ同じ程度の ESR値であり、積層配置状態が 異なっても、第 2のコンデンサ部の積層数が同じであれば、 ESR値はほとんど変化し な 、傾向にあることがわかる。
[0192] また、試料 22〜28間で比較すると、第 1および第 2のコンデンサ部において、積層 数が多くなるほど、共振周波数が低下する傾向にある。また、試料 25、試料 27およ び試料 28の第 1のコンデンサ部の共振周波数力も明らかなように、積層配置状態が 異なっても、積層枚数が同じであれば、共振周波数はほとんど変わらない。
[0193] さらに、試料 22〜27では、第 1のコンデンサ部の共振周波数は、第 2のコンデンサ 部の共振周波数よりも高くなるように設定されている。たとえば、試料 22においては、 第 1のコンデンサ部については総積層数力 S40で共振周波数が 38MHzであり、第 2 のコンデンサ部については積層数が 24で共振周波数が 26MHzとなっている。第 2 のコンデンサ部の方力 積層数が少ないにもかかわらず、第 1のコンデンサ部よりも 共振周波数が低くなつているのは、引出し部数が異なるためである。この試料 22に おいて、さらに第 1のコンデンサ部の積層数を増やして第 2のコンデンサ部の積層数 を減らした場合、両者の共振周波数差は小さくなり、さらには同じ共振周波数となる。 このとき、第 1のコンデンサ部と第 2のコンデンサ部の共振周波数が重なった場合、両 者の ESRは並列と見なせるため、 ESRが低下することになる。したがって、所望の高 さの ESRを得ることができな!/、。
[0194] このようなことから、第 1のコンデンサ部の共振周波数は、第 2のコンデンサ部の共 振周波数より高く設定する必要がある。
[0195] 図 30には、表 3および表 4に示した実施例としての試料 25と比較例としての試料 2
1および 29の各々についての周波数 インピーダンス特性が示されている。
[0196] 図 30を参照して、試料 21では、表 4に示すように、 ESL値の低下に伴って、 ESR 値も低下して 、るため、インピーダンス特性が急峻になって 、る。
[0197] 他方、試料 29では、表 4に示すように、 ESR値を高くすることができるものの、それ に伴って、 ESL値が高くなるため、高周波側のインピーダンス特性が劣化している。
[0198] これらに対して、試料 25によれば、表 4に示すように、低 ESL化および高 ESRィ匕を 図ることができ、高周波側に至るまで優れたインピーダンス特性を得ることができる。

Claims

請求の範囲
[1] 積層された複数の誘電体層をもって構成される積層構造を有するコンデンサ本体 を備え、
前記コンデンサ本体は、第 1および第 2のコンデンサ部を構成していて、 前記第 1のコンデンサ部は、静電容量を形成するように所定の前記誘電体層を介し て互いに対向する少なくとも 1対の第 1および第 2の内部電極を含み、
前記第 1の内部電極には、前記コンデンサ本体の外表面にまで引き出される複数 の第 1の引出し部が形成され、かつ、前記第 2の内部電極には、前記コンデンサ本体 の外表面にまで引き出される複数の第 2の引出し部が形成され、
前記第 2のコンデンサ部は、静電容量を形成するように所定の前記誘電体層を介し て互いに対向する少なくとも 1対の第 3および第 4の内部電極を含み、
前記第 3の内部電極には、前記コンデンサ本体の外表面にまで引き出される少なく とも 1つの第 3の引出し部が形成され、かつ、前記第 4の内部電極には、前記コンデ ンサ本体の外表面にまで引き出される少なくとも 1つの第 4の引出し部が形成され、 前記コンデンサ本体の外表面上には、前記第 1、第 2、第 3および第 4の引出し部に それぞれ電気的に接続される第 1、第 2、第 3および第 4の外部端子電極が形成され
1対の前記第 3および第 4の内部電極についての前記第 3および第 4の引出し部の 対の数は、 1対の前記第 1および第 2の内部電極についての前記第 1および第 2の引 出し部の対の数より少な 、、
積層コンデンサ。
[2] 各々 1つの前記第 3および第 4の内部電極についての前記第 3および第 4の引出し 部の少なくとも一方の数は、各々 1つの前記第 1および第 2の内部電極についての前 記第 1および第 2の引出し部の各々の数より少ない、請求項 1に記載の積層コンデン サ。
[3] 前記第 3および第 4の内部電極のいずれか一方は、前記第 1および第 2の内部電 極のいずれか一方と同じパターンを有する、請求項 2に記載の積層コンデンサ。
[4] 各々 1つの前記第 3および第 4の内部電極についての前記第 3および第 4の引出し 部の各々の数は、各々 1つの前記第 1および第 2の内部電極についての前記第 1お よび第 2の引出し部の各々の数より少ない、請求項 1に記載の積層コンデンサ。
[5] 積層された複数の誘電体層をもって構成される積層構造を有するコンデンサ本体 を備え、
前記コンデンサ本体は、第 1および第 2のコンデンサ部を構成していて、 前記第 1のコンデンサ部は、静電容量を形成するように所定の前記誘電体層を介し て互いに対向する少なくとも 1対の第 1および第 2の内部電極を含み、
前記第 1の内部電極には、前記コンデンサ本体の外表面にまで引き出される複数 の第 1の引出し部が形成され、かつ、前記第 2の内部電極には、前記コンデンサ本体 の外表面にまで引き出される複数の第 2の引出し部が形成され、
前記第 2のコンデンサ部は、静電容量を形成するように所定の前記誘電体層を介し て互いに対向する少なくとも 1対の第 3および第 4の内部電極を含み、
前記第 3の内部電極には、前記コンデンサ本体の外表面にまで引き出される少なく とも 1つの第 3の引出し部が形成され、かつ、前記第 4の内部電極には、前記コンデ ンサ本体の外表面にまで引き出される少なくとも 1つの第 4の引出し部が形成され、 前記コンデンサ本体の外表面上には、前記第 1、第 2、第 3および第 4の引出し部に それぞれ電気的に接続される第 1、第 2、第 3および第 4の外部端子電極が形成され 前記第 1のコンデンサ部の共振周波数は、前記第 2のコンデンサ部の共振周波数 より高ぐかつ、
前記第 2のコンデンサ部に含まれる 1組の前記第 3および第 4の内部電極ならびに その間の前記誘電体層により与えられる 1層あたりの等価直列抵抗は、前記第 1のコ ンデンサ部に含まれる 1組の前記第 1および第 2の内部電極ならびにその間の前記 誘電体層により与えられる 1層あたりの等価直列抵抗より高くされている、
積層コンデンサ。
[6] 前記第 3および第 4の内部電極のいずれか一方は、前記第 1および第 2の内部電 極のいずれか一方と同じパターンを有する、請求項 6に記載の積層コンデンサ。
[7] 前記第 1および第 2の外部端子電極の少なくとも一方は、前記第 3および第 4の外 部端子電極の少なくとも一方と共通である、請求項 1ないし 6のいずれかに記載の積 層コンデンサ。
[8] 前記第 1および第 2の外部端子電極は、交互に配置される、請求項 1ないし 6のい ずれかに記載の積層コンデンサ。
[9] 前記コンデンサ本体において、前記第 1のコンデンサ部と前記第 2のコンデンサ部 とは積層方向に並ぶように配置されるとともに、前記第 1のコンデンサ部が積層方向 での少なくとも一方端に位置される、請求項 1ないし 6のいずれかに記載の積層コン デンサ。
[10] 前記コンデンサ本体において、前記第 2のコンデンサ部が 2つの前記第 1のコンデ ンサ部によって積層方向に挟まれるように配置される、請求項 9に記載の積層コンデ ンサ。
[11] 請求項 9に記載の積層コンデンサが所定の実装面上に実装された構造であって、 前記第 1のコンデンサ部が前記実装面により近!、側に位置するように前記コンデンサ 本体を向けた状態で、前記積層コンデンサが実装される、積層コンデンサの実装構 造。
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