JP2018011090A - 積層キャパシター、積層キャパシターが実装された基板 - Google Patents

Abstract

【課題】本発明は、積層キャパシターに関する。【解決手段】本発明の実施形態による積層キャパシターは、より簡素な構造で強誘電体による振動を抑制するために、誘電体層と内部電極とが交互積層されて形成された素体と、前記素体の両端部に備えられた外部端子と、を含み、前記素体の上段部（Ｕ）及び下段部（Ｌ）に位置する誘電体層は常誘電体からなり、前記素体の中央部（Ｃ）に位置する誘電体層は強誘電体からなる積層キャパシターを提示する。【選択図】図１

Description

本発明は、積層キャパシターに関し、より詳しくは、振動防止手段が備えられた積層キャパシターに関する。

一般的に、積層型セラミックキャパシター（Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ：ＭＬＣＣ）は、移動通信端末機、ノートブック、コンピュータ、個人携帯用端末機（ＰＤＡ）などの多様な電子製品の印刷回路基板に装着されて電気を充電または放電させる重要な役割をするチップ形態のコンデンサーであり、その使用用途及び容量によって多様な大きさ及び積層形態を有している。

一般的に、積層型セラミックキャパシターは、複数の誘電体層の間に内部電極が交互積層された構造を有する。

このような積層型セラミックキャパシターは、小型化が可能で且つ高容量が保障され、実装が容易であるという長所のため多様な電子装置の部品として広く使われる。

積層型セラミックキャパシターの素体を形成するセラミック材料として誘電率が比較的高いチタン酸バリウムなどの強誘電体材料が一般的に利用されている。このような強誘電体材料は、圧電性及び電歪性を有するため、このような強誘電体材料に電界が加えられる時、応力及び機械的変形が振動に現れ、積層セラミックキャパシターの端子電極から基板側にこのような振動が伝達される。

すなわち、積層セラミックキャパシターに交流電圧が加えられた場合には、積層セラミックキャパシターの素子本体にＸ、Ｙ、Ｚの各方向に沿って応力（Ｆｘ、Ｆｙ、Ｆｚ）が発生し、それにより振動が発生するようになる。この振動が端子電極から基板に伝達され、この基板全体が音響放射面となり、雑音となる振動音を発生させるようになる。

このような振動音のうち可聴周波数帯域（２０〜２００００Ｈｚ）の振動音が問題になっているため、これに対する解決策が必要になった。

最近、前記のような振動音による問題点を解決するために、積層セラミックキャパシターの外部端子の弾性的変形によって振動を防止する技術が紹介されている。

その他、特許文献１に開示されているように、圧電及び電歪により発生する振動の電波を抑制して雑音の発生を低減するようにする別の部品を導入する技術、基板の振動を抑制するために実装された積層型セラミックキャパシターの周辺に基板ホールを形成する技術など、多様な技術が紹介されているが、これは別の工程を必要とし、また、工程の複雑性に比べて十分の振動防止効果が得られなくて、より簡素な構造で振動を防止することができる技術が切実に要求されている実情である。

韓国公開特許第１０−２０１０−００６６０８０号公報

本発明は、より簡素な構造で強誘電体の圧電性による振動を抑制し、別の工程なしに工程の複雑性を減らし、したがって、生産性向上と共に低コストで製造可能な積層キャパシターを提供することを目的とする。

前記のような目的を達成するために導き出された本発明は、誘電体層と内部電極とが交互積層されて形成された素体と、前記素体の両端部に備えられた外部端子と、を含み、前記素体の上段部（Ｕ）及び下段部（Ｌ）に位置する誘電体層は常誘電体からなり、前記素体の中央部（Ｃ）に位置する誘電体層は強誘電体からなる、積層キャパシターを提供する。

また、前記強誘電体は、チタン酸バリウム（ＢａＴｉＯ_３）系セラミック、Ｐｂ系複合ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）系セラミックまたはチタン酸ストロンチウム（ＳｒＴｉＯ_３）系セラミックからなる群から選択されるいずれか一つまたは二つ以上の混合物である、積層キャパシターを提供する。

また、前記常誘電体は、ジルコン酸カルシウム（ＣａＺｒＯ_３）系セラミック、ジルコン酸バリウム（ＢａＺｒＯ_３）系セラミック、ジルコン酸ストロンチウム（ＳｒＺｒＯ_３）系セラミックからなる群から選択されるいずれか一つまたは二つ以上の混合物である、積層キャパシターを提供する。

また、前記素体の上段部（Ｕ）の厚さ（Ｔ_{ＵＰＰＥＲ}）、下段部（Ｌ）の厚さ（Ｔ_{ＬＯＷＥＲ}）、及び中央部（Ｃ）の厚さ（Ｔ_{ＣＥＮＴＥＲ}）の関係は、下記式

を満たす、積層キャパシターを提供する。

また、前記素体の上段部（Ｕ）は、常誘電体のみで構成されたマージン層（Ｍ１１）を含む、積層キャパシターを提供する。

また、前記素体の下段部（Ｌ）は、常誘電体のみで構成されたマージン層（Ｍ１２）を含む、積層キャパシターを提供する。

また、前記素体の上段部（Ｕ）は、常誘電体のみで構成されたマージン層（Ｍ１１）を含み、前記素体の下段部（Ｌ）は、常誘電体のみで構成されたマージン層（Ｍ１２）を含む、積層キャパシターを提供する。

また、前記マージン層（Ｍ１１）または前記マージン層（Ｍ１２）は、常誘電体からなる誘電体層が複数個積層されて形成される、積層キャパシターを提供する。

前記のような目的を達成するために導き出された本発明は、積層キャパシターの基板実装構造において、前記積層キャパシターは、誘電体層と内部電極とが交互積層されて形成された素体と、前記素体の両端部に備えられた外部端子と、を含み、前記素体の上段部（Ｕ）及び下段部（Ｌ）に位置する誘電体層は常誘電体からなり、前記素体の中央部（Ｃ）に位置する誘電体層は強誘電体からなり、前記外部端子は、導電材を媒介にして前記基板内に備えられたランドと導電接続する、積層キャパシター実装基板を提供する。

また、前記素体の下段部（Ｌ）の厚さ（Ｔ_{ＬＯＷＥＲ}）と前記導電材の高さ（Ｈ_{ＳＯＬＤＥＲ}）との関係は、下記式

を満たす、積層キャパシター実装基板を提供する。

前記のような目的を達成するために導き出された本発明は、強誘電体からなる誘電体層と内部電極とが交互積層されて形成された容量部（Ｃ）と、前記容量部（Ｃ）の上下部に位置し、常誘電体からなるマージン部（Ｍ２１、Ｍ２２）と、前記容量部（Ｃ）及びマージン部（Ｍ２１、Ｍ２２）で構成される素体の両端部に備えられた外部端子と、を含む積層キャパシターを提供する。

また、前記強誘電体は、チタン酸バリウム（ＢａＴｉＯ_３）系セラミック、Ｐｂ系複合ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）系セラミックまたはチタン酸ストロンチウム（ＳｒＴｉＯ_３）系セラミックからなる群から選択されるいずれか一つまたは二つ以上の混合物である、積層キャパシターを提供する。

また、前記常誘電体は、ジルコン酸カルシウム（ＣａＺｒＯ_３）系セラミック、ジルコン酸バリウム（ＢａＺｒＯ_３）系セラミック、ジルコン酸ストロンチウム（ＳｒＺｒＯ_３）系セラミックからなる群から選択されるいずれか一つまたは二つ以上の混合物である、積層キャパシターを提供する。

また、前記マージン部（Ｍ２１）の厚さ（Ｔ_{ＭＡＲＧＩＮ２１}）、マージン部（Ｍ２２）の厚さ（Ｔ_{ＭＡＲＧＩＮ２２}）、及び前記容量部（Ｃ）の厚さ（Ｔ_{ＣＡＰＡＣＩＴＹ}）の関係は、下記式

を満たす、積層キャパシターを提供する。

前記のような目的を達成するために導き出された本発明は、積層キャパシターの基板実装構造において、前記積層キャパシターは、強誘電体からなる誘電体層と内部電極とが交互積層されて形成された容量部（Ｃ）と、前記容量部（Ｃ）の上下部に位置し、常誘電体からなるマージン部（Ｍ２１、Ｍ２２）と、前記容量部（Ｃ）及びマージン部（Ｍ２１、Ｍ２２）で構成される素体の両端部に備えられた外部端子と、を含み、前記外部端子は、導電材を媒介にして前記基板内に備えられたランドと導電接続する、積層キャパシター実装基板を提供する。

また、前記マージン部（Ｍ２２）の厚さ（Ｔ_{ＭＡＲＧＩＮ２２}）と前記導電材の高さ（Ｈ_{ＳＯＬＤＥＲ}）との関係は、下記式

を満たす、積層キャパシター実装基板を提供する。

本発明による積層キャパシターによると、より簡素な構造で強誘電体の圧電性による振動を抑制することができるため、製品の生産性を向上させることができ、また、製造単価を節減することができる。

本発明による積層キャパシターの断面図である。 本発明の積層キャパシターが基板に実装された状態の断面図である。 本発明の積層キャパシターが実装された基板の平面図である。 本発明の第２実施形態による積層キャパシターの断面図である。 本発明の第３実施形態による積層キャパシターの断面図である。

本発明の利点及び特徴、それらを達成する技術は、添付図面と共に詳細に後述されている実施形態を参照すると明らかになるであろう。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態に具現されることができる。本実施形態は、本発明の開示が完全になるようにし、本発明が属する技術分野において通常の知識を有する者に発明の範疇を完全に知らせるために提供されることができる。明細書の全文における同一の参照符号は、同一の構成要素を示す。

本明細書で使われている用語は、実施形態を説明するためのものであり、本発明を制限するためのものではない。本明細書で、単数形は文章で特別に言及しない限り複数形も含む。明細書で使われている‘含む（ｃｏｍｐｒｉｓｅ）’及び／または‘含んでいる（ｃｏｍｐｒｉｓｉｎｇ）’は、言及された構成要素、段階、動作及び素子は一つ以上の他の構成要素、段階、動作及び素子の存在または追加を排除しない。

以下、添付図面を参照して本発明の構成及び作用効果をさらに詳細に説明する。

図１は、本発明による積層キャパシターの断面図である。付加的に、図面の構成要素は、必ずしも縮尺によって表示されたものではなく、例えば、本発明の理解を容易にするために、図面の一部構成要素の大きさは、他の構成要素に比べて誇張されることができる。

図１を参照すると、本発明による積層キャパシター１００は、誘電体層と内部電極１１１とが交互積層されて形成された素体１１０と、前記素体１１０の両端部に備えられた外部端子１２０を含むことができる。

前記素体１１０は、一面に前記内部電極１１１が印刷された複数個の誘電体層が積層、加圧された後に焼結されて形成されることができ、隣接する誘電体層の間はその境界を区別することができない程度に一体化されている。これにより、図面でもそれぞれの誘電体層の区別なしに一体で示した。

前記内部電極１１１は、金属ペーストを焼結させた金属薄膜からなり、金属ペーストとしては、例えば、Ｎｉ、Ｐｄ、Ａｇ−Ｐｄ、Ｃｕのような金属材料を主成分とするものが使われている。

前記内部電極１１１は、第１内部電極と第２内部電極で構成され、第１内部電極と第２内部電極は、誘電体層により層間絶縁された状態に交互配列される。この時、前記各内部電極１１１の側面は、前記素体１１０の外部に露出されて前記外部端子１２０と接合される。例えば、第１内部電極は、前記一対の外部端子１２０のうちいずれか一側の外部端子１２０と接合されて（＋）極性が付与されることができ、第２内部電極は、残りの他側の外部端子１２０と接合されて（−）極性が付与されることができる。もちろん、第１内部電極に（−）極性が付与され、第２内部電極に（＋）極性が付与されることができる。

前記外部端子１２０は、Ｃｕ、Ｎｉなどのような金属材料により形成され、表面にはハンダ湿潤性を良くするためにハンダメッキが実施されている。

一般的に、積層キャパシターの本体、すなわち、誘電体層を構成するセラミック材質には誘電率の高い強誘電体が利用されるが、本発明では強誘電体の圧電性による振動を抑制するために、前記素体１１０の上段部（Ｕ）及び下段部（Ｌ）に位置する誘電体層の材質を常誘電体にし、前記素体１１０の中央部（Ｃ）に位置する誘電体を強誘電体にすることを特徴とする。

具体的に、強誘電体には、チタン酸バリウム（ＢａＴｉＯ_３）系セラミック、Ｐｂ系複合ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）系セラミックまたはチタン酸ストロンチウム（ＳｒＴｉＯ_３）系セラミックからなる群から選択されるいずれか一つまたは二つ以上の混合物を使用することができ、常誘電体には、ジルコン酸カルシウム（ＣａＺｒＯ_３）系セラミック、ジルコン酸バリウム（ＢａＺｒＯ_３）系セラミック、ジルコン酸ストロンチウム（ＳｒＺｒＯ_３）系セラミックからなる群から選択されるいずれか一つまたは二つ以上の混合物を使用することができる。

この時、製造過程で前記素体１１０の上段部（Ｕ）及び下段部（Ｌ）、及び中央部（Ｃ）の誘電体層は、共に積層されて同時焼成されるため、前述した材料のうち焼成温度が類似する材料を使用することが好ましい。

図２は、本発明の積層キャパシター１００が基板に実装された状態の断面図であり、図３は、本発明の積層キャパシター１００が実装された基板の平面図であり、本発明の積層キャパシター１００は、前記外部端子１２０が基板２００内に形成されたランド２１０と導電接続することによって前記基板２００に実装されることができる。

ここで、前記基板２００は、多層回路基板、単層両面プリント基板などが使われることができ、特別に種類の制限はなく、外層には基板２００を保護するレジスト層が形成されることができる。

前記ランド２１０は、前記基板２００の外層に形成され、前記ランド２１０の形成部位のレジスト層が開口されてその表面の一部が外部に露出されている。このように露出された前記ランド２１０に導電材２２０が塗布され、前記ランド２１０と前記外部端子１２０が電気的に連結される。

前記導電材２２０は、電気が導通する材料であれば特別な制限はなく、一般的にハンダ（ＳＯＬＤＥＲ）タイプが使われる。

図３に示すように、前記ランド２１０は、前記外部端子１２０と対応されるように一対で構成され、前記外部端子１２０と同じ間隔で前記基板２００に配置されることができる。これにより、本発明の積層キャパシター１００は、前記基板２００に水平方向に実装され、前記内部電極１１１と前記基板２００は平行状態となる。

このような実装構造において、強誘電体の圧電性による振動は、前記素体１１０の中央部分で最大となるが、本発明の積層キャパシター１００は、前記素体１１０の上段部（Ｕ）及び下段部（Ｌ）を圧電特性のない常誘電体で構成することによってこれを抑制することができる。

ここで、前記素体１１０の上段部（Ｕ）の厚さ（Ｔ_{ＵＰＰＥＲ}）、下段部（Ｌ）の厚さ（Ｔ_{ＬＯＷＥＲ}）、及び中央部（Ｃ）の厚さ（Ｔ_{ＣＥＮＴＥＲ}）の関係は、下記式１を満たすことが好ましい。

（式１）

前記数値範囲内で厚さ（Ｔ_{ＵＰＰＥＲ}）と厚さ（Ｔ_{ＬＯＷＥＲ}）の和が厚さ（Ｔ_{ＣＥＮＴＥＲ}）に比べて相対的に大きい場合、常誘電体による振動抑制効果は増加されることができるが、あまりにも大きい場合、前記素体１１０内の強誘電体の比率がそれほど小さくなってキャパシター容量が小さくなることができる。したがって、厚さ（Ｔ_{ＵＰＰＥＲ}）と厚さ（Ｔ_{ＬＯＷＥＲ}）、及び厚さ（Ｔ_{ＣＥＮＴＥＲ}）の関係は、前記数値範囲内で適切な値を有することが重要である。ただし、前記数値範囲は、本発明の効果が具現されることができる最適の値を限定するための範囲であるため、本発明が追求する目的に適すると、前記数値範囲を少し外れても許容されることができることは当業者の立場では当然である。

一方、前記導電材２２０は、積層キャパシター１００と基板２００との間の振動媒介体としての役割をするため、本発明のように、前記積層キャパシター１００が前記基板２００に水平実装される場合、前記導電材２２０の高さは、前記基板２００に伝達される振動低減に大きな影響を及ぼすようになる。

これにより、前記素体１１０の下段部（Ｌ）の厚さ（Ｔ_{ＬＯＷＥＲ}）と前記導電材２２０の高さ（Ｈ_{ＳＯＬＤＥＲ}）との関係は、下記式２を満たすことが好ましい。

（式２）

前記数値範囲内で前記厚さ（Ｔ_{ＬＯＷＥＲ}）が高さ（Ｈ_{ＳＯＬＤＥＲ}）に比べて相対的に大きい場合、常誘電体による振動抑制効果は増加されることができるが、あまりにも大きい場合、それほど強誘電体の比率が減少されてキャパシター容量が小さくなることができるため、前記厚さ（Ｔ_{ＬＯＷＥＲ}）と高さ（Ｈ_{ＳＯＬＤＥＲ}）との関係は、前記数値範囲内で適切な値を有することが重要である。

本発明の第２実施形態として、前記素体の上段部（Ｕ）は、常誘電体のみで構成されたマージン層（Ｍ１１）を含むことができる。または、前記素体の下段部（Ｌ）は、常誘電体のみで構成されたマージン層（Ｍ１２）を含むことができる。または、最も好ましい実施形態として、図４に示すように前記素体の上段部（Ｕ）と下段部（Ｌ）の両方とも常誘電体のみで構成されたマージン層（Ｍ１１）、マージン層（Ｍ１２）を各々含むことができる。

前記マージン層（Ｍ１１）は、前記素体の上段部（Ｕ）のうち最上部に位置することが効果面で最も良く、前記素体の下段部（Ｌ）に含まれる前記マージン層（Ｍ１２）も前記素体の下段部（Ｌ）のうち最下部に位置することが良い。

このような前記マージン層（Ｍ１１、Ｍ１２）は、所定厚さの単一層であってもよく、常誘電体で構成された誘電体層が複数個積層されて形成されたものであってもよい。

このように、本発明の第２実施形態は、前記素体１１０の縁部に内部電極１１１なしに常誘電体のみからなるマージン層（Ｍ１１、Ｍ１２）を配置することによって強誘電体による振動をより効果的に抑制することができる。ただし、前記マージン層（Ｍ１１、Ｍ１２）が備えられることによって前記内部電極１１１の積層数は減るようになるため、振動抑制効果とキャパシター容量との間の相互相関関係を考慮して前記マージン層（Ｍ１１、Ｍ１２）の厚さを適切に設定することが好ましい。

以下、本発明の第３実施形態による積層キャパシターに対して説明する。

図５は、本発明の第３実施形態による積層キャパシターの断面図であり、図５を参照すると、本発明の第３実施形態は、容量部（Ｃ）とマージン部（Ｍ２１、Ｍ２２）とに区分される素体１１０と、前記素体１１０の両端部に備えられた外部端子１２０と、を含むことができる。

前記容量部（Ｃ）は、強誘電体で構成された誘電体層と内部電極１１１とが交互積層されている。また、前記マージン部（Ｍ２１、Ｍ２２）は、常誘電体からなり、前記容量部（Ｃ）の上下部に位置することができる。ここで、前記マージン部（Ｍ２１、Ｍ２２）は、所定厚さの単一層であってもよく、常誘電体で構成された誘電体層が複数個積層されて形成されたものであってもよい。

このように、本発明の第３実施形態は、強誘電体で構成された容量部（Ｃ）にのみ内部電極１１１を形成し、常誘電体で構成された前記マージン部（Ｍ２１、Ｍ２２）を前記素体１１０の縁部に配置することによって振動抑制効果を極大化することができる。

ただし、振動抑制効果とキャパシター容量との間の相互相関関係を考慮し、前記マージン部（Ｍ２１）の厚さ（Ｔ_{ＭＡＲＧＩＮ２１}）、マージン部（Ｍ２２）の厚さ（Ｔ_{ＭＡＲＧＩＮ２２}）、及び前記容量部（Ｃ）の厚さ（Ｔ_{ＣＡＰＡＣＩＴＹ}）の関係は、下記式３を満たすことが好ましい。

（式３）

また、本発明の第３実施形態による積層キャパシターを図２のように前記基板２００に実装時、前記導電材２２０による振動抑制効果を最大にするために、厚さ（Ｔ_{ＭＡＲＧＩＮ２２}）と導電材の高さ（Ｈ_{ＳＯＬＤＥＲ}）との関係は下記式４を満たすことが好ましい。

（式４）

以上の詳細な説明は本発明を例示するものである。また、前述した内容は本発明の好ましい実施形態を示して説明するものに過ぎず、本発明は、多様な他の組合せ、変更及び環境で使用することができる。すなわち、本明細書に開示された発明の概念の範囲、著述した開示内容と均等な範囲及び／または当業界の技術または知識の範囲内で変更または修正が可能である。前述した実施形態は、本発明を実施するにあたり、最良の状態を説明するためのものであり、本発明のような他の発明を利用するにおいて、当業界に知られた他の状態への実施、及び発明の具体的な適用分野及び用途で要求される多様な変更も可能である。従って、以上の発明の詳細な説明は、開示された実施形態に本発明を制限するものではない。また、添付された特許請求の範囲は、他の実施形態も含むと解釈されなければならない。

１００ 積層キャパシター
１１０ 素体
１１１ 内部電極
１２０ 外部端子
２００ 基板
２１０ ランド
２２０ 導電材

Claims (7)

1. 誘電体層と内部電極とが交互積層されて形成された素体と、
   前記素体の両端部に備えられた外部端子と、を含み、
   前記素体の上段部（Ｕ）及び下段部（Ｌ）に位置する誘電体層は常誘電体からなり、前記素体の中央部（Ｃ）に位置する誘電体層は強誘電体からなり、
   前記上段部（Ｕ）及び下段部（Ｌ）のうち一つ以上は内部電極を一つ以上含み、
   前記素体の上段部（Ｕ）は、常誘電体のみで構成されたマージン層（Ｍ１１）を含み、前記素体の下段部（Ｌ）は、常誘電体のみで構成されたマージン層（Ｍ１２）を含み、
   前記上段部（Ｕ）の前記内部電極及び前記下段部（Ｌ）の前記内部電極は前記外部端子と連結される、
   積層キャパシター。
2. 前記強誘電体は、チタン酸バリウム（ＢａＴｉＯ_３）系セラミック、Ｐｂ系複合ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）系セラミックまたはチタン酸ストロンチウム（ＳｒＴｉＯ_３）系セラミックからなる群から選択されるいずれか一つまたは二つ以上の混合物である、
   請求項１に記載の積層キャパシター。
3. 前記常誘電体は、ジルコン酸カルシウム（ＣａＺｒＯ_３）系セラミック、ジルコン酸バリウム（ＢａＺｒＯ_３）系セラミック、ジルコン酸ストロンチウム（ＳｒＺｒＯ_３）系セラミックからなる群から選択されるいずれか一つまたは二つ以上の混合物である、
   請求項１に記載の積層キャパシター。
4. 前記素体の上段部（Ｕ）の厚さ（Ｔ_{ＵＰＰＥＲ}）、下段部（Ｌ）の厚さ（Ｔ_{ＬＯＷＥＲ}）、及び中央部（Ｃ）の厚さ（Ｔ_{ＣＥＮＴＥＲ}）の関係は、下記式
   

   

   を満たす、
   請求項１に記載の積層キャパシター。
5. 前記マージン層（Ｍ１１）または前記マージン層（Ｍ１２）は、常誘電体からなる誘電体層が複数個積層されて形成される、
   請求項１乃至請求項４のうちいずれか一項に記載の積層キャパシター。
6. 積層キャパシターの基板実装構造において、
   前記積層キャパシターは、
   誘電体層と内部電極とが交互積層されて形成された素体と、前記素体の両端部に備えられた外部端子と、を含み、
   前記素体の上段部（Ｕ）及び下段部（Ｌ）に位置する誘電体層は常誘電体からなり、前記素体の中央部（Ｃ）に位置する誘電体層は強誘電体からなり、前記上段部（Ｕ）及び下段部（Ｌ）のうち一つ以上は内部電極を一つ以上含み、
   前記素体の上段部（Ｕ）は、常誘電体のみで構成されたマージン層（Ｍ１１）を含み、前記素体の下段部（Ｌ）は、常誘電体のみで構成されたマージン層（Ｍ１２）を含み、
   前記上段部（Ｕ）の前記内部電極及び前記下段部（Ｌ）の前記内部電極は前記外部端子と連結され、
   前記外部端子は、導電材を媒介にして前記基板内に備えられたランドと導電接続する、
   積層キャパシターの基板実装構造。
7. 前記素体の下段部（Ｌ）の厚さ（Ｔ_{ＬＯＷＥＲ}）と前記導電材の高さ（Ｈ_{ＳＯＬＤＥＲ}）との関係は、下記式
   

   

   を満たす、
   請求項６に記載の基板実装構造。

Images