JP2014199895A - 積層セラミックキャパシタ及び積層セラミックキャパシタの実装基板 - Google Patents

Abstract

【課題】本発明は積層セラミックキャパシタ及びその実装基板に関する。【解決手段】本発明は、複数の誘電体層が積層されたセラミック本体と、誘電体層を介して上記本体の両端面から交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成される活性層と、活性層の上部に形成された上部カバー層と、活性層の下部に形成され、上部カバー層に比べて厚い厚さを有する下部カバー層と、下部カバー層の内部に下部カバー層の両端面から交互に露出するように用意される第１及び第２ダミー電極端と、上記本体の両端面をそれぞれ覆うように形成される第１及び第２外部電極と、を含み、第１及び第２ダミー電極端は、誘電体層を介して下部カバー層の同一端面から露出する複数の第１及び第２ダミーパターンをそれぞれ含み、第１及び第２内部電極の間隔をＴａ、第１及び第２ダミー端の間隔をＴｂと規定するとき、Ｔｂ≧Ｔａである、積層セラミックキャパシタを提供する。【選択図】図１

Description

本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタの実装基板に関する。

積層チップ電子部品の一つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ、Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ、Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、個人携帯用端末機（ＰＤＡ、Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）及び携帯電話などの多様な電子製品の印刷回路基板に装着されて電気を充填または放電させる役割をするチップ形態のコンデンサである。

このような積層セラミックキャパシタ（ＭＬＣＣ、Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型でありながら、高容量が保障され、実装が容易であるという長所により、多様な電子装置の部品として用いられることができる。

上記積層セラミックキャパシタは、複数の誘電体層と、上記誘電体層の間に異なる極性を有する内部電極と、が交互に積層された構造を有することができる。

しかし、誘電体層は、圧電性及び電歪性を有するため、積層セラミックキャパシタに直流または交流電圧が印加されると、上記内部電極の間で圧電現象が生じて振動が発生する可能性がある。

上記振動は、積層セラミックキャパシタの外部電極を通じて上記積層セラミックキャパシタが実装された印刷回路基板に伝達されて上記印刷回路基板全体が音響反射面となって雑音となる振動音を発生させるおそれがある。

上記振動音は、人に不快感を与える２０〜２０，０００Ｈｚ領域の可聴周波数に該当する。このように、人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）と言う。

上記アコースティックノイズを減少させるために、積層セラミックキャパシタの下部カバー層の厚さを増加させた形態を有する製品が研究されている。

しかし、積層セラミックキャパシタの下部カバー層を増加させると、焼成収縮挙動の差異によって内部電極を含む活性層と下部カバー層との境界面にデラミネーションが発生するという問題点があり得る。

上記デラミネーションを防止するために、下部カバー層の内部に同一方向に露出する構造を有し、ダミー電極端が形成された積層セラミックキャパシタが開示されている。

しかし、このようなダミー電極端を有する積層セラミックキャパシタは、活性層の内部電極が重畳する領域とダミー電極端の長さ方向マージン部との段差が大きいことが原因で上記長さ方向マージン部にデラミネーションが発生するという問題点もあり得る。

下記特許文献１には、積層セラミックキャパシタにおける下部カバー層の厚さを増加させた内容が記載されているが、下部カバー層がダミー電極を含む構造については開示されていない。

特開平６−２１５９７８号公報

当技術分野では、下部カバー層にダミー電極を形成し、圧電現象による振動で発生する騒音を減少させるとともに、活性層と下部カバー層との境界面及び下部カバー層の長さ方向マージン部にデラミネーションが発生することを防止できる新たな方案が求められてきた。

本発明の一側面は、複数の誘電体層が積層されたセラミック本体と、上記誘電体層を介して上記セラミック本体の両端面から交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成される活性層と、上記活性層の上部に形成された上部カバー層と、上記活性層の下部に形成され、上記上部カバー層に比べて厚い厚さを有する下部カバー層と、上記下部カバー層の内部に上記下部カバー層の両端面から交互に露出するように用意される第１及び第２ダミー電極端と、上記セラミック本体の両端面をそれぞれ覆うように形成される第１及び第２外部電極と、を含み、上記第１及び第２ダミー電極端は、上記誘電体層を介して上記下部カバー層の同一端面から露出する複数の第１及び第２ダミーパターンをそれぞれ含み、上記第１及び第２内部電極の間隔をＴａ、上記第１及び第２ダミー電極端の間隔をＴｂと規定するとき、Ｔｂ≧Ｔａである積層セラミックキャパシタを提供する。

本発明の一実施形態において、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定するとき、上記活性層の中心部が上記セラミック本体の中心部から外れた比率（Ｂ＋Ｃ）／Ａは、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことができる。

本発明の一実施形態において、上記上部カバー層の厚さＤと上記下部カバー層の厚さＢとの比率Ｄ／Ｂは、０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことができる。

本発明の一実施形態において、上記セラミック本体の全体厚さの１／２であるＡに対する上記下部カバー層の厚さＢの比率Ｂ／Ａは、０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすことができる。

本発明の一実施形態において、上記下部カバー層の厚さＢに対する上記活性層の全体厚さの１／２であるＣの比率Ｃ／Ｂは、０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことができる。

本発明の一実施形態において、電圧印加時に上記活性層の中心部において発生する変形率と上記下部カバー層において発生する変形率との差異により、上記セラミック本体の両端面に形成された変曲点が上記セラミック本体の全体厚さの中心部以下に形成されることができる。

本発明の他の側面は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、複数の誘電体層が積層されたセラミック本体と、上記誘電体層を介して上記セラミック本体の両端面から交互に露出するように形成された複数の第１及び第２内部電極を含む活性層と、上記活性層の上部に形成された上部カバー層と、上記活性層の下部に上記上部カバー層に比べて厚く形成された下部カバー層と、上記下部カバー層の内部に上記下部カバー層の両端面から交互に露出するように用意される第１及び第２ダミー電極端と、上記セラミック本体の両端面から上下面までに上記第１及び第２内部電極及び第１及び第２ダミー電極端が露出した部分とそれぞれ電気的に連結され、上記第１及び第２電極パッドとそれぞれはんだによって連結されるように形成される第１及び第２外部電極と、を含み、上記第１及び第２ダミー電極端は、上記誘電体層を介して上記下部カバー層の同一端面から露出する複数の第１及び第２ダミーパターンをそれぞれ含み、上記第１及び第２内部電極端の間隔をＴａ、上記第１及び第２ダミー電極端の間隔をＴｂと規定するとき、Ｔｂ≧Ｔａである積層セラミックキャパシタの実装基板を提供する。

本発明の一実施形態において、電圧印加時に上記積層セラミックキャパシタにおける上記活性層の中心部において発生する変形率と上記下部カバー層において発生する変形率との差異により、上記セラミック本体の両端面に形成された変曲点が上記はんだの高さ以下に形成されることができる。

本発明の一実施形態によると、下部カバー層が上部カバー層に比べて厚い厚さを有するようにすることで、積層セラミックキャパシタに発生する振動を減少させて印刷回路基板に伝達されて発生するアコースティックノイズを減少させることができる効果がある。

また、下部カバー層の内部に両端面から交互に露出するように第１及び第２ダミー電極端を形成することで、活性層と下部カバー層との境界面にデラミネーションが発生することを防止できる効果がある。

なお、上記第１及び第２ダミー電極端は、複数個が同一方向に露出する第１及び第２ダミーパターンをそれぞれ含むようにするとともに、第１及び第２内部電極の間隔を第１及び第２ダミー電極端の間隔と同一であるか、これより狭くすることで、下部カバー層に形成される長さ方向マージン部にデラミネーションが発生することを防止できる効果がある。

本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。 図１の積層セラミックキャパシタを長さ方向に切断して示した断面図である。 積層セラミックキャパシタに含まれる構成要素の寸法関係を説明するために、図１の積層セラミックキャパシタを長さ方向に切断して概略的に示した断面図である。 図１の積層セラミックキャパシタが印刷回路基板に実装された形状を示した斜視図である。 図４の積層セラミックキャパシタ及び印刷回路基板を長さ方向に切断して示した断面図である。 図４の積層セラミックキャパシタが印刷回路基板に実装された状態において、電圧が印可されて積層セラミックキャパシタが変形する形状を概略的に示した断面図である。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。なお、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

本発明の実施形態を明確に説明するために、六面体の方向を定義すると、図面に示されるＬ、Ｗ及びＴは、それぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は、誘電体層が積層される積層方向と同一の概念で用いられることができる。

また、本実施形態では、説明の便宜のために、セラミック本体の長さ方向に第１及び第２外部電極が形成される面を両端面に設定し、これと直交する面を両側面に設定して共に説明する。

積層セラミックキャパシタ

図１は本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図２は図１の積層セラミックキャパシタを長さ方向に切断して示した断面図である。

図１及び図２を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、第１及び第２内部電極１２１、１２２を有する活性層１１５と、上部及び下部カバー層１１２、１１３と、セラミック本体１１０の両端面をそれぞれ覆うように形成された第１及び第２外部電極１３１、１３２と、下部カバー層１１３の内部に備えられた第１及び第２ダミー電極端と、を含む。

上記セラミック本体１１０は、複数の誘電体層１１１を積層してから焼成して形成されるが、このようなセラミック本体１１０の形状、寸法及び誘電体層１１１の積層数は本実施形態に示されるものに限定されない。

また、上記セラミック本体１１０を形成する複数の誘電体層１１１は、焼結された状態で、走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認できないほど隣接する誘電体層１１１間の境界が一体化されていることができる。

このようなセラミック本体１１０は、キャパシタの容量形成に寄与する部分である活性層１１５と、上下マージン部として活性層１１５の上下部にそれぞれ形成された上部及び下部カバー層１１２、１１３と、を含むことができる。

上記活性層１１５は、誘電体層１１１を介して複数の第１及び第２内部電極１２１、１２２を繰り返し積層して形成されることができる。

このとき、誘電体層１１１の厚さは、積層セラミックキャパシタ１００の容量設計に応じて任意に変更することができ、焼成後の１層の平均厚さが０．０１〜１．００μｍになるように構成することが好ましいが、本発明はこれに限定されない。

また、誘電体層１１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末を含むことができるが、本発明はこれに限定されない。

上部及び下部カバー層１１２、１１３は、内部電極を含まないことを除いては、誘電体層１１１と同一の材質及び構成を有することができる。

上部及び下部カバー層１１２、１１３は、単一または２つ以上の誘電体層を活性層１１５の上下面にそれぞれ厚さ方向に積層して形成することができ、基本的に物理的または化学的ストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する役割をすることができる。

第１及び第２内部電極１２１、１２２は、異なる極性を有する一対の電極であり、誘電体層１１１に所定の厚さで導電性金属を含む導電性ペーストを印刷して誘電体層１１１の積層方向に沿って両端面から交互に露出するように形成されることができ、その間に配置された誘電体層１１１によって電気的に絶縁されることができる。

第１及び第２内部電極１２１、１２２は、セラミック本体１１０の両端面から交互に露出した部分によって第１及び第２外部電極１３１、１３２とそれぞれ電気的に連結されることができる。

これにより、第１及び第２外部電極１３１、１３２に電圧が印可されると、対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積され、このとき、積層セラミックキャパシタ１００の静電容量は、活性層１１５において第１及び第２内部電極１２１、１２２が重畳する領域の面積と比例するようになる。

このような第１及び第２内部電極１２１、１２２の厚さは、用途によって決定されることができる。例えば、セラミック本体１１０のサイズを考慮して０．２〜１．０μｍの範囲内にあるように決定することができるが、本発明はこれに限定されない。

また、上記第１及び第２内部電極１２１、１２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）またはこれらの合金であることができるが、本発明はこれに限定されない。

なお、上記導電性ペーストの印刷方法としては、スクリーン印刷法またはグラビア印刷法などを用いることができるが、本発明はこれに限定されない。

第１及び第２外部電極１３１、１３２は、導電性金属を含む導電性ペーストによって形成されることができる。上記導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）またはこれらの合金であることができるが、本発明はこれに限定されない。

一方、下部カバー層１１３は、上部カバー層１１２より誘電体層の積層数をさらに増やすことで、上部カバー層１１２に比べて厚い厚さを有することができる。

このとき、下部カバー層１１３の厚さが厚くなることにより、焼成収縮挙動の差異によって活性層１１５と下部カバー層１１３との境界面にデラミネーションが発生する可能性がある。

これにより、本実施形態では、下部カバー層１１３の内部に、誘電体層を介して下部カバー層１１３の両端面から交互に露出するように複数の第１及び第２ダミー電極端が用意されることができる。

また、本実施形態では、２つの第１及び第２ダミー電極端が厚さ方向に沿って対応するよう繰り返し形成されているように図面に示されているが、本発明はこれに限定されず、上記第１及び第２ダミー電極端は、必要に応じて、一対を対応するように形成するか、または３つ以上の第１及び第２ダミー電極端を厚さ方向に沿って対応するように繰り返し形成することができる。

本発明は、このような積層セラミックキャパシタ１００の構成により、焼成収縮挙動の差異によって活性層１１５と下部カバー層１１３との境界面にデラミネーションが発生することを防止できる。

このとき、上記第１及び第２ダミー電極端は、同一方向の下部カバー層１１３の端面から露出する少なくとも２つ以上の第１及び第２ダミーパターン１２３、１２４をそれぞれ含むことができる。

第１及び第２ダミーパターン１２３、１２４は、第１及び第２内部電極１２１、１２２と同一成分の導電性ペーストを、下部カバー層１１３を形成する誘電体層１１１に所定の厚さで印刷して形成されることができ、その間に配置された誘電体層１１１によって電気的に絶縁されることができる。但し、上下に隣接した２つ以上のダミーパターンが同一方向に露出する点において、第１及び第２内部電極１２１、１２２と異なる構成を有する。

本実施形態では、上記それぞれの第１及び第２ダミー電極端が、それぞれ同一方向に露出する第１及び第２ダミーパターン１２３、１２４をそれぞれ３つずつ含むように図面に示されているが、本発明はこれに限定されず、第１または第２ダミーパターン１２３、１２４は、必要に応じて、１つの第１または第２ダミー電極端に２つずつ、または４つずつ以上隣接するように積層されて同一方向に露出するように形成されることもできる。

本発明は、このような積層セラミックキャパシタ１００の構成により、活性層１１５と下部カバー層１１３の長さ方向マージン部との段差が減少するため、第１及び第２ダミーパターン１２３、１２４の長さ方向マージン部にデラミネーションが発生することを防止できる。

また、下部カバー層１１３の長さ方向マージン部のデラミネーション発生の防止効果は、第１及び第２内部電極１２１、１２２の間隔Ｔａが第１及び第２ダミー電極端の間隔Ｔｂと同一であるか、またはこれに比べて小さい場合にさらに効果的であり、このように第１及び第２内部電極１２１、１２２と第１及び第２ダミー電極端のサイズを限定すると、積層セラミックキャパシタ１００に信頼性不良が発生することも防止できる。

以下では、本実施形態による積層セラミックキャパシタに含まれる構成要素の寸法とアコースティックノイズとの関係について説明する。

図３では、セラミック本体１１０の全体厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、活性層１１５の全体厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定する。

ここで、セラミック本体１１０の全体厚さは、セラミック本体１１０の上面Ｓ_Ｔから下面Ｓ_Ｂまでの距離を意味し、活性層１１５の全体厚さは、活性層１１５の最上部に形成された第２内部電極１２２の上面から活性層１１５の最下部に形成された第１内部電極１２１の下面までの距離を意味する。

また、下部カバー層１１３の厚さＢは、活性層１１５の厚さ方向の最下部に形成された第１内部電極１２１の下面からセラミック本体１１０の下面Ｓ_Ｂまでの距離を意味し、上部カバー層１１２の厚さＤは、活性層１１５の厚さ方向の最上部に形成された第２内部電極１２２の上面からセラミック本体１１０の上面Ｓ_Ｔまでの距離を意味する。

積層セラミックキャパシタ１００の両端面に形成された第１及び第２外部電極１３１、１３２に異なる極性の電圧が印可されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によってセラミック本体１１０が厚さ方向に膨張及び収縮するようになり、セラミック本体１１０の両端面は、ポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によってセラミック本体１１０の厚さ方向への膨張及び収縮とは逆に収縮及び膨張するようになる。

ここで、活性層１１５の中心部は、第１及び第２外部電極１３１、１３２が形成された長さ方向の両端部で収縮及び膨張が大きく発生する部分で、この部分にはんだが接合される場合、上記はんだを通じてセラミック本体１１０の長さ方向の両端部における収縮及び膨張挙動が印刷回路基板に殆ど伝達されるため、アコースティックノイズの発生が大きく増加する。

これにより、本実施形態では、アコースティックノイズを減少させるために、電圧が印可されて活性層１１５の中心部ＣＬ_Ａにおいて発生する変形率と下部カバー層１１３において発生する変形率との差異によってセラミック本体１１０の両端面に形成された変曲点（ＰＩ、ｐｏｉｎｔ ｏｆ ｉｎｆｌｅｃｔｉｏｎ）がセラミック本体１１０の厚さの中心部ＣＬ_Ｃ以下に形成されるようにすることができる。

このとき、アコースティックノイズをさらに減少させるために、活性層１１５の中心部ＣＬ_Ａがセラミック本体１１０の中心部ＣＬ_Ｃから外れた比率（Ｂ＋Ｃ）／Ａは、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことが好ましい。

また、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢとの比率Ｄ／Ｂは、０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことができる。

なお、セラミック本体１１０の厚さの１／２であるＡに対する下部カバー層１１３の厚さＢの比率Ｂ／Ａは、０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすことができる。

さらに、下部カバー層１１３の厚さＢに対する活性層１１５の厚さの１／２であるＣの比率Ｃ／Ｂは、０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことができる。

実験例

本発明の実施例及び比較例による積層セラミックキャパシタは、以下の通り製作された。

まず、チタン酸バリウム（ＢａＴｉＯ_３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥し、１．８μｍの厚さを有するように製造された複数のセラミックグリーンシートを用意する。

次に、上記セラミックグリーンシート上にスクリーンを用いてニッケル内部電極用導電性ペーストを塗布することで、セラミックグリーンシートの両端面から交互に露出するように第１及び第２内部電極１２１、１２２を形成する。

上記セラミックグリーンシートを約３７０層積層し、積層体を形成する。但し、第１及び第２内部電極１２１、１２２が形成されていないセラミックグリーンシートを第１及び第２内部電極１２１、１２２が形成されたセラミックグリーンシートの上部より下部にさらに多く積層した。

このとき、下部に形成されたセラミックグリーンシートに第１及び第２内部電極１２１、１２２と同一の形成方法で少なくとも２つ以上が同一方向に露出するように第１及び第２ダミーパターン１２３、１２４を形成してセラミックグリーンシートの両端面から交互に露出するように第１及び第２ダミー電極端を形成する。

このように形成された積層体を約８５℃において約１０００ｋｇｆ／ｃｍ^２（９８００Ｎ／ｃｍ^２）の圧力条件で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）した。

次いで、圧着された積層体を個別のチップ状に切断した。上記切断されたチップを大気雰囲気で約２３０℃、約６０時間維持して脱バインダーを行った。

その後、約１２００℃において第１及び第２内部電極１２１、１２２と第１及び第２ダミーパターン１２３、１２４が酸化しないようにＮｉ／ＮｉＯ平衡酸素分圧より低い１０^−１１〜１０^−１０ａｔｍ（１．０１３３×１０^−１２〜１０^−１１ＭＰａ）の酸素分圧下の還元雰囲気で焼成してセラミック本体１１０を用意した。

焼成後のセラミック本体１１０のサイズは、長さ×幅（Ｌ×Ｗ）が約１．６４ｍｍ×０．８８ｍｍ（Ｌ×Ｗ、１６０８サイズ）であった。

次に、セラミック本体１１０の両端面に第１及び第２外部電極１３１、１３２をそれぞれ形成する工程を経て積層セラミックキャパシタ１００を製作した。

ここで、製作公差は長さ×幅（Ｌ×Ｗ）が±０．１ｍｍ内の範囲になるように決定し、これを満たすものに、実験を行ってアコースティックノイズを測定した。

＊ 比較例
ＡＮ アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）

上記表１のデータは、図３に示されているように、積層セラミックキャパシタ１００のセラミック本体１１０における幅方向（Ｗ）の中心部から長さ方向（Ｌ）及び厚さ方向（Ｔ）に切開した断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で撮影した写真を基準にそれぞれの寸法を測定したものである。

ここで、上記の通り、セラミック本体１１０の全体厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、活性層１１５の全体厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定した。

アコースティックノイズを測定するために、アコースティックノイズ測定用基板当たり１つのサンプル（積層セラミックキャパシタ）を、上下方向に区分して印刷回路基板に実装した後、その基板を測定用治具（Ｊｉｇ）に装着した。

また、ＤＣパワーサプライ（Ｐｏｗｅｒ ｓｕｐｐｌｙ）及び信号発生器（Ｆｕｎｃｔｉｏｎ ｇｅｎｅｒａｔｏｒ）を用いて測定治具に装着されたサンプルの両端子にＤＣ電圧及び電圧変動を印可した。なお、アコースティックノイズは、上記印刷回路基板の真上に設置されたマイクを用いて測定した。

上記表１において、サンプル１から３は、下部カバー層１１３の厚さＢ及び上部カバー層１１２の厚さＤが殆ど類似したカバー対称構造を有する比較例であり、サンプル４から１３は、上部カバー層１１２の厚さＤが下部カバー層１１３の厚さＢより厚い構造を有する比較例である。

また、サンプル１４、１５及び３５から３７は、下部カバー層１１３の厚さＢが上部カバー層１１２の厚さＤより厚い構造を有する比較例であり、サンプル１６から３４は、本発明の実施形態による実施例である。

ここで、（Ｂ＋Ｃ）／Ａ値が略１の場合は、活性層１１５の中心部がセラミック本体１１０の中心部から大きく外れないことを意味する。下部カバー層１１３の厚さＢ及び上部カバー層１１２の厚さＤが殆ど類似したカバー対称構造を有するサンプル１から３の（Ｂ＋Ｃ）／Ａ値は略１である。

（Ｂ＋Ｃ）／Ａ値が１より大きいと、活性層１１５の中心部がセラミック本体１１０の中心部から上部方向に外れたことを意味する。また、（Ｂ＋Ｃ）／Ａ値が１より小さいと、活性層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れたことを意味する。

上記表１を参照すると、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率（Ｂ＋Ｃ）／Ａは、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす実施例であるサンプル１６から３４において、アコースティックノイズが２０ｄＢ未満に著しく減少することが確認できる。

また、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率（Ｂ＋Ｃ）／Ａが１．０６３未満のサンプル１から１５は、活性層１１５の中心部がセラミック本体１１０の中心部から殆ど外れないか、活性層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れた構造を有する。

上記（Ｂ＋Ｃ）／Ａが１．０６３未満のサンプル１から１５は、アコースティックノイズが２３．１〜３２．５ｄＢであることから、本発明による実施例に比べてアコースティックノイズ減少効果がないことが分かる。

また、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率（Ｂ＋Ｃ）／Ａが１．７４５を超過するサンプル３５から３７の場合は、目標容量に対する静電容量が低いことが原因で容量不良が発生した。

上記表１において、容量具現率（即ち、目標容量に対する静電容量の比率）が「ＮＧ」と示されるものは、目標容量値を１００％としたとき、目標容量に対する静電容量値が８０％未満の場合を意味する。

また、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢとの比率Ｄ／Ｂが０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たす実施例は、アコースティックノイズが著しく減少することが分かる。

これに対し、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢとの比率Ｄ／Ｂが０．４２２を超過する比較例は、アコースティックノイズの減少効果がないことが分かる。

上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢとの比率Ｄ／Ｂが０．０２１未満の場合は、上部カバー層１１２の厚さＤに比べて下部カバー層１１３の厚さＢが過度に大きいため、クラックまたはデラミネーションが発生する可能性があり、目標容量に対する静電容量が低くて容量不良が発生するおそれもある。

一方、実施例において、セラミック本体１１０の厚さの１／２であるＡに対する下部カバー層１１３の厚さＢの比率Ｂ／Ａ、下部カバー層１１３の厚さＢに対する活性層１１５の厚さの１／２であるＣの比率Ｃ／Ｂそれぞれが０．３２９≦Ｂ／Ａ≦１．５２２及び０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たす実施例であるサンプル１９から３４は、アコースティックノイズが１８ｄＢ未満に減少することが分かる。

これに対し、セラミック本体１１０の厚さの１／２であるＡに対する下部カバー層１１３の厚さＢの比率Ｂ／Ａが１．５２２を超過したり、下部カバー層１１３の厚さＢに対する活性層１１５の厚さの１／２であるＣの比率Ｃ／Ｂが０．１４６未満のサンプル３５から３７の場合は、目標容量に対する静電容量が低いことが原因で容量不良が発生するという問題点があった。

下記表２は、下部カバー層１１３に形成された第１及び第２ダミー電極端の適用有無及び上記第１及び第２ダミー電極端における同一方向の第１または第２ダミーパターン１２３、１２４の個数によるデラミネーションの発生有無を示したものである。

ここで、上記の通り、セラミック本体１１０の全体厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、活性層１１５の全体厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定した。

上記表２において、サンプル１は、下部カバー層１１３にダミーパターンが形成されない比較例を示す。上記サンプル１の場合は、積層セラミックキャパシタのＡからＤの数値関係が本実施形態の好ましい範囲内にあるため、アコースティックノイズの減少効果があるが、活性層１１５と下部カバー層１１３との境界面にデラミネーションが発生するという問題点があることが分かる。

サンプル２は、下部カバー層１１３にダミーパターンが形成されるが、上記ダミーパターン端が全て下部カバー層１１３の同一方向の一反面のみに露出する構造を有する比較例を示す。上記サンプル２の場合は、積層セラミックキャパシタのＡからＤの数値関係が本実施形態の好ましい範囲内にあるため、アコースティックノイズの減少効果はあるが、活性層１１５及びダミーパターンが露出する方向と反対側の長さ方向マージン部との段差が大きくなってダミーパターンの長さ方向マージン部にデラミネーションが発生するという問題点があることが分かる。

サンプル３から８は本発明の実施例で、下部カバー層１１３に第１及び第２ダミー電極端が形成され、上記第１及び第２ダミー電極端は、下部カバー層１１３の両端面から交互に露出し、上記それぞれの第１及び第２ダミー電極端は、同一方向の一端面に露出する少なくとも２つ以上の第１及び第２ダミーパターン１２３、１２４をそれぞれ含んで構成されることができ、このような構造の場合、セラミック本体１１０の長さ方向マージン部にデラミネーションが発生しないことが分かる。

したがって、活性層１１５と下部カバー層１１３との境界面及び下部カバー層１１３の長さ方向マージン部にデラミネーションが発生しないようにするためには、下部カバー層１１３の内部に、下部カバー層１１３の両端面から交互に露出する第１及び第２ダミー電極端を形成し、上記第１及び第２ダミー電極端は、同一方向に露出する複数の第１及び第２ダミーパターン１２３、１２４をそれぞれ含む構造を有することが好ましいことが分かる。

積層セラミックキャパシタの実装基板

図４及び図５を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が水平に実装される印刷回路基板２１０と、印刷回路基板２１０の上面に離隔形成された第１及び第２電極パッド２２１、２２２と、を含む。

このとき、積層セラミックキャパシタ１００は、下部カバー層１１３が下側に配置され、第１及び第２外部電極１３１、１３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触するように位置した状態において、はんだ２３０によって印刷回路基板２１０と電気的に連結されることができる。

上記のように積層セラミックキャパシタ１００が印刷回路基板２１０に実装された状態において、電圧が印可されると、アコースティックノイズが発生する可能性がある。

このとき、第１及び第２電極パッド２２１、２２２のサイズは、積層セラミックキャパシタ１００の第１及び第２外部電極１３１、１３２と第１及び第２電極パッド２２１、２２２とを連結するはんだ２３０の量を決定する指標になり得る。また、このはんだ２３０の量によってアコースティックノイズのサイズが調節されることができる。

図６を参照すると、積層セラミックキャパシタ１００が印刷回路基板２１０に実装された状態において、積層セラミックキャパシタ１００の両端面に形成された第１及び第２外部電極１３１、１３２に異なる極性を有する電圧が印可されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によってセラミック本体１１０が厚さ方向に膨張及び収縮するようになり、第１及び第２外部電極１３１、１３２が形成されたセラミック本体１１０の両端面は、ポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によってセラミック本体１１０の厚さ方向への膨張及び収縮とは逆に収縮及び膨張するようになる。

ここで、活性層１１５の中心部は、第１及び第２外部電極１３１、１３２が形成された長さ方向の両端部で収縮及び膨張が大きく発生する部分で、この部分にはんだが接合される場合、上記はんだを通じてセラミック本体１００の長さ方向の両端部における収縮及び膨張挙動が印刷回路基板に殆ど伝達されるため、アコースティックノイズの発生が大きく増加する。

積層セラミックキャパシタ１００の長さ方向の両端面が最大に膨張すると、はんだ２３０の上部では、膨張によって外部に押し出される力（丸１）が生じ、活性層１１５の収縮によって下部カバー層１１３が上側に曲がるようになり、積層セラミックキャパシタ１００の長さ方向の両端面の下部は収縮する。これにより、その部分と連結されたはんだ２３０の下部も収縮する力（丸２）を受けるようになる。

これにより、本実施形態のように、電圧が印可されて活性層１１５の中心部ＣＬ_Ａにおいて発生する変形率と下部カバー層１１３において発生する変形率との差異によってセラミック本体１１０の両端面に形成された変曲点がはんだ２３０の高さ以下に形成されるようになると、アコースティックノイズをさらに減少させることができるようになる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。

１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１１２ 上部カバー層
１１３ 下部カバー層
１１５ 活性層
１２１、１２２ 第１及び第２内部電極
１２３、１２４ 第１及び第２ダミーパターン
１３１、１３２ 第１及び第２外部電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ はんだ

Claims (12)

1. 複数の誘電体層が積層されたセラミック本体と、
   前記誘電体層を介して前記セラミック本体の両端面から交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成される活性層と、
   前記活性層の上部に形成された上部カバー層と、
   前記活性層の下部に形成され、前記上部カバー層に比べて厚い厚さを有する下部カバー層と、
   前記下部カバー層の内部に前記下部カバー層の両端面から交互に露出するように用意される第１及び第２ダミー電極端と、
   前記セラミック本体の両端面をそれぞれ覆うように形成される第１及び第２外部電極と、を含み、
   前記第１及び第２ダミー電極端は、前記誘電体層を介して前記下部カバー層の同一端面から露出する複数の第１及び第２ダミーパターンをそれぞれ含み、
   前記第１及び第２内部電極端の間隔をＴａ、前記第１及び第２ダミー電極端の間隔をＴｂと規定するとき、Ｔｂ≧Ｔａである、積層セラミックキャパシタ。
2. 前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記活性層の全体厚さの１／２をＣ、前記上部カバー層の厚さをＤと規定するとき、
   前記活性層の中心部が前記セラミック本体の中心部から外れた比率（Ｂ＋Ｃ）／Ａは、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす、請求項１に記載の積層セラミックキャパシタ。
3. 前記上部カバー層の厚さＤと前記下部カバー層の厚さＢとの比率Ｄ／Ｂは、０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たす、請求項１に記載の積層セラミックキャパシタ。
4. 前記セラミック本体の全体厚さの１／２であるＡに対する前記下部カバー層の厚さＢの比率Ｂ／Ａは、０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たす、請求項１に記載の積層セラミックキャパシタ。
5. 前記下部カバー層の厚さＢに対する前記活性層の全体厚さの１／２であるＣの比率Ｃ／Ｂは、０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たす、請求項１に記載の積層セラミックキャパシタ。
6. 電圧印加時に前記活性層の中心部において発生する変形率と前記下部カバー層において発生する変形率との差異により、前記セラミック本体の両端面に形成された変曲点が前記セラミック本体の全体厚さの中心部以下に形成される、請求項１に記載の積層セラミックキャパシタ。
7. 上部に第１及び第２電極パッドを有する印刷回路基板と、
   前記印刷回路基板上に設置された積層セラミックキャパシタと、を含み、
   前記積層セラミックキャパシタは、複数の誘電体層が積層されたセラミック本体と、前記誘電体層を介して前記セラミック本体の両端面から交互に露出するように形成された複数の第１及び第２内部電極を含む活性層と、前記活性層の上部に形成された上部カバー層と、前記活性層の下部に前記上部カバー層に比べて厚く形成された下部カバー層と、前記下部カバー層の内部に前記下部カバー層の両端面から交互に露出するように用意される第１及び第２ダミー電極端と、前記セラミック本体の両端面から上下面までに前記第１及び第２内部電極と前記第１及び第２ダミー電極端が露出した部分とそれぞれ電気的に連結され、前記第１及び第２電極パッドとそれぞれはんだによって連結されるように形成される第１及び第２外部電極と、を含み、前記第１及び第２ダミー電極端は、前記誘電体層を介して前記下部カバー層の同一端面から露出する複数の第１及び第２ダミーパターンをそれぞれ含み、前記第１及び第２内部電極端の間隔をＴａ、前記第１及び第２ダミー電極端の間隔をＴｂと規定するとき、Ｔｂ≧Ｔａである、積層セラミックキャパシタの実装基板。
8. 前記積層セラミックキャパシタは、前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記活性層の全体厚さの１／２をＣ、前記上部カバー層の厚さをＤと規定するとき、前記活性層の中心部が前記セラミック本体の中心部から外れた比率（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす、請求項７に記載の積層セラミックキャパシタの実装基板。
9. 前記積層セラミックキャパシタは、前記上部カバー層の厚さＤと前記下部カバー層の厚さＢとの比率Ｄ／Ｂが０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たす、請求項７に記載の積層セラミックキャパシタの実装基板。
10. 前記積層セラミックキャパシタは、前記セラミック本体の全体厚さの１／２であるＡに対する前記下部カバー層の厚さＢの比率Ｂ／Ａが０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たす、請求項７に記載の積層セラミックキャパシタの実装基板。
11. 前記積層セラミックキャパシタは、前記下部カバー層の厚さＢに対する前記活性層の全体厚さの１／２であるＣの比率Ｃ／Ｂが０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たす、請求項７に記載の積層セラミックキャパシタの実装基板。
12. 電圧印可時に前記積層セラミックキャパシタの前記活性層の中心部において発生する変形率と前記下部カバー層において発生する変形率との差異により、前記セラミック本体の両端面に形成された変曲点が前記はんだの高さ以下に形成される、請求項７に記載の積層セラミックキャパシタの実装基板。

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