JP2020077842A - 積層セラミック電子部品 - Google Patents

Abstract

【課題】強度、デラミネーション、及び回路性能を全体的に向上させることができる積層セラミック電子部品を提供することである。【解決手段】本発明の一実施形態による積層セラミック電子部品は、誘電体層を有し、上記誘電体層を間に挟んで第１及び第２外側にｎ個ずつ（ｎは自然数）交互に露出するように積層された第１及び第２内部電極が配置された活性層を含むセラミック本体と、それぞれが上記第１及び第２内部電極のうち対応する内部電極に連結されるように、上記セラミック本体の第１及び第２外側に配置された第１及び第２外部電極と、を含み、上記セラミック本体は、上記活性層の上側又は下側に配置され、上記第１及び第２外側にａ個ずつ（ａはｎよりも大きい自然数）交互に露出するように積層された複数の第１及び第２ダミー電極が配置されたカバー層をさらに含む。【選択図】図３

Description

本発明は、積層セラミック電子部品に関するものである。

積層セラミック電子部品は、小型でありながらも高容量が保障され、実装が容易であるという利点により、コンピュータ、ＰＤＡ、携帯電話などのＩＴ部品として広く用いられており、高信頼性、高強度特性を有するため電装部品としても広く用いられている。

最近、積層セラミック電子部品に対しては、ＩＴ製品の薄膜化に伴い、その厚さが徐々に小さくなり、さらに向上した回路性能（例えば、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）が要求されている。

これにより、積層セラミック電子部品の強度は次第に重要になっており、積層セラミック電子部品内で発生する可能性があるデラミネーション（ｄｅｌａｍｉｎａｔｉｏｎ）の問題も徐々に台頭している。

しかし、積層セラミック電子部品の強度及び／又はデラミネーションは、一般に、回路性能に対して相反（ｔｒａｄｅ−ｏｆｆ）することがある。

特開２０１６−１１１２４７号公報

本発明の目的は、強度、デラミネーション、及び回路性能を全体的に向上させることができる積層セラミック電子部品を提供することである。

本発明の一実施形態による積層セラミック電子部品は、誘電体層を有し、上記誘電体層を間に挟んで第１及び第２外側にｎ個ずつ（ｎは自然数）交互に露出するように積層された第１及び第２内部電極が配置された活性層を含むセラミック本体と、それぞれが上記第１及び第２内部電極のうち対応する内部電極に連結されるように、上記セラミック本体の第１及び第２外側に配置された第１及び第２外部電極と、を含み、上記セラミック本体は、上記活性層の上側又は下側に配置され、上記第１及び第２外側にａ個ずつ（ａはｎよりも大きい自然数）交互に露出するように積層された複数の第１及び第２ダミー電極が配置されたカバー層をさらに含む。

本発明の一実施形態による積層セラミック電子部品は、強度、デラミネーション、回路性能を全体的に向上させることができる。

本発明の一実施形態による積層セラミック電子部品及びその実装を示す斜視図である。 本発明の一実施形態による積層セラミック電子部品の内部電極の形状を例示する斜視図である。 本発明の一実施形態による積層セラミック電子部品及びダミー電極を示す側面図である。 本発明の一実施形態による積層セラミック電子部品及びカバーダミー電極を例示する側面図である。 本発明の一実施形態による積層セラミック電子部品の等価直列抵抗（ＥＳＲ）を説明する側面図である。 本発明の一実施形態による積層セラミック電子部品の等価直列インダクタンス（ＥＳＬ）を説明する側面図である。 本発明の一実施形態による積層セラミック電子部品の等価直列インダクタンス（ＥＳＬ）を説明する側面図である。

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。

なお、本発明を明確に説明すべく、図面において説明と関係ない部分は省略し、様々な層及び領域を明確に表現するために厚さを拡大して示し、同一思想の範囲内において機能が同一である構成要素に対しては同一の参照符号を用いて説明する。

さらに、明細書全体において、ある構成要素を「含む」というのは、特に反対の記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができるということを意味する。

本発明の実施形態を明確に説明するために六面体の方向を定義すると、図面上に示されるＬ、Ｗ、及びＴはそれぞれ長さ方向、幅方向、及び厚さ方向を示す。ここで、厚さ方向は、誘電体層が積層される積層方向と同一の概念で用いられることができる。

以下、本発明の一実施形態による積層セラミック電子部品を説明するにあたり、特に積層セラミックキャパシタを例に挙げて説明するが、これに限定されるものではない。

図１は本発明の一実施形態による積層セラミック電子部品及びその実装を示す斜視図である。

図１を参照すると、本発明の一実施形態による積層セラミック電子部品１００は、セラミック本体１１０、第１及び第２外部電極１３１、１３２と、を含むことができ、基板２１０と基板２１０上の第１及び第２電極パッド２２１、２２２とを含む実装ボード２００上に実装されることができる。

セラミック本体１１０は、長さ方向Ｌの両端面、幅方向Ｗの両側面、及び厚さ方向Ｔの両側面を有する六面体で形成されることができる。かかるセラミック本体１１０は、複数の誘電体層１１１を厚さ方向Ｔに積層してから焼成することで形成され、かかるセラミック本体１１０の形状、寸法、及び誘電体層１１１の積層数（１個以上）が本実施形態に示すものに限定されるものではない。

セラミック本体１１０に配置された複数の誘電体層は、焼結された状態であって、隣接する誘電体層間の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認することが難しいほど一体化することができる。

例えば、セラミック本体１１０は、六面体のうち８つのコーナーが丸みを帯びた形状を有することができる。これにより、セラミック本体１１０の耐久性及び信頼性を向上させることができ、上記コーナーにおける第１及び第２外部電極１３１、１３２の構造的信頼性も向上させることができる。

誘電体層は、その厚さを積層セラミック電子部品１００の容量設計に合わせて任意に変更することができ、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系又はチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末を含むことができるが、本発明はこれに限定されるものではない。また、セラミックス粉末に、本発明の目的に応じて様々なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されることができる。

誘電体層の形成に用いられるセラミック粉末の平均粒径は、特に制限されず、本発明の目的をなすために調節することができるが、例えば、４００ｎｍ以下に調節することができる。これにより、本発明の一実施形態による積層セラミック電子部品１００は、ＩＴ部品のような小型化及び高容量を大きく要求する部品として用いることができる。

例えば、誘電体層は、チタン酸バリウム（ＢａＴｉＯ_３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥し、複数個のセラミックシートを設けることで形成することができる。上記セラミックシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作することにより形成することができるが、これに限定されない。

第１及び第２外部電極１３１、１３２はそれぞれ、第１及び第２内部電極に連結されるようにセラミック本体１１０の第１及び第２外側（例えば、長さ方向の一端及び他端）に配置されることができ、第１及び第２内部電極と基板の間を電気的に連結させるように構成することができる。

例えば、第１及び第２外部電極１３１、１３２は、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）又は鉛（Ｐｂ）などの単独又はこれらの合金で実現されることもできる。

一例として、第１及び第２外部電極１３１、１３２は、Ｃｕ又はＮｉを含む第１及び第２電極層と、第１及び第２電極層上に配置され、Ｎｉ又はＳｎを含む第１及び第２めっき層と、を含むことができる。

第１及び第２電極層は、金属成分が含まれるペーストにディッピング（ｄｉｐｐｉｎｇ）する方法、又はセラミック本体１１０の厚さ方向Ｔの少なくとも一面上に導電性金属を含む導電性ペーストを印刷する方法で形成されることができ、シート（Ｓｈｅｅｔ）転写、パッド（Ｐａｄ）転写方式によって形成されることもできる。

第１及び第２めっき層は、スパッタ又は電解めっき（Ｅｌｅｃｔｒｉｃ Ｄｅｐｏｓｉｔｉｏｎ）により形成されることができるが、これに限定されない。

第１及び第２外部電極１３１、１３２は、第１及び第２はんだ２３０を介して第１及び第２電極パッド２２１、２２２に電気的に連結されることができる。例えば、第１及び第２はんだ２３０は、リフロー（ｒｅｆｌｏｗ）過程により、第１及び第２外部電極１３１、１３２とさらに緊密に結合することができる。

図２は本発明の一実施形態による積層セラミック電子部品の内部電極の形状を示す斜視図である。

図２を参照すると、セラミック本体１１０は、第１及び第２内部電極１２１、１２２を含み、第１及び第２内部電極１２１、１２２の間に配置された誘電体層を含む。

第１及び第２内部電極１２１、１２２は、互いに異なる極性を有するように誘電体層を間に挟んで第１及び第２外側（例えば、長さ方向の一端及び他端）に交互に露出するように積層される。

上記第１内部電極１２１及び第２内部電極１２２は、導電性金属を含む導電性ペーストを印刷することで、誘電体層の積層方向に沿ってセラミック本体１１０の長さ方向Ｌの一端面及び他端面に交互に露出するように形成されることができ、中間に配置された誘電体層によって互いに電気的に絶縁されることができる。

すなわち、第１及び第２内部電極１２１、１２２は、セラミック本体１１０の長さ方向の両端面に交互に露出する部分を介してセラミック本体１１０の長さ方向Ｌの両端面に形成された第１及び第２外部電極１３１、１３２とそれぞれ電気的に連結されることができる。

例えば、第１及び第２内部電極１２１、１２２は、粒子の平均サイズが０．１〜０．２μｍであり、４０〜５０重量％の導電性金属粉末を含む内部電極用導電性ペーストによって形成されることができるが、これに限定されない。

上記セラミックシート上に上記内部電極用導電性ペーストを印刷工法などで塗布することで内部電極パターンを形成することができる。上記導電性ペーストの印刷方法は、スクリーン印刷法又はグラビア印刷法などを用いることができるが、本発明はこれに限定されるものではない。上記内部電極パターンが印刷されたセラミックシートを２００〜３００層積層し、圧着及び焼成することで、セラミック本体１１０を製作することができる。

これにより、第１及び第２外部電極に電圧が印加されると、互いに対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積される。このとき、積層セラミック電子部品１００の静電容量は、第１及び第２内部電極１２１、１２２の重畳領域の面積と比例するようになる。

すなわち、第１及び第２内部電極１２１、１２２の重畳領域の面積が最大になる場合、同一サイズのキャパシタであっても、静電容量は最大化することができる。

かかる第１及び第２内部電極１２１、１２２の厚さは、用途に応じて決定されることができ、例えば、０．２５μｍ以下であってもよい。また、第１及び第２内部電極１２１、１２２の層数は４００層以上であってもよい。これにより、積層セラミック電子部品１００は、ＩＴ部品のような小型化及び高容量を大きく要求する部品として用いることができる。

誘電体層の厚さは第１及び第２内部電極１２１、１２２の間の間隔に対応することから、積層セラミック電子部品１００の静電容量は、誘電体層の厚さが薄いほど大きくなってもよい。

第１及び第２内部電極１２１、１２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、鉛（Ｐｂ）又は白金（Ｐｔ）などの単独又はこれらの合金であることができるが、本発明はこれに限定されるものではない。

セラミック本体１１０の耐電圧特性は、第１及び第２内部電極１２１、１２２の間隔が長いほど向上することができる。

積層セラミック電子部品１００に電装部品のような高耐電圧特性が要求される場合、積層セラミック電子部品１００は、誘電体層１１１の平均厚さが第１及び第２内部電極１２１、１２２の平均厚さの２倍を超えるように設計することができる。これにより、積層セラミック電子部品１００は、高耐電圧特性を有し、電装部品として用いることができる。

また、セラミック本体１１０の耐久性（例えば、曲げ強度）は、セラミック本体１１０の幅が厚さの０．５倍を超える場合、高信頼性を有することができる。

図３は本発明の一実施形態による積層セラミック電子部品及びダミー電極を示す側面図である。

図３を参照すると、本発明の一実施形態による積層セラミック電子部品に含まれるセラミック本体１１０ａは、第１及び第２内部電極１２１、１２２と、複数の第１ダミー電極１２５と、複数の第２ダミー電極１２６と、複数の第３ダミー電極１２７と、複数の第４ダミー電極１２８と、を含むことができる。

複数の第１、第２、第３、及び第４ダミー電極１２５、１２６、１２７、１２８は、第１及び第２内部電極１２１、１２２と同一の材料、形状、寸法、及び工程で実現されることができるが、これに限定されない。

第１及び第２内部電極１２１、１２２は、厚さＴａを有する活性層（ａｃｔｉｖｅ ｌａｙｅｒ）に配置され、長さＬａの分だけ厚さ方向に重畳（ｏｖｅｒｌａｐ）する。

第１内部電極１２１において第２内部電極１２２と重畳しない部分は、長さＬｍ１を有する第１マージン領域に配置されることができる。すなわち、第１内部電極１２１は、長さＬａ＋Ｌｍ１を有することができる。

第２内部電極１２２において第１内部電極１２１と重畳しない部分は、長さＬｍ２を有する第２マージン領域に配置されることができる。すなわち、第２内部電極１２２は、長さＬａ＋Ｌｍ２を有することができる。

第１及び第２内部電極１２１、１２２は、第１及び第２外側にｎ個ずつ（ｎは自然数）交互に露出する。第１及び第２内部電極１２１、１２２は、ｎが小さいほどより大きい静電容量を有することができる。したがって、ｎは１であってもよいが、これに限定されない。

カバー層は、上記活性層の上側又は下側に配置され、第１及び第２カバー層を含むことができる。

複数の第１ダミー電極１２５及び複数の第２ダミー電極１２６は、厚さＴｃ１を有する第１カバー層に配置される。

複数の第１ダミー電極１２５及び複数の第２ダミー電極１２６は、上記活性層の上側に配置され、第１及び第２外側にａ個ずつ（ａはｎよりも大きい自然数）交互に露出するように積層される。

すなわち、複数の第１ダミー電極１２５は、間に第２ダミー電極１２６が位置しないように配置された第１−１ダミー電極１２５ａと、第１−２ダミー電極１２５ｂと、を含むことができる。また、複数の第２ダミー電極１２６は、間に第１ダミー電極１２５が位置しないように配置された第２−１ダミー電極１２６ａと、第２−２ダミー電極１２６ｂと、を含むことができる。

ａが３以上である場合、複数の第１ダミー電極１２５は、第１−１ダミー電極〜第１−ａダミー電極を含むことができ、複数の第２ダミー電極１２６は、第２−１ダミー電極〜第２−ａダミー電極を含むことができる。第２ダミー電極１２６は、第１−１ダミー電極と第１−ａダミー電極の間に位置せず、第１ダミー電極１２５は、第２−１ダミー電極と第２−ａダミー電極の間に位置しない。

複数の第３ダミー電極１２７及び複数の第４ダミー電極１２８は、厚さＴｃ２を有する第２カバー層に配置されることができる。

複数の第３ダミー電極１２７及び複数の第４ダミー電極１２８は、上記活性層の下側に配置され、第１及び第２外側にｂ個ずつ（ｂはｎよりも大きい自然数）交互に露出するように積層される。

すなわち、複数の第３ダミー電極１２７は、間に第４ダミー電極１２８が位置しないように配置された第３−１ダミー電極１２７ａと、第３−２ダミー電極１２７ｂと、を含むことができる。また、複数の第４ダミー電極１２８は、間に第３ダミー電極１２７が位置しないように配置された第４−１ダミー電極１２８ａと、第４−２ダミー電極１２８ｂと、を含むことができる。

ｂが３以上である場合、複数の第３ダミー電極１２７は、第３−１ダミー電極〜第３−ｂダミー電極を含むことができ、複数の第４ダミー電極１２８は、第４−１ダミー電極〜第４−ｂダミー電極を含むことができる。第４ダミー電極１２８は、第３−１ダミー電極と第３−ｂダミー電極の間に位置せず、第３ダミー電極１２７は、第４−１ダミー電極と第４−ｂダミー電極の間に位置しない。

複数の第１、第２、第３、及び第４ダミー電極１２５、１２６、１２７、１２８は、第１及び第２内部電極１２１、１２２に比べて（例えば、半分未満）静電容量にそれほど寄与しないが、セラミック本体１１０ａの強度を向上させることができ、第１及び第２内部電極１２１、１２２と誘電体層１１１のデラミネーションを抑制することができる。

複数の第１、第２、第３、及び第４ダミー電極１２５、１２６、１２７、１２８を第１及び第２カバー層に配置させることにより、第１及び第２カバー層の全体積に対する導電性金属の体積を増加させることができる。導電性金属が一般のセラミック構成要素に比べてさらに大きい強度を有するため、第１及び第２カバー層は、全体積に対する導電性金属の体積を増加させるほどさらに強い強度を有することができ、強い強度により第１及び第２内部電極１２１、１２２と誘電体層１１１のデラミネーションを抑制することができる。

また、第１及び第２カバー層は、複数の第１、第２、第３、及び第４ダミー電極１２５、１２６、１２７、１２８の配置により活性層の構造にさらに類似するようになる。これにより、活性層と第１及び第２カバー層の互いに異なる特性によるデラミネーションの発生を防止することができる。

隣接したダミー電極に対する複数の第１、第２、第３、及び第４ダミー電極１２５、１２６、１２７、１２８の厚さ方向の重複は、複数の第１、第２、第３、及び第４ダミー電極１２５、１２６、１２７、１２８間の作用−反作用の効率を向上させることができ、複数の第１、第２、第３、及び第４ダミー電極１２５、１２６、１２７、１２８の衝撃分散効率を向上させることができる。したがって、第１及び第２カバー層の強度は、複数の第１、第２、第３、及び第４ダミー電極１２５、１２６、１２７、１２８の全体的な重畳率が高いほど強くなり得る。

すなわち、複数の第１及び第２ダミー電極１２５、１２６は、上記ａが大きいほど、さらに強い強度を有することができ、複数の第３及び第４ダミー電極１２７、１２８は、上記ｂが大きいほど、さらに強い強度を有することができる。

理想的には、第１カバー層は、複数の第１及び第２ダミー電極１２５、１２６のいずれかのみを含む場合に最も強い強度を有することができ、第２カバー層は、複数の第３及び第４ダミー電極１２７、１２８のいずれかのみを含む場合に最も強い強度を有することができる。

しかし、第１カバー層が複数の第１及び第２ダミー電極１２５、１２６のいずれかのみを含む場合、第１カバー層に含まれるすべてのダミー電極は、第１及び第２外部電極１３１、１３２のいずれかに対してのみ電流経路を有することができる。また、第２カバー層が複数の第３及び第４ダミー電極１２７、１２８のいずれかのみを含む場合、第２カバー層に含まれるすべてのダミー電極は、第１及び第２外部電極１３１、１３２のいずれかに対してのみ電流経路を有することができる。このとき、第１及び第２カバー層は、セラミック本体の回路性能を劣化させる可能性がある。例えば、セラミック本体は、ダミー電極への誘導電流に応じて、比較的高い等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、ＥＳＬ）を有することがあり、比較的狭い電流経路を有することにより、比較的高い等価直列抵抗（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ、ＥＳＲ）を有することがある。

一方、本発明の一実施形態による積層セラミック電子部品に含まれる複数のダミー電極は、全体的に高い重畳率を有することから、強度を向上させるとともに、カバー層における電流経路分散を介して等価直列インダクタンス（ＥＳＬ）及び等価直列抵抗（ＥＳＲ）を低減させることができる。

ａ及びｂがそれぞれ２である場合、第１及び第２カバー層は、電流経路を効率的に分散させて回路性能を確保するとともに、活性層に対する構造類似性（すなわち、ａ及びｂはそれぞれｎに近い）を有するようにすることで、デラミネーションを効率的に抑制しながら、ダミー電極の高い重畳率を維持して強度を確保することができる。但し、ａ及びｂは２に限定されない。

すなわち、本発明の一実施形態による積層セラミック電子部品は、強い強度を有するようにするために上記ａ及び上記ｂを増加させることもでき、回路性能（例えば、ＥＳＬ、ＥＳＲ）を向上させるために上記ａ及び上記ｂを減少させることもできる。

一方、第１及び第２内部電極１２１、１２２のそれぞれの厚さと、複数の第１、第２、第３、及び第４ダミー電極１２５、１２６、１２７、１２８のそれぞれの厚さは０．２５μｍ以下であってもよい。

また、セラミック本体１１０ａの厚さＴａ＋Ｔｃ１＋Ｔｃ２は、セラミック本体１１０ａの幅の０倍超１／２倍以下であることができる。すなわち、本発明の一実施形態による積層セラミック電子部品は薄膜化することができる。

一般に、セラミック本体内の電極の厚さが薄くなる場合、セラミック本体の単位厚さ当たりの積層数及び静電容量は向上し、セラミック本体のサイズはさらに小さくなり得るが、セラミック本体１１０ａの強度は劣化する可能性があり、デラミネーションの頻度は多くなるおそれがある。

本発明の一実施形態による積層セラミック電子部品は、第１及び第２内部電極１２１、１２２ならびに複数の第１、第２、第３、及び第４ダミー電極１２５、１２６、１２７、１２８の厚さを０．２５μｍ以下に薄く実現しながらも、強度、デラミネーション、回路性能を全体的に向上させることができることから、静電容量、サイズ、強度、デラミネーション、回路性能を全体的に向上させるとともに、より簡単に薄膜化することができる。

また、セラミック本体１１０ａの厚さＴａ＋Ｔｃ１＋Ｔｃ２に対するカバー層の厚さＴｃ１＋Ｔｃ２の割合は２５％以上４０％以下であることができる。すなわち、カバー層の厚さＴｃ１＋Ｔｃ２は、活性層の厚さＴａに対して約１／２倍であってもよい。ここで、ａ及びｂがそれぞれ２、ｎが１である場合、ａ及びｂはそれぞれｎの２倍であることから、セラミック本体１１０ａの電流経路は最もバランスよく分散することができる。したがって、セラミック本体１１０ａの回路性能を最適化することができる。

一方、複数の第１、第２、第３、及び第４ダミー電極１２５、１２６、１２７、１２８のそれぞれの長さが第１及び第２内部電極１２１、１２２の長さと同一の場合、複数の第１、第２、第３、及び第４ダミー電極１２５、１２６、１２７、１２８は衝撃を効率的に分散させることで強い強度を有することができ、セラミック本体１１０ａの製造過程における変数を減らすことで、セラミック本体１１０ａの製造効率／収率を向上させることができる。

図４は本発明の一実施形態による積層セラミック電子部品及びカバーダミー電極を例示する側面図である。

図４を参照すると、本発明の一実施形態による積層セラミック電子部品に含まれるセラミック本体１１０ｂは、複数の第５ダミー電極１２９ａと、複数の第６ダミー電極１２９ｂと、をさらに含むことができる。

第１カバー層は、厚さＴｃ１１を有する第１−１カバー層と、厚さＴｃ１２を有する第１−２カバー層と、を含むことができ、第２カバー層は、厚さＴｃ２１を有する第２−１カバー層と、厚さＴｃ２２を有する第２−２カバー層と、を含むことができる。

複数の第１ダミー電極１２５及び複数の第２ダミー電極は、第１−１カバー層に配置されることができ、複数の第３ダミー電極及び複数の第４ダミー電極１２８は、第２−１カバー層に配置されることができる。

複数の第５ダミー電極１２９ａは、第１−１カバー層よりもセラミック本体１１０ｂの上面にさらに近い第１−２カバー層に配置されることができる。複数の第６ダミー電極１２９ｂは、第２−１カバー層よりもセラミック本体１１０ｂの下面にさらに近い第２−２カバー層に配置されることができる。したがって、複数の第５及び第６ダミー電極１２９ａ、１２９ｂは、複数のカバーダミー電極として統合的に定義されることができる。

複数の第５ダミー電極１２９ａは、複数の第１及び第２ダミー電極よりも上側に配置され、第１又は第２外側にｃ個（ｃはａよりも大きい自然数）の単位で露出することができる。複数の第６ダミー電極１２９ｂは、複数の第３及び第４ダミー電極よりも下側に配置され、第１又は第２外側にｄ個（ｄはａよりも大きい自然数）の単位で露出することができる。すなわち、複数のカバーダミー電極はｅ個（ｅはａ又はｂよりも大きい自然数）の単位で露出することができる。

ｃがａよりも大きいことから、複数の第５ダミー電極１２９ａは、複数の第１及び第２ダミー電極よりもさらに強い強度を有することができる。また、ｄがｂよりも大きいことから、複数の第６ダミー電極１２９ｂは、複数の第３及び第４ダミー電極よりもさらに強い強度を有することができる。

複数の第１及び第２ダミー電極よりもさらに強い強度を有する複数の第５ダミー電極１２９ａがセラミック本体１１０ｂの上面にさらに近く配置され、複数の第３及び第４ダミー電極よりもさらに強い強度を有する複数の第６ダミー電極１２９ｂがセラミック本体１１０ｂの下面にさらに近く配置されることから、セラミック本体１１０ｂの硬さは上面及び／又は下面にさらに集中することができる。

一般に、外部衝撃（例えば、曲げや引張など）がセラミック本体１１０ｂの上面及び／又は下面にさらに集中するため、上面及び／又は下面に硬さがさらに集中したセラミック本体１１０ｂは、外部衝撃にさらに効率的に対応することができ、さらに向上した強度を有することができる。

例えば、複数の第５及び第６ダミー電極１２９ａ、１２９ｂのそれぞれの長さＬｃは、複数の第１、第２、第３、及び第４ダミー電極のそれぞれの長さＬｂよりも長くてもよい。これにより、セラミック本体１１０ｂの硬さは上面及び／又は下面にさらに集中することができることから、セラミック本体１１０ｂは、さらに向上した強度を有することができる。

図５は本発明の一実施形態による積層セラミック電子部品の等価直列抵抗（ＥＳＲ）を説明する側面図である。

図５を参照すると、セラミック本体１１０ａのメイン電流Ｉ１は、厚さＴａを有する活性層に流れることができる。厚さＴｃ１を有する第１カバー層は、第１及び第２外部電極に対する第１及び第２ダミー電極の連結により、第１サブ電流Ｉ２の経路を提供することができ、厚さＴｃ２を有する第２カバー層は、第１及び第２外部電極に対する第３及び第４ダミー電極の連結により、第２サブ電流Ｉ３の経路を提供することができる。

第１及び第２カバー層がそれぞれ第１及び第２外部電極のいずれかのみに電流経路を提供する場合、第１外側（例えば、左端）の電流経路の面積は、Ｔａ＋Ｔｃ１とダミー電極の幅の積に対応することができ、第２外側（例えば、右端）の電流経路の面積は、Ｔａ＋Ｔｃ２と幅の積に対応することができる。

しかし、本発明の一実施形態による積層セラミック電子部品において、第１及び第２外側の電流経路の幅はそれぞれＴａ＋Ｔｃ１＋Ｔｃ２と幅の積に対応することができることから、Ｔｃ１とダミー電極の幅の積に対応する面積の分だけさらに広くなり得る。

一般に、抵抗値が電流経路の面積に反比例するため、本発明の一実施形態による積層セラミック電子部品は、電流経路の幅を広げることにより等価直列抵抗（ＥＳＲ）を低減させることができる。

また、第１及び第２カバー層がそれぞれ第１及び第２外部電極のいずれかのみに電流経路を提供する場合、第１及び第２カバー層内における電流分布は、比較的セラミック本体１１０ａの中心にさらに近くてもよい。かかる第１及び第２カバー層内における電流分布の不均一は等価直列抵抗（ＥＳＲ）を高める可能性がある。

これに対し、本発明の一実施形態による積層セラミック電子部品において、第１カバー層内における電流分布はさらに上側に分散することができ、第２カバー層内における電流分布は、さらに下側に分散することができる。これにより、本発明の一実施形態による積層セラミック電子部品は、第１及び第２カバー層内における電流分布のバランスを向上させることで、等価直列抵抗（ＥＳＲ）を下げることができる。

また、第１及び第２カバー層内における電流分布が上面及び下面にさらに分散する場合、第１及び第２カバー層の電流と活性層の電流との間の磁場の観点における相互作用により誘発されることがある寄生インダクタンスを抑制することができる。したがって、本発明の一実施形態による積層セラミック電子部品によると、等価直列インダクタンス（ＥＳＬ）を下げることができる。

図６ａ及び図６ｂは本発明の一実施形態による積層セラミック電子部品の等価直列インダクタンス（ＥＳＬ）を説明する側面図である。

図６ａを参照すると、第１−１ダミー電極１２５ａは、上側の第２ダミー電極と第２−１電流経路Ｉ２１をなすことができ、第１−２ダミー電極１２５ｂは、第２−１ダミー電極１２６ａと第２−２電流経路Ｉ２２をなすことができ、第２−２ダミー電極１２６ｂは、下側の第１ダミー電極と第２−３電流経路Ｉ２３をなすことができる。

第１電圧Ｖ１が第２電圧Ｖ２よりも大きい場合を仮定すると、第２−１、第２−２、第２−３電流経路Ｉ２１、Ｉ２２、Ｉ２３をそれぞれ流れる電流は、第１外側（例えば、左端）から第２外側（例えば、右端）に流れることができる。

図６ｂを参照すると、第２−１電流経路Ｉ２１は、第２−１長さ方向電流経路Ｉ２１ｌ及び第２−１厚さ方向電流経路Ｉ２１ｔで構成され、第２−２電流経路Ｉ２２は、第２−２長さ方向電流経路Ｉ２２ｌ及び第２−２厚さ方向電流経路Ｉ２２ｔで構成され、第２−３電流経路Ｉ２３は、第２−３長さ方向電流経路Ｉ２３ｌ及び第２−３厚さ方向電流経路Ｉ２３ｔで構成され、第２−４電流経路Ｉ２４は、第２−４長さ方向電流経路Ｉ２４ｌ及び第２−４厚さ方向電流経路Ｉ２４ｔで構成されることができる。

第２−１厚さ方向電流経路Ｉ２１ｔと第２−２厚さ方向電流経路Ｉ２２ｔとが互いに反対方向であることから、第２−１厚さ方向電流経路Ｉ２１ｔの電流による磁場と第２−２厚さ方向電流経路Ｉ２２ｔの電流による磁場は互いに相殺されることができる。

第２−３厚さ方向電流経路Ｉ２３ｔと第２−４厚さ方向電流経路Ｉ２４ｔとが互いに反対方向であることから、第２−３厚さ方向電流経路Ｉ２３ｔの電流による磁場と第２−４厚さ方向電流経路Ｉ２４ｔの電流による磁界は互いに相殺されることができる。

したがって、複数の第１及び第２ダミー電極は、比較的低いインダクタンスを有することができ、等価直列インダクタンス（ＥＳＬ）を下げることができる。

以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１００ 積層セラミック電子部品
１１０ セラミック本体
１１１ 誘電体層
１２１、１２２ 第１及び第２内部電極
１２５、１２６ 複数の第１及び第２ダミー電極
１２７、１２８ 複数の第３及び第４ダミー電極
１２９ａ、１２９ｂ 複数の第５及び第６ダミー電極
１３１、１３２ 第１及び第２外部電極
２１０ 基板
２２１、２２２ 第１及び第２電極パッド
２３０ はんだ

Claims (10)

1. 誘電体層を有し、前記誘電体層を間に挟んで第１及び第２外側にｎ個ずつ（ｎは自然数）交互に露出するように積層された第１及び第２内部電極が配置された活性層を含むセラミック本体と、
   それぞれが前記第１及び第２内部電極のうち対応する内部電極に連結されるように、前記セラミック本体の第１及び第２外側に配置された第１及び第２外部電極と、を含み、
   前記セラミック本体は、前記活性層の上側又は下側に配置され、前記第１及び第２外側にａ個ずつ（ａはｎよりも大きい自然数）交互に露出するように積層された複数の第１及び第２ダミー電極が配置されたカバー層をさらに含む、積層セラミック電子部品。
2. 前記カバー層は、
   前記活性層の上側に配置され、前記複数の第１及び第２ダミー電極が配置された第１カバー層と、
   前記活性層の下側に配置され、前記第１及び第２外側にｂ個ずつ（ｂはｎよりも大きい自然数）交互に露出するように積層された複数の第３及び第４ダミー電極が配置された第２カバー層と、を含む、請求項１に記載の積層セラミック電子部品。
3. 前記ａ及び前記ｂはそれぞれ２である、請求項２に記載の積層セラミック電子部品。
4. 前記第１及び第２内部電極のそれぞれの厚さは０μｍ超０．２５μｍ以下であり、
   前記複数の第１、第２、第３、及び第４ダミー電極のそれぞれの厚さは０μｍ超０．２５μｍ以下である、請求項２又は３に記載の積層セラミック電子部品。
5. 前記セラミック本体の厚さは前記セラミック本体の幅の０倍超１／２倍以下である、請求項４に記載の積層セラミック電子部品。
6. 前記セラミック本体の厚さに対する前記カバー層の厚さの割合は２５％以上４０％以下である、請求項５に記載の積層セラミック電子部品。
7. 前記複数の第１、第２、第３、及び第４ダミー電極のそれぞれの長さは前記第１及び第２内部電極の長さと同一である、請求項６に記載の積層セラミック電子部品。
8. 前記第１カバー層は、前記複数の第１及び第２ダミー電極よりも上側に配置され、前記第１又は第２外側にｃ個（ｃはａよりも大きい自然数）の単位で露出する複数の第５ダミー電極をさらに含み、
   前記第２カバー層は、前記複数の第１及び第２ダミー電極よりも下側に配置され、前記第１又は第２外側にｄ個（ｄはａよりも大きい自然数）の単位で露出する複数の第６ダミー電極をさらに含む、請求項２から７のいずれか一項に記載の積層セラミック電子部品。
9. 前記複数の第５及び第６ダミー電極のそれぞれの長さは前記複数の第１、第２、第３、及び第４ダミー電極のそれぞれの長さよりも長い、請求項８に記載の積層セラミック電子部品。
10. 前記カバー層は、前記複数の第１及び第２ダミー電極よりも前記セラミック本体の表面にさらに近く配置され、前記第１又は第２外側にｅ個（ｅはａよりも大きい自然数）の単位で露出する複数のカバーダミー電極をさらに含む、請求項１から９のいずれか一項に記載の積層セラミック電子部品。

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