JP2016001695A - 積層コンデンサ、これを含む積層コンデンサ連および積層コンデンサ実装体 - Google Patents

積層コンデンサ、これを含む積層コンデンサ連および積層コンデンサ実装体 Download PDF

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Abstract

【課題】鳴きおよびＥＳＬの両方を低減する。【解決手段】歪み抑制部２０の中で最も第２主面１１２側に位置する有効誘電体層１３３を挟む１対の内部電極１４０のうちの第１主面１１１側に位置する内側指標内部電極１４２ｘと第２主面１１２との間の距離ｔ1は、主静電容量部１０の中で最も第２主面１１２側に位置する内部電極１４２ｙと内側指標内部電極１４２ｘとの間の距離ｔ2以下である。【選択図】図６

Description

本発明は、積層コンデンサ、これを含む積層コンデンサ連および積層コンデンサ実装体に関する。
「鳴き(acoustic noise)」と呼ばれる騒音の低減を図った積層コンデンサの実装構造を開示した先行文献として、特開２０１３−６５８２０号公報(特許文献１)がある。特許文献１に記載された積層コンデンサの実装構造においては、ランドは、基板本体上に設けられ、外部電極のそれぞれと半田により接続されている。ランド電極から半田の頂上までの高さは、ランド電極から回路基板の最も近くに位置するコンデンサ導体が端面から露出している部分までの高さの１．２７倍以下である。
ＥＳＬ(Equivalent Series Inductance)の低減を図った積層セラミックコンデンサを開示した先行文献として、特開２００４−３４２８４６号公報(特許文献２)がある。特許文献２に記載された積層セラミックコンデンサにおいては、端子電極は、セラミック基体の長手方向の両端面に備えられている。電極膜は、セラミック基体に埋設され、セラミック層を挟んでセラミック基体の厚さ方向に積層されている。隣り合う電極膜の一方は、一端が端子電極の一方に接続され、隣り合う電極膜の他方は、一端が端子電極の他方に接続されている。セラミック基体の厚さ方向において底面から最上層の電極膜までの距離をｅとし、底面から最下層の電極膜までの距離をｄ１としたとき、ｄ１＜ｅ≦４００μｍ、かつ、０＜ｄ１≦８０μｍを満たす。
特開２０１３−６５８２０号公報 特開２００４−３４２８４６号公報
特許文献１に記載された積層コンデンサの実装構造には、等価直列インダクタンス(ＥＳＬ)の低減の観点から改善の余地がある。特許文献２に記載された積層セラミックコンデンサには、鳴きの低減の観点から改善の余地がある。
本発明は上記の問題点に鑑みてなされたものであって、ＥＳＬを抑制しつつ、鳴きをさらに低減できる、積層コンデンサ、これを含む積層コンデンサ連および積層コンデンサ実装体を提供することを目的とする。
本発明の第１の局面に基づく積層コンデンサは、誘電体層と内部電極とが交互に積層されて構成され、積層方向において互いに反対側に位置する第１主面および第２主面を有する積層体と、積層体の表面の一部に設けられて内部電極と電気的に接続された１対の外部電極とを備える。積層体は、互いに異なる外部電極に接続された１対の内部電極に挟まれた有効誘電体層およびこの１対の内部電極が積層された主静電容量部と、主静電容量部と第２主面とに挟まれて位置する歪み抑制部とを含む。歪み抑制部は、互いに同じ外部電極に接続された１対の内部電極にそれぞれ挟まれた複数の無効誘電体層、少なくとも１つの有効誘電体層およびこの有効誘電体層の各々を挟む複数の内部電極を含むことにより主静電容量部の有効誘電体層の電歪による積層体の歪みを抑制する。複数の無効誘電体層のうちの１つの無効誘電体層は、主静電容量部と隣接して位置している。主静電容量部に含まれる有効誘電体層の数量は、歪み抑制部に含まれる有効誘電体層の数量より多い。主静電容量部は歪み抑制部より厚い。歪み抑制部の中で最も第２主面側に位置する有効誘電体層を挟む１対の内部電極のうちの第１主面側に位置する内側指標内部電極と第２主面との間の距離は、主静電容量部の中で最も第２主面側に位置する内部電極と内側指標内部電極との間の距離以下である。
本発明の一形態においては、歪み抑制部の中で最も第２主面側に位置する有効誘電体層を挟む１対の内部電極のうちの第２主面側に位置する外側指標内部電極と、内側指標内部電極と接続されている方の外部電極との間の最短距離は、外側指標内部電極と内側指標内部電極との間の最短距離より大きい。
本発明の一形態においては、積層体の積層方向において、主静電容量部の中央は積層体の中央より第２主面から離れている。
本発明の一形態においては、積層体は、主静電容量部と第１主面とに挟まれて位置する他の歪み抑制部をさらに含む。他の歪み抑制部は、互いに同じ外部電極に接続された１対の内部電極にそれぞれ挟まれた複数の他の無効誘電体層および少なくとも１つの有効誘電体層を含むことにより有効誘電体層の電歪による積層体の歪みを抑制する。複数の他の無効誘電体層のうちの１つの他の無効誘電体層は、主静電容量部と隣接して位置している。主静電容量部に含まれる有効誘電体層の数量は、他の歪み抑制部に含まれる有効誘電体層の数量より多い。主静電容量部は他の歪み抑制部より厚い。他の歪み抑制部の中で最も第１主面側に位置する有効誘電体層を挟む１対の内部電極のうちの第２主面側に位置する他の内側指標内部電極と第１主面との間の距離は、主静電容量部の中で最も第１主面側に位置する内部電極と他の内側指標内部電極との間の距離以下である。
本発明の一形態においては、他の歪み抑制部の中で最も第１主面側に位置する有効誘電体層を挟む１対の内部電極のうちの第１主面側に位置する他の外側指標内部電極と、他の内側指標内部電極と接続されている方の外部電極との間の最短距離は、他の外側指標内部電極と他の内側指標内部電極との間の最短距離より大きい。
本発明の一形態においては、積層体は、第１主面と第２主面とを結び互いに対向する第１端面および第２端面、第１主面と第２主面とを結ぶとともに第１端面と第２端面とを結んで互いに対向する第１側面および第２側面をさらに有する。第１側面と第２側面との最短距離は、第１端面と第２端面との最短距離未満である。１対の内部電極のうちの一方は、第１端面にて１対の外部電極のうちの一方と接続されている。１対の内部電極のうちの他方は、第２端面にて１対の外部電極のうちの他方と接続されている。
本発明の一形態においては、積層体は、第１主面と第２主面とを結び互いに対向する第１端面および第２端面、第１主面と第２主面とを結ぶとともに第１端面と第２端面とを結んで互いに対向する第１側面および第２側面をさらに有する。第１側面と第２側面との最短距離は、第１端面と第２端面との最短距離未満である。１対の内部電極のうちの一方は、第１側面にて１対の外部電極のうちの一方と接続されている。１対の内部電極のうちの他方は、第２側面にて１対の外部電極のうちの他方と接続されている。
本発明の一形態においては、主静電容量部と隣接して位置する無効誘電体層は、主静電容量部における各々の有効誘電体層より厚い。
本発明の一形態においては、主静電容量部と隣接して位置する他の無効誘電体層は、主静電容量部における各々の有効誘電体層より厚い。
本発明の一形態においては、歪み抑制部に含まれる各々の有効誘電体層当たりの静電容量は、主静電容量部に含まれる各々の有効誘電体層当たりの静電容量より小さい。
本発明の一形態においては、他の歪み抑制部に含まれる各々の有効誘電体層当たりの静電容量は、主静電容量部に含まれる各々の有効誘電体層当たりの静電容量より小さい。
本発明の一形態においては、歪み抑制部に含まれる有効誘電体層をそれぞれ挟む内部電極同士が互いに対向している面積は、主静電容量部に含まれる有効誘電体層をそれぞれ挟む内部電極同士が互いに対向している面積より小さい。
本発明の一形態においては、他の歪み抑制部に含まれる有効誘電体層をそれぞれ挟む内部電極同士が互いに対向している面積は、主静電容量部に含まれる有効誘電体層をそれぞれ挟む内部電極同士が互いに対向している面積より小さい。
本発明の一形態においては、歪み抑制部に含まれる有効誘電体層の誘電率は、主静電容量部に含まれる有効誘電体層の誘電率より小さい。
本発明の一形態においては、他の歪み抑制部に含まれる有効誘電体層の誘電率は、主静電容量部に含まれる有効誘電体層の誘電率より小さい。
本発明の一形態においては、積層体が、第１主面の最も近くに位置する有効誘電体層を挟む内部電極のうちの第１主面側に位置する内部電極と第１主面との間に位置する内部導体をさらに含む。
本発明の一形態においては、積層体が、第２主面の最も近くに位置する有効誘電体層を挟む内部電極のうちの第２主面側に位置する内部電極と第２主面との間に位置する内部導体をさらに含む。
本発明の第２の局面に基づく積層コンデンサ連は、上記のいずれかに記載の複数の積層コンデンサと、複数の積層コンデンサをそれぞれ収納する複数の凹部が間隔を置いて設けられた長尺状のキャリアテープ、および、このキャリアテープに貼り付けられて複数の凹部を塞ぐカバーテープを含む包装体とを備える。複数の積層コンデンサは、第２主面が複数の凹部の底側に位置した状態で複数の凹部内にそれぞれ収納されている。
本発明の第３の局面に基づく積層コンデンサ実装体は、上記のいずれかに記載の積層コンデンサと、積層コンデンサが実装される被実装体とを備える。積層コンデンサは、第２主面が被実装体側に位置した状態で被実装体に実装されている。
本発明によれば、ＥＳＬを抑制しつつ、鳴きをさらに低減できる。
本発明の実施形態１に係る積層コンデンサの外観を示す斜視図である。 図１の積層コンデンサをＩＩ−ＩＩ線矢印方向から見た断面図である。 図２の積層コンデンサをＩＩＩ−ＩＩＩ線矢印方向から見た断面図である。 図２の積層コンデンサをＩＶ−ＩＶ線矢印方向から見た断面図である。 図２の積層コンデンサの第２主面側の端部を拡大した断面図である。 本発明の実施形態１に係る積層コンデンサ実装体の構成を示す断面図である。 本発明の実施形態１に係る積層コンデンサ連の構成を示す平面図である。 図７の積層コンデンサ連をＶＩＩＩ−ＶＩＩＩ線矢印方向から見た断面図である。 本発明の実施形態２に係る積層コンデンサの構成を示す断面図である。 図９の積層コンデンサの第１主面側の端部を拡大した断面図である。 本発明の実施形態３に係る積層コンデンサの構成を示す断面図である。 本発明の実施形態４に係る積層コンデンサの構成を示す断面図である。 図１２の積層コンデンサをＸＩＩＩ−ＸＩＩＩ線矢印方向から見た断面図である。 図１２の積層コンデンサをＸＩＶ−ＸＩＶ線矢印方向から見た断面図である。 本発明の実施形態５に係る積層コンデンサの外観を示す斜視図である。 本発明の実施形態５に係る積層コンデンサ実装体の構成を図１５のＸＶＩ−ＸＶＩ線矢印方向から見た示す断面図である。 積層コンデンサのＬＴ断面を走査型電子顕微鏡で観察した拡大像の一例を示す図である。
以下、本発明の各実施形態に係る積層コンデンサ、これを含む積層コンデンサ連および積層コンデンサ実装体について図を参照して説明する。以下の実施形態の説明においては、図中の同一または相当部分には同一符号を付して、その説明は繰り返さない。
(実施形態１)
図１は、本発明の実施形態１に係る積層コンデンサの外観を示す斜視図である。図２は、図１の積層コンデンサをＩＩ−ＩＩ線矢印方向から見た断面図である。図３は、図２の積層コンデンサをＩＩＩ−ＩＩＩ線矢印方向から見た断面図である。図４は、図２の積層コンデンサをＩＶ−ＩＶ線矢印方向から見た断面図である。図５は、図２の積層コンデンサの第２主面側の端部を拡大した断面図である。図１においては、後述する、積層体の長手方向Ｌ、積層体の幅方向Ｗ、および、積層体の厚さ方向Ｔを図示している。
図１〜５に示すように、本発明の実施形態１に係る積層コンデンサ１００は、誘電体層１３０と内部電極１４０とが交互に積層されて互いに反対側に位置する第１主面１１１および第２主面１１２を有する積層体１１０と、積層体１１０の表面の一部に設けられて内部電極１４０と電気的に接続された１対の外部電極１２０とを備える。
誘電体層１３０と内部電極１４０との積層方向は、積層体１１０の長手方向Ｌおよび積層体１１０の幅方向Ｗに対して直交している。すなわち、誘電体層１３０と内部電極１４０との積層方向は、積層体１１０の厚さ方向Ｔと平行である。
積層体１１０は、第１主面１１１と第２主面１１２とを結び互いに対向する第１端面１１５および第２端面１１６、第１主面１１１と第２主面１１２とを結ぶとともに第１端面１１５と第２端面１１６とを結んで互いに対向する第１側面１１３および第２側面１１４をさらに有する。第１側面１１３と第２側面１１４との最短距離は、第１端面１１５と第２端面１１６との最短距離未満である。すなわち、積層体１１０の幅方向Ｗの寸法は、積層体１１０の長手方向Ｌの寸法より小さい。
第１主面１１１または第２主面１１２が後述する被実装体１と対向して、積層コンデンサ実装構造体を構成するためには、主面と側面とを区別するために、積層体１１０の幅方向Ｗの寸法と厚さ方向Ｔの寸法とを２０％以上異ならせることが好ましい。この場合において、積層体１１０の幅方向Ｗの寸法が０．８ｍｍ未満の小型の積層コンデンサ１にあっては、静電容量と後述する歪み抑制部２０の厚さとの双方を確保するために、積層体１１０の高さ方向Ｔの寸法が幅方向Ｗの寸法よりも大きいことが好ましい。一方、積層体１１０の幅方向Ｗの寸法が０．８ｍｍ以上の大型の積層コンデンサ１にあっては、積層コンデンサ実装構造体の高さを抑制するために、積層体１１０の高さ方向Ｔの寸法が幅方向Ｗの寸法よりも小さいことが好ましい。積層体１１０は、直方体状の外形を有するが、角部および稜線部の少なくとも一方に丸みを有していてもよい。
本実施形態においては、１対の外部電極１２０は、積層体１１０の長手方向Ｌの両側に設けられている。具体的には、１対の外部電極１２０は、積層体１１０の長手方向Ｌの第１端面１１５側に設けられた第１外部電極１２１、および、積層体１１０の長手方向Ｌの第２端面１１６側に設けられた第２外部電極１２２により構成されている。
内部電極１４０は、第１外部電極１２１に電気的に接続された複数の第１内部電極１４１、および、第２外部電極１２２に電気的に接続された複数の第２内部電極１４２により構成されている。第１内部電極１４１および第２内部電極１４２の各々は、平面視にて略矩形状である。第１内部電極１４１と第２内部電極１４２とは、後述する有効誘電体層１３３を間に挟んで互いに対向するように配置されている。
本実施形態においては、複数の第１内部電極１４１と第１外部電極１２１とは第１端面１１５にて接続されている。複数の第２内部電極１４２と第２外部電極１２２とは第２端面１１６にて接続されている。
誘電体層１３０は、第１主面１１１を構成する第１外層１３１、第２主面１１２を構成する第２外層１３２、および、互いに異なる外部電極１２０に接続された１対の内部電極１４０に挟まれた有効誘電体層１３３を含む。具体的には、有効誘電体層１３３は、第１内部電極１４１と第２内部電極１４２とに挟まれている。
誘電体層１３０は、互いに同じ外部電極１２０に接続された１対の内部電極１４０に挟まれた無効誘電体層１３４をさらに含む。具体的には、無効誘電体層１３４は、第１内部電極１４１同士または第２内部電極１４２同士に挟まれている。
積層体１１０は、有効誘電体層１３３が連続して繰り返し積層されて主静電容量を発現する主静電容量部１０と、主静電容量部１０と第２主面１１２とに挟まれて位置する歪み抑制部２０とを含む。
すなわち、主静電容量部１０においては、有効誘電体層１３３、この有効誘電体層１３３を互いに挟む第１内部電極１４１および第２内部電極１４２の３層からなる単位コンデンサが連続して繰り返し積層されている。主静電容量とは、積層コンデンサ１００が有する全静電容量の半分より大きい最も大きな静電容量である。
歪み抑制部２０は、互いに同じ外部電極１２０に接続された１対の内部電極１４０にそれぞれ挟まれた複数の無効誘電体層１３４、少なくとも１つの有効誘電体層１３３、この有効誘電体層１３３を互いに挟む第１内部電極１４１および第２内部電極１４２を含む。複数の無効誘電体層１３４のうちの１つの無効誘電体層１３４は、主静電容量部１０と隣接して位置している。具体的には、複数の無効誘電体層１３４のうちの１つの無効誘電体層１３４は、主静電容量部１０の第２主面１１２側に隣接して位置している。
本実施形態においては、歪み抑制部２０において、有効誘電体層１３３と無効誘電体層１３４とが１層ずつ交互に積層されている。すなわち、歪み抑制部２０の少なくとも１つの有効誘電体層１３３は歪み抑制部２０の無効誘電体層１３４に挟まれており、歪み抑制部２０の少なくとも１つの無効誘電体層１３４は歪み抑制部２０の有効誘電体層１３３に挟まれている。なお、歪み抑制部２０においては、たとえば、有効誘電体層１３３、有効誘電体層１３３、無効誘電体層１３４、無効誘電体層１３４の順に積層されているように、有効誘電体層１３３および無効誘電体層１３４の少なくとも一方が２つ連続して積層されていてもよい。
本実施形態においては、積層体１１０に含まれる全ての有効誘電体層１３３および全ての無効誘電体層１３４の厚さは略均一である。図５に示すように、有効誘電体層１３３および無効誘電体層１３４の各々の厚さの寸法はｔaである。
主静電容量部１０に含まれる有効誘電体層１３３の数量は、歪み抑制部２０に含まれる有効誘電体層１３３の数量より多い。主静電容量部１０は歪み抑制部２０より厚い。すなわち、図２に示すように、主静電容量部１０の厚さの寸法をｔ10、歪み抑制部２０の厚さの寸法をｔ20とすると、ｔ10＞ｔ20である。
歪み抑制部２０の中で最も第２主面１１２側に位置する有効誘電体層１３３を挟む１対の内部電極１４０のうちの第１主面１１１側に位置する内側指標内部電極１４２ｘと第２主面１１２との間の距離の寸法ｔ1は、主静電容量部１０の中で最も第２主面１１２側に位置する内部電極１４２ｙと内側指標内部電極１４２ｘとの間の距離の寸法ｔ2以下である。
本実施形態においては、積層体１１０の積層方向において、主静電容量部１０の中央１０ｃは積層体１１０の中央１１０ｃより第２主面１１２から離れている。すなわち、主静電容量部１０は、積層体１１０の積層方向において、第１主面１１１側に偏って位置している。
図５に示すように、歪み抑制部２０の中で最も第２主面１１２側に位置する有効誘電体層１３３を挟む１対の内部電極１４０のうちの第２主面１１２側に位置する外側指標内部電極１４１ｘと、内側指標内部電極１４２ｘと接続されている方の第２外部電極１２２との間の最短距離の寸法ｔcは、外側指標内部電極１４１ｘと内側指標内部電極１４２ｘとの間の最短距離の寸法ｔaより大きい。
以下、積層コンデンサ１００の各々の構成について詳細に説明する。
誘電体層１３０を構成する材料としては、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3またはＣａＺｒＯ3などを主成分とする誘電体セラミックスを用いることができる。また、これらの主成分に、副成分として、Ｍｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｃｏ化合物，Ｎｉ化合物または希土類化合物などが添加された誘電体セラミックスを、誘電体層１３０を構成する材料として用いてもよい。
内部電極１４０を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属、または、これらの金属の少なくとも１種を含む合金、たとえばＡｇとＰｄとの合金などを用いることができる。内部電極１４０の各々の厚さは、焼成後において０．３μｍ以上２．０μｍ以下であることが好ましい。
外部電極１２０は、積層体１１０の両端部を覆うように設けられた下地層と、この下地層を覆うように設けられためっき層とを含む。下地層を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属、または、これらの金属の少なくとも１種を含む合金、たとえばＡｇとＰｄとの合金などを用いることができる。下地層の厚さは、１０．０μｍ以上５０．０μｍ以下であることが好ましい。
下地層としては、積層体１１０の両端部に導電性ペーストを塗布して焼き付けたもの、または、内部電極１４０と同時に焼成したものでもよい。それ以外にも、下地層としては、積層体１１０の両端部にめっきすることにより形成したもの、または、積層体１１０の両端部に熱硬化性樹脂を含む導電性樹脂を塗布して硬化させたものでもよい。
めっき層を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属、または、これらの金属の少なくとも１種を含む合金、たとえばＡｇとＰｄとの合金などを用いることができる。
めっき層は、複数の層から構成されていてもよい。この場合、めっき層としては、Ｎｉめっき層の上にＳｎめっき層が形成された２層構造であることが好ましい。Ｎｉめっき層は、半田バリア層として機能する。Ｓｎめっき層は、半田との濡れ性が良好である。１層当たりのめっき層の厚さは、１．０μｍ以上１０．０μｍ以下であることが好ましい。
以下、本実施形態に係る積層コンデンサ１００の製造方法について説明する。
まず、セラミック粉末を含むセラミックペーストを、スクリーン印刷法などによりシート状に塗布して乾燥させることにより、セラミックグリーンシートを作製する。
作製した複数のセラミックグリーンシートのうちの一部において、セラミックグリーンシート上に、スクリーン印刷法またはグラビア印刷法などにより内部電極を形成するための導電ペーストを所定のパターンとなるように塗布する。このようにして、内部電極となる導電パターンが形成されたセラミックグリーンシートと、導電パターンが形成されていないセラミックグリーンシートとを用意する。なお、セラミックペーストと、内部電極を形成するための導電ペーストとには、公知のバインダーおよび溶媒が含まれていてもよい。
第１外層１３１を形成するために導電パターンが形成されていないセラミックグリーンシートを所定枚数積層し、その上に、主静電容量部１０を形成するために導電パターンが形成された複数のセラミックグリーンシートを順次積層し、その上に、歪み抑制部２０の有効誘電体層１３３および無効誘電体層１３４を形成するために導電パターンが形成された複数のセラミックグリーンシートを順次積層し、その上に、第２外層１３２を形成するために導電パターンが形成されていないセラミックグリーンシートを所定枚数積層することにより、マザー積層体を作製する。その後、静水圧プレスなどの手段により、マザー積層体を積層方向にプレスする。
ここで、第１内部電極１４１となる導電パターンが形成されたセラミックグリーンシートをＡパターン、第２内部電極１４２となる導電パターンが形成されたセラミックグリーンシートをＢパターンとしたときに、ＡパターンとＢパターンとを重ねることにより各導体パターンに挟まれるセラミックグリーンシートは、有効誘電体層１３３となる。
一方、Ａパターン同士またはＢパターン同士を重ねることにより各導体パターンに挟まれるセラミックグリーンシートは無効誘電体層１３４となる。Ａパターン、Ｂパターン、Ａパターン、Ｂパターンの順に、ＡパターンおよびＢパターンを交互に積層することにより、有効誘電体層１３３が連続して繰り返し積層された主静電容量部１０が形成される。一方、Ａパターン、Ａパターン、Ｂパターン、Ｂパターンの順に、ＡパターンおよびＢパターンをそれぞれ２つずつ繰り返し積層することにより、有効誘電体層１３３と無効誘電体層１３４とが交互に積層された歪み抑制部２０が形成される。
すなわち、導体パターンが形成されたセラミックグリーンシートについてＡパターンおよびＢパターンのみを用意することで主静電容量部１０と歪み抑制部２０とを形成することが可能になり、マザー積層体を容易かつ高速に製造することができる。なお、ＡパターンおよびＢパターンは、１種類の導体パターンが形成されたセラミックグリーンシートを積層時に位置をずらすことにより兼用して使用することができる。したがって、１種類の導体パターンが形成されたセラミックグリーンシートでマザー積層体を製造することができる。
次に、マザー積層体を所定の形状にカットして分割することにより、複数の直方体状の軟質積層体を作製する。なお、直方体状の軟質積層体をバレル研磨して、軟質積層体の角部を丸めてもよい。
軟質積層体を焼成することにより硬化させて、積層体１１０を作製する。焼成温度は、セラミック材料および導電材料の種類に応じて適宜設定され、たとえば、９００℃以上１３００℃以下の範囲内で設定される。
次に、外部電極形成用の導電ペーストを積層体１１０の両端部に各種印刷法またはディップ法などにより塗布し、外部電極形成用の導電ペーストを塗布した積層体１１０を加熱することにより下地層を設ける。外部電極形成用の導電ペーストを塗布した積層体１１０を加熱する温度は、７００℃以上９００℃以下であることが好ましい。
次に、下地層上に、めっき法により金属成分を付着させることによってめっき層を設ける。めっき層を設ける方法としては、電解めっき法が好ましい。
下地層を設ける工程およびめっき層を設ける工程により、内部電極１４０と電気的に接続されるように積層体１１０の両端部に外部電極１２０を設けることができる。上記の工程により、本実施形態に係る積層コンデンサ１００を作製することができる。
本実施形態に係る積層コンデンサ１００においては、歪み抑制部２０が、主静電容量部１０に隣接して位置して、互いに同じ外部電極１２０に接続された１対の内部電極１４０にそれぞれ挟まれた複数の無効誘電体層１３４および少なくとも１つの有効誘電体層１３３を含むことにより有効誘電体層１３３の電歪による積層体１１０の歪みを抑制する。
具体的には、積層コンデンサ１００に交流電圧または交流成分が重畳された直流電圧が印加された場合、有効誘電体層１３３に電歪が生ずる。交流電圧または交流成分の周期に合わせて電歪が繰り返し発生することにより、有効誘電体層１３３を振動源とする振動が発生する。最も多くの有効誘電体層１３３を含む主静電容量部１０において、積層体１１０における最も大きな歪み振動が発生する。
無効誘電体層１３４においては電歪がほとんど生じないため、歪み抑制部２０が無効誘電体層１３４を含むことにより積層体１１０の歪みを抑制することができる。無効誘電体層１３４を主静電容量部１０の第２主面１１２側に位置させることにより、主静電容量部１０において発生した積層体１１０の歪み振動の第２主面１１２側への伝播を無効誘電体層１３４によって抑制することができる。
歪み抑制部２０は、少なくとも１つの有効誘電体層１３３を含むため、歪み抑制部２０においても積層体１１０の歪み振動が発生する。それでも、主静電容量部１０において発生した積層体１１０の歪み振動と、歪み抑制部２０において発生した積層体１１０の歪み振動とは、無効誘電体層１３４によって分離された互いに離れた位置で発生するため、連続した位置で発生した場合に比べて、積層体１１０に生ずる歪み振動の振幅の絶対値が小さくなる。
また、本実施形態における歪み抑制部２０においては、複数の有効誘電体層１３３の各々が互いの間に位置する無効誘電体層１３４によって分離されている。歪み抑制部２０に含まれる複数の有効誘電体層１３３の各々から発生する歪み振動は、互いの間に位置する無効誘電体層１３４によって拘束され、さらに互いに干渉し合うため、積層体１１０に生ずる歪みが抑制される。
以下、本実施形態に係る積層コンデンサ１００を被実装体に実装した積層コンデンサ実装体について図を参照して説明する。
図６は、本発明の実施形態１に係る積層コンデンサ実装体の構成を示す断面図である。図６に示すように、本発明の実施形態１に係る積層コンデンサ実装体１００ｘは、積層コンデンサ１００と、積層コンデンサ１００が実装される回路基板などの被実装体１とを備える。積層コンデンサ１００は、第２主面１１２が被実装体１側に位置した状態で被実装体１に実装されている。
具体的には、被実装体１は、互いに間隔を置いて位置する第１ランド２１および第２ランド２２を表面に有する。積層コンデンサ１００の第１外部電極１２１と第１ランド２１とは、接合剤である半田３１によって電気的に接続されている。積層コンデンサ１００の第２外部電極１２２と第２ランド２２とは、接合剤である半田３２によって電気的に接続されている。半田３１，３２は、リフローにより設けられる。なお、接合剤は半田に限られず、外部電極１２０と第１および第２ランド２１，２２とを機械的および電気的に接合できる材料であればよい。
積層コンデンサ１００における積層体１１０の歪み振動が、半田３１，３２を通じて被実装体１に伝播することにより、被実装体１が可聴周波数域である２０Ｈｚ〜２０ｋＨｚの周波数で振動した場合、鳴きと呼ばれる可聴音(騒音)が発生する。
積層コンデンサ実装体１００ｘにおいては、積層コンデンサ１００にて歪み抑制部２０によって積層体１１０の歪みを抑制することにより、被実装体１に伝播する歪み振動を低減でき、ひいては鳴きを低減できる。
また、積層コンデンサ実装体１００ｘにおいては、第２主面１１２が被実装体１側に位置した状態で積層コンデンサ１００を被実装体１に実装することにより、積層コンデンサ１００の主静電容量部１０と被実装体１との間に無効誘電体層１３４を位置させることができるため、主静電容量部１０において発生した積層体１１０の歪み振動の第２主面１１２側への伝播を無効誘電体層１３４によって抑制することができる。
さらに、積層コンデンサ１００にて主静電容量部１０が積層体１１０の積層方向において第１主面１１１側に偏って位置しているため、積層コンデンサ実装体１００ｘにおいて、第２主面１１２が被実装体１側に位置した状態で積層コンデンサ１００を被実装体１に実装することにより、積層コンデンサ１００の主静電容量部１０と被実装体１との間の距離を長くすることができる。これにより、主静電容量部１０において発生した積層体１１０の歪み振動の伝播経路を長くして、被実装体１に伝播する歪み振動を低減し、ひいては鳴きを低減できる。
なお、主静電容量部１０において発生した積層体１１０の歪み振動の被実装体１への伝播を低減するためには、半田３１，３２が、積層体１１０の積層方向において、主静電容量部１０より下方に位置することが好ましい。すなわち、積層体１１０の積層方向において、半田３１，３２の上端が、主静電容量部１０の中で最も第２主面１１２側に位置する内部電極１４２ｙより下方に位置することが好ましい。
図６に示すように、積層コンデンサ実装体１００ｘにおいては、積層コンデンサ１００の歪み抑制部２０が少なくとも１つの有効誘電体層１３３を含むことにより、被実装体１の第１ランド２１および第２ランド２２と、半田３１，３２と、外側指標内部電極１４１ｘと、内側指標内部電極１４２ｘとを繋ぐ最短経路の回路ループ４０が形成されている。この回路ループ４０を小さくするほど、積層コンデンサ実装体１００ｘのＥＳＬを低減することができる。
鳴きを低減する観点から、積層コンデンサ１００の主静電容量部１０と被実装体１との間の距離を長くするためには、歪み抑制部２０の厚さの寸法ｔ20が大きいことが好ましい。ＥＳＬを低減する観点から、回路ループ４０を小さくするためには、内側指標内部電極１４２ｘと第２主面１１２との間の距離の寸法ｔ1が小さいことが好ましい。
上記のように、積層コンデンサ１００においては、内側指標内部電極１４２ｘと第２主面１１２との間の距離の寸法ｔ1が、主静電容量部１０の中で最も第２主面１１２側に位置する内部電極１４２ｙと内側指標内部電極１４２ｘとの間の距離の寸法ｔ2以下である。積層コンデンサ実装体１００ｘから生じる騒音の音圧を低下させるためには、上記寸法ｔ1および上記寸法ｔ2の両方とも大きい方が好ましいが、ＥＳＬを抑制しつつ鳴きを低減するには、上記寸法ｔ1を大きくするよりも上記寸法ｔ2を大きくすることの方が望ましい。上記寸法ｔ1が小さくなるほど積層コンデンサ実装体１００ｘから生じる騒音は大きくなるが、上記寸法ｔ2が大きくなることによって騒音を小さくする作用が働く。そのため、上記寸法ｔ1を小さくしつつ上記寸法ｔ2を大きくすることによる積層コンデンサ実装体１００ｘから生じる騒音の音圧の変化幅は圧縮され、上記寸法ｔ1を小さくすることによる鳴きに対する影響が緩和される。よって、ｔ1≦ｔ2の関係を満たすことにより、積層コンデンサ実装体のＥＳＬを抑制しつつ鳴きをさらに低減できる。これにより、積層コンデンサ実装体１００ｘにおいて、ｔ10＞ｔ20の関係を満たす範囲内で回路ループ４０を小さくしてＥＳＬを低減しつつ、歪み抑制部２０の厚さの寸法ｔ20を大きくして鳴きを低減することができる。
ただし、内側指標内部電極１４２ｘと第２主面１１２との間の距離の寸法ｔ1が小さすぎると積層コンデンサ１００の信頼性が低下するため、積層コンデンサ１００においては、図５に示すように、外側指標内部電極１４１ｘと第２外部電極１２２との間の最短距離の寸法ｔcが、外側指標内部電極１４１ｘと内側指標内部電極１４２ｘとの間の最短距離の寸法ｔaより大きいことが好ましい。
その理由は下記のとおりである。積層コンデンサ実装体１００ｘにおいて被実装体１側に位置する第２主面１１２を覆っている部分の外部電極１２０は、外部からもたらされる水分を保持しやすい。
積層コンデンサ１００に交流電圧または交流成分が重畳された直流電圧が印加された際、外側指標内部電極１４１ｘと内側指標内部電極１４２ｘとの間、および、外側指標内部電極１４１ｘと第２外部電極１２２との間の両方において電位差が生じる。第２外部電極１２２が水分を保持している場合、外側指標内部電極１４１ｘと第２外部電極１２２と間の電位差によって短絡が生じやすくなり、積層コンデンサ１００の信頼性が低下する。そのため、ｔc＞ｔaの関係を満たすことにより、積層コンデンサ１００の信頼性を維持しつつＥＳＬを低減することができる。
外側指標内部電極１４１ｘと第２外部電極１２２との間の間隔が狭すぎる場合、その間の誘電体層で電歪が生じて、鳴きが増大するおそれがある。このような観点からも、ｔc＞ｔaの関係を満たすことが好ましい。
本実施形態においては、積層体１１０は、第１外層１３１と接して、静電容量の発現に実質的に寄与しない少なくとも１つの内部導体１４９を含む。この内部導体１４９は、主静電容量部１０の中で最も第１主面１１１側に位置する内部電極１４０と同じ外部電極１２０に接続している。第１外層１３１と接する内部導体１４９は、第１外層１３１の剛性を上げる機能を有し、主静電容量部１０の歪みを拘束する。主静電容量部１０の歪みを拘束する観点からは、内部導体１４９は、主静電容量部１０の近くに位置することが好ましく、主静電容量部１０の中で最も第１主面１１１側に位置する内部電極１４０と内部導体１４９と間の間隔は、主静電容量部１０に含まれる有効誘電体層１３３の厚さと実質的に同じであることが好ましい。
また、本実施形態においては、積層体１１０は、第２外層１３２と接して、静電容量の発現に実質的に寄与しない少なくとも１つの内部導体１４９を含む。この内部導体１４９は、歪み抑制部２０の外側指標内部電極１４１ｘと同じ外部電極１２０に接続している。第２外層１３２と接する内部導体１４９は、第２外層１３２の剛性を上げる機能を有し、主静電容量部１０において発生した積層体１１０の歪み振動の第２主面１１２側(すなわち、被実装体１)への伝播を抑制する。
以下、本実施形態に係る複数の積層コンデンサ１００を含む積層コンデンサ連について図を参照して説明する。
図７は、本発明の実施形態１に係る積層コンデンサ連の構成を示す平面図である。図８は、図７の積層コンデンサ連をＶＩＩＩ−ＶＩＩＩ線矢印方向から見た断面図である。
図７，８に示すように、本発明の実施形態１に係る積層コンデンサ連１００ｓは、複数の積層コンデンサ１００と、複数の積層コンデンサ１００をそれぞれ収納する複数の凹部５ｈが間隔を置いて設けられた長尺状のキャリアテープ５、および、キャリアテープ５に貼り付けられて複数の凹部５ｈを塞ぐカバーテープ６を含む包装体４とを備える。複数の積層コンデンサ１００は、第２主面１１２が複数の凹部５ｈの底５ｂ側に位置した状態で複数の凹部５ｈ内にそれぞれ収納されている。
積層コンデンサ連１００ｓに含まれる複数の積層コンデンサ１００は、包装体４から１つずつ取り出されて被実装体１に実装される。具体的には、キャリアテープ５からカバーテープ６を剥がした状態で、積層コンデンサ１００の第１主面１１１側を吸着して保持することにより、積層コンデンサ１００をキャリアテープ５から１つずつ取り出して被実装体１に実装する。その結果、積層コンデンサ１００の第２主面１１２が被実装体１側に位置した状態で、積層コンデンサ１００が被実装体１に実装される。
すなわち、本発明の実施形態１に係る積層コンデンサ連１００ｓを用いることにより、本発明の実施形態１に係る積層コンデンサ実装体１００ｘを容易に製造することができる。
以下、本発明の実施形態２に係る積層コンデンサ、これを含む積層コンデンサ連および積層コンデンサ実装体について説明する。なお、以下の実施形態の説明においては、実施形態１に係る積層コンデンサ、これを含む積層コンデンサ連および積層コンデンサ実装体と異なる構成のみ説明し、同様である構成については説明を繰り返さない。
(実施形態２)
図９は、本発明の実施形態２に係る積層コンデンサの構成を示す断面図である。図１０は、図９の積層コンデンサの第１主面側の端部を拡大した断面図である。なお、図９においては、図２と同一の断面視にて図示している。
図９，１０に示すように、本発明の実施形態２に係る積層コンデンサ１００ｂは、積層体１１０は、主静電容量部１０と第１主面１１１とに挟まれて位置する他の歪み抑制部２０をさらに含む。他の歪み抑制部２０は、互いに同じ外部電極１２０に接続された１対の内部電極１４０にそれぞれ挟まれた複数の他の無効誘電体層１３４および少なくとも１つの有効誘電体層１３３を含む。複数の他の無効誘電体層１３４のうちの１つの他の無効誘電体層１３４は、主静電容量部１０と隣接して位置している。具体的には、複数の他の無効誘電体層１３４のうちの１つの他の無効誘電体層１３４は、主静電容量部１０の第１主面１１１側に隣接して位置している。
本実施形態においては、積層体１１０に含まれる全ての有効誘電体層１３３および全ての他の無効誘電体層１３４の厚さは略均一である。図１０に示すように、有効誘電体層１３３および他の無効誘電体層１３４の各々の厚さの寸法はｔaである。
主静電容量部１０に含まれる有効誘電体層１３３の数量は、他の歪み抑制部２０に含まれる有効誘電体層１３３の数量より多い。主静電容量部１０は他の歪み抑制部２０より厚い。すなわち、図９に示すように、主静電容量部１０の厚さの寸法をｔ10、他の歪み抑制部２０の厚さの寸法をｔ20とすると、ｔ10＞ｔ20である。
他の歪み抑制部２０の中で最も第１主面１１１側に位置する有効誘電体層１３３を挟む１対の内部電極１４０のうちの第２主面１１２側に位置する他の内側指標内部電極１４１ｘと第１主面１１１との間の距離の寸法ｔ1は、主静電容量部１０の中で最も第１主面１１１側に位置する内部電極１４１ｙと他の内側指標内部電極１４１ｘとの間の距離の寸法ｔ2以下である。
本実施形態においては、積層体１１０の積層方向において、主静電容量部１０の中央１０ｃは積層体１１０の中央１１０ｃと重なっている。すなわち、主静電容量部１０は、積層体１１０の積層方向において、積層体１１０の中央に位置している。
図１０に示すように、他の歪み抑制部２０の中で最も第１主面１１１側に位置する有効誘電体層１３３を挟む１対の内部電極１４０のうちの第１主面１１１側に位置する他の外側指標内部電極１４２ｘと、他の内側指標内部電極１４１ｘと接続されている方の第１外部電極１２１との間の最短距離の寸法ｔcは、他の外側指標内部電極１４２ｘと他の内側指標内部電極１４１ｘとの間の最短距離の寸法ｔaより大きい。
本実施形態に係る積層コンデンサ１００ｂにおいては、他の歪み抑制部２０が、主静電容量部１０に隣接して位置して、互いに同じ外部電極１２０に接続された１対の内部電極１４０にそれぞれ挟まれた複数の他の無効誘電体層１３４および少なくとも１つの有効誘電体層１３３を含むことにより有効誘電体層１３３の電歪による積層体１１０の歪みを抑制する。
具体的には、積層コンデンサ１００ｂに交流電圧または交流成分が重畳された直流電圧が印加された場合、有効誘電体層１３３に電歪が生ずる。交流電圧または交流成分の周期に合わせて電歪が繰り返し発生することにより、有効誘電体層１３３を振動源とする振動が発生する。最も多くの有効誘電体層１３３を含む主静電容量部１０において、積層体１１０における最も大きな歪み振動が発生する。
他の無効誘電体層１３４においては電歪がほとんど生じないため、他の歪み抑制部２０が他の無効誘電体層１３４を含むことにより積層体１１０の歪みを抑制することができる。他の無効誘電体層１３４を主静電容量部１０の第１主面１１１側に位置させることにより、主静電容量部１０において発生した積層体１１０の歪み振動の第１主面１１１側への伝播を他の無効誘電体層１３４によって抑制することができる。
他の歪み抑制部２０は、少なくとも１つの有効誘電体層１３３を含むため、他の歪み抑制部２０においても積層体１１０の歪み振動が発生する。それでも、主静電容量部１０において発生した積層体１１０の歪み振動とは、無効誘電体層１３４によって分離された互いに離れた位置で発生するため、連続した位置で発生した場合に比べて、積層体１１０に生ずる歪み振動の振幅の絶対値が小さくなる。
上記のように、本実施形態に係る積層コンデンサ１００ｂにおいては、主静電容量部１０において発生した積層体１１０の歪み振動の第１主面１１１側への伝播および第２主面１１２側への伝播の両方を抑制することができる。そのため、積層コンデンサ１００ｂを被実装体１に実装する際には、積層コンデンサ１００ｂの第１主面１１１および第２主面１１２のいずれが被実装体１側に位置していてもよい。
積層コンデンサ１００ｂの第２主面１１２が被実装体１側に位置している場合、他の歪み抑制部２０が、主静電容量部１０の歪みを拘束する。また、他の歪み抑制部２０の内部電極１４０が他の歪み抑制部２０の剛性を上げ、第１外層１３１と接する内部導体１４９が第１外層１３１の剛性を上げることによって、主静電容量部１０の歪みを拘束する効果が増大する。さらに、第２外層１３２と接する内部導体１４９が第２外層１３２の剛性を上げることにより、主静電容量部１０において発生した積層体１１０ｂの歪み振動の被実装体１への伝播を抑制することができる。
逆に、積層コンデンサ１００ｂの第１主面１１１が被実装体１側に位置している場合、歪み抑制部２０が、主静電容量部１０の歪みを拘束する。また、他の歪み抑制部２０の内部電極１４０が他の歪み抑制部２０の剛性を上げ、第２外層１３２と接する内部導体１４９が第２外層１３２の剛性を上げることによって、主静電容量部１０の歪みを拘束する効果が増大する。さらに、第１外層１３１と接する内部導体１４９が第１外層１３１の剛性を上げることにより、主静電容量部１０において発生した積層体１１０ｂの歪み振動の被実装体１への伝播を抑制することができる。
したがって、本実施形態に係る複数の積層コンデンサ１００ｂを含む積層コンデンサ連においては、複数の凹部５ｈ内にそれぞれ収納された複数の積層コンデンサ１００ｂの各々は、第１主面１１１および第２主面１１２のいずれが複数の凹部５ｈの底５ｂ側に位置していてもよい。
これにより、キャリアテープ５の複数の凹部５ｈ内に複数の積層コンデンサ１００ｂをそれぞれ収納する際に、積層コンデンサ１００ｂの第１主面１１１と第２主面１１２とを区別する必要性をなくすことができる。よって、容易に積層コンデンサ連を製造することができる。
本実施形態においては、他の内側指標内部電極１４１ｘと第１主面１１１との間の距離の寸法ｔ1が小さすぎると積層コンデンサ１００ｂの信頼性が低下するため、積層コンデンサ１００ｂにおいては、図１０に示すように、他の外側指標内部電極１４２ｘと第１外部電極１２１との間の最短距離の寸法ｔcが、他の外側指標内部電極１４２ｘと他の内側指標内部電極１４１ｘとの間の最短距離の寸法ｔaより大きいことが好ましい。
その理由は下記のとおりである。積層コンデンサ実装体において被実装体１側に第１主面１１１が位置している場合、第１主面１１１を覆っている部分の外部電極１２０は、外部からもたらされる水分を保持しやすい。
積層コンデンサ１００ｂに交流電圧または交流成分が重畳された直流電圧が印加された際、他の外側指標内部電極１４２ｘと他の内側指標内部電極１４１ｘとの間、および、他の外側指標内部電極１４２ｘと第１外部電極１２１との間の両方において電位差が生じる。第１外部電極１２１が水分を保持している場合、他の外側指標内部電極１４２ｘと第１外部電極１２１と間の電位差によって短絡が生じやすくなり、積層コンデンサ１００ｂの信頼性が低下する。そのため、ｔc＞ｔaの関係を満たすことにより、積層コンデンサ１００ｂの信頼性を維持しつつＥＳＬを低減することができる。
以下、本発明の実施形態３に係る積層コンデンサ、これを含む積層コンデンサ連および積層コンデンサ実装体について説明する。
(実施形態３)
図１１は、本発明の実施形態３に係る積層コンデンサの構成を示す断面図である。なお、図１１においては、図２と同一の断面視にて図示している。
図１１に示すように、本発明の実施形態３に係る積層コンデンサ１００ｃにおいては、主静電容量部１０と隣接して位置する無効誘電体層１３４は、主静電容量部１０における各々の有効誘電体層１３３より厚い。各々の有効誘電体層１３３の厚さの寸法をｔa、主静電容量部１０と隣接して位置する無効誘電体層１３４の厚さの寸法をｔbとすると、ｔb＞２ｔaである。
主静電容量部１０と隣接して位置する無効誘電体層１３４の厚さの寸法ｔbが大きいほど、積層体１１０の歪みを抑制する効果が大きくなる。よって、ｔb＞２ｔaを満たすことにより、鳴きを効果的に低減することができる。
さらに、主静電容量部１０と隣接して位置する無効誘電体層１３４の厚さの寸法ｔbが、内側指標内部電極１４２ｘと第２主面１１２との間の距離の寸法ｔ1より大きいことが好ましい。内側指標内部電極１４２ｘと第２主面１１２との間の距離の寸法ｔ1が小さいほど、ＥＳＬを低減する効果が大きくなる。よって、ｔb＞ｔ1の関係を満たすことにより、鳴きおよびＥＳＬを効果的に低減することができる。
なお、実施形態２に係る積層コンデンサ１００ｂに本実施形態を適用した場合には、主静電容量部１０と隣接して位置する他の無効誘電体層１３４は、主静電容量部１０における各々の有効誘電体層１３３より厚い。
具体的には、主静電容量部１０と隣接して位置する他の無効誘電体層１３４は、主静電容量部１０における各々の有効誘電体層１３３より厚い。各々の有効誘電体層１３３の厚さの寸法をｔa、主静電容量部１０と隣接して位置する他の無効誘電体層１３４の厚さの寸法をｔbとすると、ｔb＞２ｔaである。
以下、本発明の実施形態４に係る積層コンデンサ、これを含む積層コンデンサ連および積層コンデンサ実装体について説明する。
(実施形態４)
図１２は、本発明の実施形態４に係る積層コンデンサの構成を示す断面図である。図１３は、図１２の積層コンデンサをＸＩＩＩ−ＸＩＩＩ線矢印方向から見た断面図である。図１４は、図１２の積層コンデンサをＸＩＶ−ＸＩＶ線矢印方向から見た断面図である。
図１２〜１４に示すように、本発明の実施形態４に係る積層コンデンサ１００ｄにおいては、歪み抑制部２０に含まれる各々の有効誘電体層１３３当たりの静電容量は、主静電容量部１０に含まれる各々の有効誘電体層１３３当たりの静電容量より小さい。すなわち、歪み抑制部２０の有効誘電体層１３３をそれぞれ含む単位コンデンサの静電容量は、主静電容量部１０の有効誘電体層１３３をそれぞれ含む単位コンデンサの静電容量より小さい。
本実施形態においては、歪み抑制部２０の有効誘電体層１３３をそれぞれ含む単位コンデンサの静電容量は、主静電容量部１０の有効誘電体層１３３をそれぞれ含む単位コンデンサの静電容量の８０％以下である。
ここで、コンデンサの静電容量Ｃは、有効誘電体層１３３の誘電率をε、内部電極１４０同士が互いに対向している面積をｓ、および、内部電極１４０同士の間隔をｄとすると、Ｃ＝εｓ／ｄを満たす。
上記の式からも分かるとおり、コンデンサの静電容量Ｃを変更するためには、有効誘電体層１３３の誘電率ε、内部電極１４０同士が互いに対向している面積ｓ、および、内部電極１４０同士の間隔ｄのいずれかを変更すればよい。
本実施形態においては、内部電極１４０同士が互いに対向している面積ｓを変更している。具体的には、歪み抑制部２０の有効誘電体層１３３をそれぞれ含む単位コンデンサの静電容量を、主静電容量部１０の有効誘電体層１３３をそれぞれ含む単位コンデンサの静電容量より小さくするために、歪み抑制部２０の有効誘電体層１３３をそれぞれ挟む内部電極１４０同士が互いに対向している面積を、主静電容量部１０に含まれる有効誘電体層１３３をそれぞれ挟む内部電極１４０同士が互いに対向している面積の８０％以下としている。
さらに具体的には、図１２に示すように、歪み抑制部２０の有効誘電体層１３３をそれぞれ挟む内部電極１４０同士が互いに対向している長さの寸法を、主静電容量部１０に含まれる有効誘電体層１３３をそれぞれ挟む内部電極１４０同士が互いに対向している長さの寸法より小さくしつつ、図３，４，１３，１４に示すように、歪み抑制部２０の有効誘電体層１３３をそれぞれ挟む内部電極１４０同士が互いに対向している幅の寸法を、主静電容量部１０に含まれる有効誘電体層１３３をそれぞれ挟む内部電極１４０同士が互いに対向している幅の寸法より小さくしている。
また、内部電極１４０同士が互いに対向している面積ｓを変更する代わりに、内部電極１４０同士の間隔ｄを変更してもよい。具体的には、歪み抑制部２０の有効誘電体層１３３をそれぞれ含む単位コンデンサの静電容量を、主静電容量部１０の有効誘電体層１３３をそれぞれ含む単位コンデンサの静電容量より小さくするために、歪み抑制部２０の有効誘電体層１３３をそれぞれ挟む内部電極１４０同士の間隔の寸法を、主静電容量部１０に含まれる有効誘電体層１３３をそれぞれ挟む内部電極１４０同士の間隔の寸法の１２５％以上としてもよい。
さらに、内部電極１４０同士が互いに対向している面積ｓを変更する代わりに、有効誘電体層１３３の誘電率εを変更してもよい。具体的には、歪み抑制部２０の有効誘電体層１３３をそれぞれ含む単位コンデンサの静電容量を、主静電容量部１０の有効誘電体層１３３をそれぞれ含む単位コンデンサの静電容量より小さくするために、歪み抑制部２０に含まれる有効誘電体層１３３の誘電率を、主静電容量部１０に含まれる有効誘電体層１３３の誘電率の８０％以下としてもよい。
上記のように、歪み抑制部２０の有効誘電体層１３３をそれぞれ含む単位コンデンサの静電容量を、主静電容量部１０の有効誘電体層１３３をそれぞれ含む単位コンデンサの静電容量より小さくすることにより、歪み抑制部２０において発生する積層体１１０の歪み振動を低減することができる。これにより、被実装体１に伝播する歪み振動を低減でき、ひいては鳴きを低減できる。
なお、実施形態２に係る積層コンデンサ１００ｂに本実施形態を適用した場合には、他の歪み抑制部２０に含まれる各々の有効誘電体層１３３当たりの静電容量は、主静電容量部１０に含まれる各々の有効誘電体層１３３当たりの静電容量より小さい。
具体的には、他の歪み抑制部２０に含まれる有効誘電体層１３３をそれぞれ挟む内部電極１４０同士が互いに対向している面積を、主静電容量部１０に含まれる有効誘電体層１３３をそれぞれ挟む内部電極１４０同士が互いに対向している面積の８０％以下とする。または、他の歪み抑制部２０の有効誘電体層１３３をそれぞれ挟む内部電極１４０同士の間隔の寸法を、主静電容量部１０に含まれる有効誘電体層１３３をそれぞれ挟む内部電極１４０同士の間隔の寸法の１２５％以上とする。または、他の歪み抑制部２０に含まれる有効誘電体層１３３の誘電率を、主静電容量部１０に含まれる有効誘電体層１３３の誘電率の８０％以下とする。
以下、本発明の実施形態５に係る積層コンデンサ、これを含む積層コンデンサ連および積層コンデンサ実装体について説明する。
(実施形態５)
図１５は、本発明の実施形態５に係る積層コンデンサの外観を示す斜視図である。図１６は、本発明の実施形態５に係る積層コンデンサ実装体の構成を図１５のＸＶＩ−ＸＶＩ線矢印方向から見た示す断面図である。
図１５，１６に示すように、本発明の実施形態５に係る積層コンデンサ１００ｅにおいては、１対の外部電極１２０は、積層体１１０の幅方向Ｗの両側に設けられている。具体的には、１対の外部電極１２０は、積層体１１０の幅方向Ｗの第１側面１１３側に設けられた第１外部電極１２１、および、積層体１１０の幅方向Ｗの第２側面１１４側に設けられた第２外部電極１２２により構成されている。
内部電極１４０は、第１外部電極１２１に電気的に接続された複数の第１内部電極１４１、および、第２外部電極１２２に電気的に接続された複数の第２内部電極１４２により構成されている。第１内部電極１４１および第２内部電極１４２の各々は、平面視にて略矩形状である。第１内部電極１４１と第２内部電極１４２とは、有効誘電体層１３３を間に挟んで互いに対向するように配置されている。
本実施形態においては、複数の第１内部電極１４１と第１外部電極１２１とは第１側面１１３にて接続されている。複数の第２内部電極１４２と第２外部電極１２２とは第２側面１１４にて接続されている。
その結果、本発明の実施形態５に係る積層コンデンサ実装体１００ｙにおいては、実施形態１に係る積層コンデンサ実装体１００ｘに比較して、第１外部電極１２１と第２外部電極１２２との間隔が短くなる。それに従い、被実装体１において、第１ランド２１と第２ランド２２との間隔が短くなる。
積層コンデンサ１００ｅにおける積層体１１０の歪み振動が被実装体１に伝播することにより被実装体１が振動する際、被実装体１は第１ランド２１と第２ランド２２との間にて伸縮を繰り返す。そのため、第１ランド２１と第２ランド２２との間隔を短くすることにより、被実装体１の伸縮長さを短くできるため、被実装体１の振動を抑制でき、ひいては鳴きを低減できる。
また、第１ランド２１と第２ランド２２との間隔を短くすることにより、被実装体１の第１ランド２１および第２ランド２２と、半田３１，３２と、外側指標内部電極１４１ｘと、内側指標内部電極１４２ｘとを繋ぐ最短経路の回路ループ４０を小さくできる。そのため、本実施形態に係る積層コンデンサ実装体１００ｙは、実施形態１に係る積層コンデンサ実装体１００ｘに比較して、ＥＳＬをさらに低減することができる。
以下、積層コンデンサの内部の厚さおよび距離の測定方法について説明する。
まず、積層コンデンサを樹脂埋めする。樹脂埋めした積層コンデンサを研磨することにより、積層体の中心を通りかつ積層体の側面に平行なＬＴ断面を露出させる。露出させたＬＴ断面に対してイオンミリングを行ない、研磨によるダレを除去する。その後、露出したＬＴ断面を走査型電子顕微鏡で観察する。
図１７は、積層コンデンサのＬＴ断面を走査型電子顕微鏡で観察した拡大像の一例を示す図である。図１７においては、積層コンデンサにて樹脂９と接している第２主面１１２側の一部を図示している。
積層コンデンサの内部の厚さまたは距離を測定する際には、まず、図１７に示すように、積層コンデンサのＬＴ断面を走査型電子顕微鏡で観察した拡大像において、積層体の積層方向に延びてかつ積層体の長手方向Ｌの中央を通る直線Ｌｃを引く。次に、直線Ｌｃと平行な複数の直線を等間隔(ピッチＳ)に引く。ピッチＳは、測定しようとする厚さまたは距離の５倍〜１０倍程度で決めればよく、たとえば、厚さが１μｍの誘電体層を測る場合には、ピッチＳ＝５μｍとする。また、直線Ｌｃの両側に同じ本数の直線を引く。すなわち、直線Ｌｃを合わせて奇数本の直線を引く。図１７においては、直線Ｌａ〜直線Ｌｅまでの５本の直線を図示している。
次に、直線Ｌａ〜直線Ｌｅの各直線上において、厚さまたは距離を測定する。ただし、直線Ｌａ〜直線Ｌｅの各直線上において、内部電極が欠損して、この内部電極を挟む誘電体層同士が繋がっている場合、または、測定位置の拡大像が不明瞭である場合は、さらに直線Ｌｃから離れた直線上において、厚さまたは距離を測定する。
たとえば、有効誘電体層１３３の厚さを測定する際には、図１７に示すように、直線Ｌａ上の厚さＤ1、直線Ｌｂ上の厚さＤ2、直線Ｌｃ上の厚さＤ3、直線Ｌｄ上の厚さＤ4、および、直線Ｌｅ上の厚さＤ5を測定し、これらの平均値を有効誘電体層１３３の厚さとする。
同様に、第２外層１３２の厚さを測定する際には、図１７に示すように、直線Ｌａ上の厚さＥ1、直線Ｌｂ上の厚さＥ2、直線Ｌｃ上の厚さＥ3、直線Ｌｄ上の厚さＥ4、および、直線Ｌｅ上の厚さＥ5を測定し、これらの平均値を第２外層１３２の厚さとする。
たとえば、主静電容量部１０の複数の有効誘電体層１３３の平均厚さを算出する際には、主静電容量部１０の厚さ方向Ｔの略中央に位置する有効誘電体層１３３とその両側にそれぞれ位置する２層ずつの有効誘電体層１３３とを合わせた５層の有効誘電体層１３３の各々について上記の方法により厚さを測定し、その平均値を主静電容量部１０の複数の有効誘電体層１３３の平均厚さとする。
なお、有効誘電体層１３３の積層数が５層未満である場合には、全ての有効誘電体層１３３について上記の方法により厚さを測定し、その平均値を複数の有効誘電体層１３３の平均厚さとする。
たとえば、第２主面１１２から内側指標内部電極１４２ｘまでの距離を測定する際には、図１７に示すように、直線Ｌａ上の距離Ｌ1、直線Ｌｂ上の距離Ｌ2、直線Ｌｃ上の距離Ｌ3、直線Ｌｄ上の距離Ｌ4、および、直線Ｌｅ上の距離Ｌ5を測定し、これらの平均値を第２主面１１２から内側指標内部電極１４２ｘまでの距離とする。
今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ 被実装体、４ 包装体、５ キャリアテープ、５ｂ 底、５ｈ 凹部、６ カバーテープ、９ 樹脂、１０ 主静電容量部、２０ 歪み抑制部、２１ 第１ランド、２２ 第２ランド、３１，３２ 半田、４０ 回路ループ、１００，１００ｂ，１００ｃ，１００ｄ，１００ｅ 積層コンデンサ、１００ｓ 積層コンデンサ連、１００ｘ，１００ｙ 積層コンデンサ実装体、１１０ 積層体、１１１ 第１主面、１１２ 第２主面、１１３ 第１側面、１１４ 第２側面、１１５ 第１端面、１１６ 第２端面、１２０ 外部電極、１２１ 第１外部電極、１２２ 第２外部電極、１３０ 誘電体層、１３１ 第１外層、１３２ 第２外層、１３３ 有効誘電体層、１３４ 無効誘電体層、１４０，１４１ｙ，１４２ｙ 内部電極、１４１ 第１内部電極、１４１ｘ 外側指標内部電極，他の内側指標内部電極、１４２ｘ 内側指標内部電極，他の外側指標内部電極、１４２ 第２内部電極、１４９ 内部導体。

Claims (19)

  1. 誘電体層と内部電極とが交互に積層されて構成され、積層方向において互いに反対側に位置する第１主面および第２主面を有する積層体と、
    前記積層体の表面の一部に設けられて前記内部電極と電気的に接続された１対の外部電極とを備え、
    前記積層体は、
    互いに異なる前記外部電極に接続された１対の内部電極に挟まれた有効誘電体層および該１対の内部電極が積層された主静電容量を発現する主静電容量部と、
    前記主静電容量部と前記第２主面とに挟まれて位置する歪み抑制部とを含み、
    前記歪み抑制部は、互いに同じ前記外部電極に接続された１対の内部電極にそれぞれ挟まれた複数の無効誘電体層、少なくとも１つの有効誘電体層および該有効誘電体層の各々を挟む複数の内部電極を含むことにより前記主静電容量部の前記有効誘電体層の電歪による前記積層体の歪みを抑制し、
    前記複数の無効誘電体層のうちの１つの無効誘電体層は、前記主静電容量部と隣接して位置し、
    前記主静電容量部に含まれる前記有効誘電体層の数量は、前記歪み抑制部に含まれる前記有効誘電体層の数量より多く、
    前記主静電容量部は前記歪み抑制部より厚く、
    前記歪み抑制部の中で最も第２主面側に位置する前記有効誘電体層を挟む前記１対の内部電極のうちの第１主面側に位置する内側指標内部電極と前記第２主面との間の距離は、前記主静電容量部の中で最も第２主面側に位置する前記内部電極と前記内側指標内部電極との間の距離以下である、積層コンデンサ。
  2. 前記歪み抑制部の中で最も第２主面側に位置する前記有効誘電体層を挟む前記１対の内部電極のうちの第２主面側に位置する外側指標内部電極と、前記内側指標内部電極と接続されている方の前記外部電極との間の最短距離は、前記外側指標内部電極と前記内側指標内部電極との間の最短距離より大きい、請求項１に記載の積層コンデンサ。
  3. 前記積層体の積層方向において、前記主静電容量部の中央は前記積層体の中央より前記第２主面から離れている、請求項１または請求項２に記載の積層コンデンサ。
  4. 前記積層体は、前記主静電容量部と前記第１主面とに挟まれて位置する他の歪み抑制部をさらに含み、
    前記他の歪み抑制部は、互いに同じ前記外部電極に接続された１対の内部電極にそれぞれ挟まれた複数の他の無効誘電体層および少なくとも１つの前記有効誘電体層を含むことにより前記有効誘電体層の電歪による前記積層体の歪みを抑制し、
    前記複数の他の無効誘電体層のうちの１つの他の無効誘電体層は、前記主静電容量部と隣接して位置し、
    前記主静電容量部に含まれる前記有効誘電体層の数量は、前記他の歪み抑制部に含まれる前記有効誘電体層の数量より多く、
    前記主静電容量部は前記他の歪み抑制部より厚く、
    前記他の歪み抑制部の中で最も第１主面側に位置する前記有効誘電体層を挟む前記１対の内部電極のうちの第２主面側に位置する他の内側指標内部電極と前記第１主面との間の距離は、前記主静電容量部の中で最も第１主面側に位置する前記内部電極と前記他の内側指標内部電極との間の距離以下である、請求項１から請求項３のいずれか１項に記載の積層コンデンサ。
  5. 前記他の歪み抑制部の中で最も第１主面側に位置する前記有効誘電体層を挟む前記１対の内部電極のうちの第１主面側に位置する他の外側指標内部電極と、前記他の内側指標内部電極と接続されている方の前記外部電極との間の最短距離は、前記他の外側指標内部電極と前記他の内側指標内部電極との間の最短距離より大きい、請求項４に記載の積層コンデンサ。
  6. 前記積層体は、前記第１主面と前記第２主面とを結び互いに対向する第１端面および第２端面、前記第１主面と前記第２主面とを結ぶとともに前記第１端面と前記第２端面とを結んで互いに対向する第１側面および第２側面をさらに有し、
    前記第１側面と前記第２側面との最短距離は、前記第１端面と前記第２端面との最短距離未満であり、
    前記１対の内部電極のうちの一方は、前記第１端面にて前記１対の外部電極のうちの一方と接続され、
    前記１対の内部電極のうちの他方は、前記第２端面にて前記１対の外部電極のうちの他方と接続されている、請求項１から請求項５のいずれか１項に記載の積層コンデンサ。
  7. 前記積層体は、前記第１主面と前記第２主面とを結び互いに対向する第１端面および第２端面、前記第１主面と前記第２主面とを結ぶとともに前記第１端面と前記第２端面とを結んで互いに対向する第１側面および第２側面をさらに有し、
    前記第１側面と前記第２側面との最短距離は、前記第１端面と前記第２端面との最短距離未満であり、
    前記１対の内部電極のうちの一方は、前記第１側面にて前記１対の外部電極のうちの一方と接続され、
    前記１対の内部電極のうちの他方は、前記第２側面にて前記１対の外部電極のうちの他方と接続されている、請求項１から請求項５のいずれか１項に記載の積層コンデンサ。
  8. 前記主静電容量部と隣接して位置する前記無効誘電体層は、前記主静電容量部における各々の前記有効誘電体層より厚い、請求項１から請求項７のいずれか１項に記載の積層コンデンサ。
  9. 前記主静電容量部と隣接して位置する前記他の無効誘電体層は、前記主静電容量部における各々の前記有効誘電体層より厚い、請求項４または請求項５に記載の積層コンデンサ。
  10. 前記歪み抑制部に含まれる各々の前記有効誘電体層当たりの静電容量は、前記主静電容量部に含まれる各々の前記有効誘電体層当たりの静電容量より小さい、請求項１から請求項９のいずれか１項に記載の積層コンデンサ。
  11. 前記他の歪み抑制部に含まれる各々の前記有効誘電体層当たりの静電容量は、前記主静電容量部に含まれる各々の前記有効誘電体層当たりの静電容量より小さい、請求項４または請求項５に記載の積層コンデンサ。
  12. 前記歪み抑制部に含まれる前記有効誘電体層をそれぞれ挟む前記内部電極同士が互いに対向している面積は、前記主静電容量部に含まれる前記有効誘電体層をそれぞれ挟む前記内部電極同士が互いに対向している面積より小さい、請求項１０に記載の積層コンデンサ。
  13. 前記他の歪み抑制部に含まれる前記有効誘電体層をそれぞれ挟む前記内部電極同士が互いに対向している面積は、前記主静電容量部に含まれる前記有効誘電体層をそれぞれ挟む前記内部電極同士が互いに対向している面積より小さい、請求項１１に記載の積層コンデンサ。
  14. 前記歪み抑制部に含まれる前記有効誘電体層の誘電率は、前記主静電容量部に含まれる前記有効誘電体層の誘電率より小さい、請求項１０に記載の積層コンデンサ。
  15. 前記他の歪み抑制部に含まれる前記有効誘電体層の誘電率は、前記主静電容量部に含まれる前記有効誘電体層の誘電率より小さい、請求項１１に記載の積層コンデンサ。
  16. 前記積層体が、前記第１主面の最も近くに位置する前記有効誘電体層を挟む前記内部電極のうちの第１主面側に位置する内部電極と前記第１主面との間に位置する内部導体をさらに含む、請求項１から請求項１５のいずれか１項に記載の積層コンデンサ。
  17. 前記積層体が、前記第２主面の最も近くに位置する前記有効誘電体層を挟む前記内部電極のうちの第２主面側に位置する内部電極と前記第２主面との間に位置する内部導体をさらに含む、請求項１から請求項１６のいずれか１項に記載の積層コンデンサ。
  18. 請求項１から請求項１７のいずれか１項に記載の複数の積層コンデンサと、
    前記複数の積層コンデンサをそれぞれ収納する複数の凹部が間隔を置いて設けられた長尺状のキャリアテープ、および、該キャリアテープに貼り付けられて前記複数の凹部を塞ぐカバーテープを含む包装体とを備え、
    前記複数の積層コンデンサは、前記第２主面が前記複数の凹部の底側に位置した状態で前記複数の凹部内にそれぞれ収納されている、積層コンデンサ連。
  19. 請求項１から請求項１７のいずれか１項に記載の積層コンデンサと、
    前記積層コンデンサが実装される被実装体とを備え、
    前記積層コンデンサは、前記第２主面が被実装体側に位置した状態で前記被実装体に実装されている、積層コンデンサ実装体。
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KR1020150069491A KR101696287B1 (ko) 2014-06-12 2015-05-19 적층 콘덴서, 이것을 포함하는 적층 콘덴서 시리즈 및 적층 콘덴서 실장체
US14/729,239 US9653214B2 (en) 2014-06-12 2015-06-03 Laminated capacitor and laminated capacitor series and laminated capacitor mounted body including capacitor
CN201510312409.1A CN105280378B (zh) 2014-06-12 2015-06-09 层叠电容器、包含其的层叠电容器组及层叠电容器安装体

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020077842A (ja) * 2018-11-07 2020-05-21 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層セラミック電子部品
JP2020166965A (ja) * 2019-03-28 2020-10-08 太陽誘電株式会社 全固体電池

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6265114B2 (ja) * 2014-11-28 2018-01-24 株式会社村田製作所 積層コンデンサおよびその製造方法
JP6522549B2 (ja) 2016-06-07 2019-05-29 太陽誘電株式会社 積層セラミックコンデンサ
JP2018006627A (ja) * 2016-07-05 2018-01-11 太陽誘電株式会社 積層セラミックコンデンサ
JP2019083254A (ja) * 2017-10-30 2019-05-30 Tdk株式会社 電子部品
KR20200083023A (ko) * 2018-12-31 2020-07-08 삼성전자주식회사 주파수 부스터에 기반하여 음향 잡음을 제거하는 전자장치
CN115335933A (zh) * 2020-03-19 2022-11-11 罗姆股份有限公司 层叠型电容器
CN115359982B (zh) * 2022-09-15 2023-11-14 深圳市韬略科技有限公司 一种叠片式静电抑制器及封装方法
CN115475797B (zh) * 2022-09-30 2024-04-05 肇庆绿宝石电子科技股份有限公司 一种叠层电容器及其制造方法、载条清洗液及制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007042743A (ja) * 2005-08-01 2007-02-15 Tdk Corp 積層電子部品
WO2007080852A1 (ja) * 2006-01-13 2007-07-19 Murata Manufacturing Co., Ltd. 積層コンデンサ
JP2013251523A (ja) * 2012-05-30 2013-12-12 Samsung Electro-Mechanics Co Ltd 積層チップ電子部品、その実装基板及び包装体
JP2014096555A (ja) * 2012-11-09 2014-05-22 Samsung Electro-Mechanics Co Ltd 積層セラミックキャパシタ、積層セラミックキャパシタの回路基板実装構造及び積層セラミックキャパシタの包装体

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003051423A (ja) * 2001-08-03 2003-02-21 Tdk Corp 電子部品
US7576968B2 (en) 2002-04-15 2009-08-18 Avx Corporation Plated terminations and method of forming using electrolytic plating
US7307829B1 (en) * 2002-05-17 2007-12-11 Daniel Devoe Integrated broadband ceramic capacitor array
JP2004342846A (ja) 2003-05-15 2004-12-02 Tdk Corp 積層セラミックコンデンサ
JP4270395B2 (ja) 2005-03-28 2009-05-27 Ｔｄｋ株式会社 積層セラミック電子部品
US8446705B2 (en) 2008-08-18 2013-05-21 Avx Corporation Ultra broadband capacitor
JP4905498B2 (ja) 2009-04-22 2012-03-28 株式会社村田製作所 積層型セラミック電子部品
JP2011108966A (ja) * 2009-11-20 2011-06-02 Murata Mfg Co Ltd 積層電子部品
KR101079464B1 (ko) * 2009-12-22 2011-11-03 삼성전기주식회사 적층 세라믹 커패시터
JP5276137B2 (ja) * 2011-04-13 2013-08-28 太陽誘電株式会社 積層型コンデンサ
JP5884653B2 (ja) 2011-09-01 2016-03-15 株式会社村田製作所 実装構造
JP2014027255A (ja) * 2012-06-22 2014-02-06 Murata Mfg Co Ltd セラミック電子部品及びセラミック電子装置
JP5874682B2 (ja) 2012-08-09 2016-03-02 株式会社村田製作所 コンデンサ部品及びコンデンサ部品実装構造体
JP2014042743A (ja) 2012-08-28 2014-03-13 Sammy Corp スロットマシン
JP5811152B2 (ja) * 2012-11-05 2015-11-11 株式会社村田製作所 積層セラミック電子部品、その製造方法、テーピング電子部品連、その製造方法、および積層セラミック電子部品の方向識別方法
KR101452049B1 (ko) * 2012-11-09 2014-10-22 삼성전기주식회사 적층 세라믹 커패시터, 적층 세라믹 커패시터의 회로 기판 실장 구조 및 적층 세라믹 커패시터의 포장체
KR101412940B1 (ko) * 2013-03-29 2014-06-26 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007042743A (ja) * 2005-08-01 2007-02-15 Tdk Corp 積層電子部品
WO2007080852A1 (ja) * 2006-01-13 2007-07-19 Murata Manufacturing Co., Ltd. 積層コンデンサ
JP2013251523A (ja) * 2012-05-30 2013-12-12 Samsung Electro-Mechanics Co Ltd 積層チップ電子部品、その実装基板及び包装体
JP2014096555A (ja) * 2012-11-09 2014-05-22 Samsung Electro-Mechanics Co Ltd 積層セラミックキャパシタ、積層セラミックキャパシタの回路基板実装構造及び積層セラミックキャパシタの包装体

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020077842A (ja) * 2018-11-07 2020-05-21 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層セラミック電子部品
JP7239241B2 (ja) 2018-11-07 2023-03-14 サムソン エレクトロ－メカニックス カンパニーリミテッド． 積層セラミック電子部品
JP2020166965A (ja) * 2019-03-28 2020-10-08 太陽誘電株式会社 全固体電池
JP7290978B2 (ja) 2019-03-28 2023-06-14 太陽誘電株式会社 全固体電池

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