WO2024038650A1 - 積層セラミックコンデンサ - Google Patents

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WO2024038650A1
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ceramic capacitor
multilayer ceramic
electrode layer
internal electrode
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忍 筑摩
Original Assignee
株式会社村田製作所
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present invention relates to a multilayer ceramic capacitor that can suppress the generation of vibration noise caused by piezoelectric phenomena during mounting.
  • a multilayer ceramic capacitor is composed of a rectangular parallelepiped-shaped laminate in which dielectric layers and internal electrode layers are alternately laminated, and external electrodes formed at opposing ends of the laminate.
  • the dielectric that constitutes the dielectric layer is usually a dielectric ceramic with a perovskite structure such as barium titanate, so if an alternating current voltage is applied while a direct current voltage is applied, vibrations occur due to piezoelectric phenomena. Therefore, when a multilayer ceramic capacitor is mounted on a wiring board and, for example, an AC voltage in the audible frequency band of 20Hz to 20kHz is applied to the external electrode, the multilayer ceramic capacitor expands and contracts and vibrates, causing the surrounding air to vibrate and produce sound. When this occurs, the wiring board also vibrates resonantly, causing the problem that the sound is amplified and becomes harsh.
  • An object of the present invention is to provide a multilayer ceramic capacitor that can suppress vibrations of a dielectric material caused by piezoelectric phenomena that occur when mounted on a wiring board, and can reduce harsh vibration noise.
  • the present inventor discovered that by arranging an insulator at a predetermined position of the external electrode of a multilayer ceramic capacitor, it is possible to suppress the vibration noise caused by the piezoelectric phenomenon that occurs when the capacitor is mounted, and was able to complete the present invention. Ta.
  • the present invention provides a laminate in which dielectric layers and internal electrode layers are alternately laminated, and a laminate in which dielectric layers and internal electrode layers are arranged on both end faces of the laminate in a longitudinal direction perpendicular to the lamination direction and connected to the internal electrode layers.
  • a multilayer ceramic capacitor having an external electrode The external electrode is a multilayer ceramic capacitor whose surface, when viewed in plan from the longitudinal direction, is covered with an insulating layer except for a frame region having a width of 1 ⁇ m or more and 100 ⁇ m or less from the outer periphery.
  • the present invention it is possible to provide a multilayer ceramic capacitor that can suppress vibrations of a dielectric material caused by piezoelectric phenomena that occur when mounted on a wiring board, and can reduce unpleasant vibration noise.
  • FIG. 2 is an external view of a multilayer ceramic capacitor. 2 is a cross-sectional view taken along line AA of the multilayer ceramic capacitor shown in FIG. 1.
  • FIG. FIG. 3 is an exploded perspective view schematically showing an example of an inner layer part. 1 is an external view showing an example of a mounting state of a multilayer ceramic capacitor according to the present invention.
  • FIG. 2 is an external view showing an example of a mounting state of a conventional multilayer ceramic capacitor.
  • FIG. 3 is a diagram showing the effect of reducing vibration noise of the multilayer ceramic capacitor according to the present invention.
  • FIG. 1 is an external view of a multilayer ceramic capacitor 1.
  • FIG. 2 is a cross-sectional view (LT cross-sectional view) of the multilayer ceramic capacitor 1 taken along the line AA at the center in the width direction W shown in FIG.
  • FIG. 3 is a schematic diagram showing the structure of the inner layer portion 3.
  • the direction in which the dielectric layers and internal electrode layers are laminated is defined as the lamination direction T
  • the length direction L is perpendicular to the lamination direction T
  • the width direction W is perpendicular to the lamination direction T and the length direction L.
  • the structure of the ceramic capacitor 1 will be described.
  • the width direction W, the length direction L, and the lamination direction T are orthogonal to each other, but they are not necessarily orthogonal to each other, and may be intersecting to each other.
  • the multilayer ceramic capacitor 1 includes a multilayer body 2 having a rectangular parallelepiped shape.
  • the laminate 2 includes an inner layer part 3, and has a pair of first main surfaces TS1 and second main surfaces TS2 facing each other in the stacking direction T, and a pair of first main surfaces TS1 and second main surfaces TS2 facing each other in the length direction L perpendicular to the stacking direction T. It has a pair of first end surfaces LS1 and a second end surface LS2, and a pair of first side surfaces WS1 and second side surfaces WS2 that face each other in the width direction W perpendicular to both the stacking direction T and the length direction L. ing.
  • the dimensions of the multilayer ceramic capacitor 1 are not particularly limited, but for example, the dimensions in the stacking direction T are about 0.1 mm to 2.5 mm, and the dimensions in the length direction L are about 0.1 mm to 3.2 mm.
  • the dimension in the width direction W can be approximately 0.1 mm to 2.5 mm.
  • the inner layer portion 3 is composed of a plurality of dielectric layers 5 and a plurality of internal electrode layers 6 stacked together.
  • the internal electrode layer 6 is composed of a first internal electrode layer 6a and a second internal electrode layer 6b.
  • the first internal electrode layer 6a and the second internal electrode layer 6b are arranged on the dielectric layers 5a and 5b, respectively.
  • the internal electrode layer 6 extends in the length direction L and has a rectangular shape when viewed in plan from the stacking direction T.
  • the first internal electrode layer 6a is drawn out to the first end surface LS1 of the laminate 2
  • the second internal electrode layer 6b is drawn out to the second end surface LS2 of the laminate 2.
  • the dielectric layer 5 is made of a dielectric material.
  • a dielectric ceramic containing components such as BaTiO 3 , CaTiO 3 , SrTiO 3 , or CaZrO 3 can be used.
  • the dielectric material may be one in which subcomponents such as Mn compounds, Fe compounds, Cr compounds, Co compounds, and Ni compounds are added to these main components.
  • the thickness of the dielectric layer 5 is not particularly limited, but is, for example, 0.3 ⁇ m to 2.0 ⁇ m in the effective region of capacitance formation formed by the first internal electrode layer 6a and the second internal electrode layer 6b. It can be about 0 ⁇ m.
  • the number of layers of the dielectric layer 5 is not particularly limited, but for example, in the effective area of capacitance formation formed by the first internal electrode layer 6a and the second internal electrode layer 6b, the number of layers is 1 to 6000 layers. It can be done.
  • an outer layer portion 7 is provided, which is composed only of the dielectric layer 5 without the internal electrode layer 6 formed thereon.
  • the thickness of the outer layer portion 7 is not limited, but may be, for example, 15 ⁇ m to 150 ⁇ m. Note that the thickness of the dielectric layer in the outer layer portion 7 may be larger than the thickness of the dielectric layer in the effective area for forming capacitance where the internal electrode layer 6 is formed. Further, the material of the dielectric layer in the outer layer portion may be different from the material of the dielectric layer in the inner layer portion.
  • FIG. 3 shows the inner layer portion 3 broken down into dielectric layers 5 in the stacking direction T.
  • the internal electrode layer 6 is formed by sintering a conductive paste containing a metal powder serving as a conductor, an organic solvent, a binder, and a dispersant on the dielectric layer.
  • the internal electrode layers 6 and the dielectric layers 5 are alternately laminated to form the inner layer portion 3.
  • the internal electrode layer 6 is composed of a first internal electrode layer 6a and a second internal electrode layer 6b, and the first internal electrode layer 6a and the second internal electrode layer 6b are arranged on the dielectric layers 5a and 5b, respectively. ing.
  • metals such as Ni, Cu, Ag, Pd, Ag-Pd alloy, and Au can be used. Further, these metals may be compounds containing these metal elements or alloys with other metals.
  • the thickness of the internal electrode layer 6 is not particularly limited, but may be, for example, about 0.3 ⁇ m to 1.5 ⁇ m.
  • a first external electrode 4a and a second external electrode 4b are formed on the first end surface LS1 and the second end surface LS2 of the laminate 2, respectively.
  • the first external electrode 4a includes a first base electrode layer 41a and a first plating layer 42a disposed on the first base electrode layer 41a.
  • the second external electrode 4b includes a second base electrode layer 41b and a second plating layer 42b disposed on the second base electrode layer 41b.
  • the first base electrode layer 41a is arranged on the first end surface LS1.
  • the first base electrode layer 41a is connected to the first internal electrode layer 6a.
  • the first base electrode layer 41a extends from above the first end surface LS1 to a part of the first main surface TS1 and a part of the second main surface TS2, and a part of the first side surface WS1 and the second side surface. It is formed to extend to a part of WS2.
  • the second base electrode layer 41b is arranged on the second end surface LS2.
  • the second base electrode layer 41b is connected to the second internal electrode layer 6b.
  • the second base electrode layer 41b extends from above the second end surface LS2 to a part of the first main surface TS1 and a part of the second main surface TS2, and a part of the first side surface WS1 and the second side surface. It is formed to extend to a part of WS2.
  • the first base electrode layer 41a and the second base electrode layer 41b include at least one selected from a baked layer, a conductive resin layer, a thin film layer, and the like.
  • the first base electrode layer 41a and the second base electrode layer 41b of this embodiment are baked layers.
  • the baking layer contains a metal component and either a glass component or a ceramic component, or both.
  • the metal component includes, for example, at least one selected from Cu, Ni, Ag, Pd, Ag-Pd alloy, Au, and the like.
  • the glass component includes, for example, at least one selected from B, Si, Ba, Mg, Al, Li, and the like.
  • the ceramic component the same type of ceramic material as the dielectric layer 5 may be used, or a different type of ceramic material may be used.
  • the ceramic component includes, for example, at least one selected from BaTiO 3 , CaTiO 3 , (Ba,Ca)TiO 3 , SrTiO 3 , CaZrO 3 , and the like.
  • the baked layer is, for example, a layered product coated with a conductive paste containing glass and metal and baked.
  • the baked layer may be obtained by simultaneously firing a multilayer chip having an internal electrode layer and a dielectric layer and a conductive paste applied to the multilayer chip, or by baking a multilayer chip having an internal electrode layer and a dielectric layer to create a multilayer product. After obtaining the laminate, a conductive paste may be applied to the laminate and baked.
  • the baked layer is formed by baking a ceramic material added instead of a glass component. It is preferable to do so. In this case, it is particularly preferable to use the same type of ceramic material as the dielectric layer as the added ceramic material.
  • the baking layer may have multiple layers.
  • the thickness in the length direction L of the first base electrode layer 41a located on the first end surface LS1 is, for example, about 3 ⁇ m or more and 160 ⁇ m or less at the center of the first base electrode layer 41a in the stacking direction T and width direction W. It is preferable.
  • the thickness in the length direction L of the second base electrode layer 41b located on the second end surface LS2 is, for example, about 3 ⁇ m or more and 160 ⁇ m or less at the center of the second base electrode layer 41b in the stacking direction T and width direction W. It is preferable.
  • the stacking direction T of the first base electrode layer 41a provided on this part is The thickness of the first base electrode layer 41a provided in this portion is preferably about 3 ⁇ m or more and 40 ⁇ m or less at the central portion in the length direction L and width direction W, for example.
  • the thickness in the width direction W of the first base electrode layer 41a provided on this part is preferably, for example, approximately 3 ⁇ m or more and 40 ⁇ m or less in the center portion of the first base electrode layer 41a provided in this portion in the length direction L and the stacking direction T.
  • the stacking direction T of the second base electrode layer 41b provided on this part is preferably about 3 ⁇ m or more and 40 ⁇ m or less at the central portion in the length direction L and width direction W, for example.
  • the thickness in the width direction W of the second base electrode layer 41b provided on this part is preferably, for example, approximately 3 ⁇ m or more and 40 ⁇ m or less in the central portion of the second base electrode layer 41b provided in this portion in the length direction L and the stacking direction T.
  • a configuration may be adopted in which a first plating layer 42a and a second plating layer 42b, which will be described later, are directly arranged on the laminate 2 without providing the first base electrode layer 41a and the second base electrode layer 41b.
  • the first base electrode layer 41a and the second base electrode layer 41b are not limited to baked layers, but may be thin film layers.
  • the thin film layer is formed by a thin film forming method such as a sputtering method or a vapor deposition method.
  • the thin film layer is a layer of 1 ⁇ m or less on which metal particles are deposited.
  • the first plating layer 42a is arranged to cover the first base electrode layer 41a.
  • the second plating layer 42b is arranged to cover the second base electrode layer 41b.
  • the first plating layer 42a and the second plating layer 42b may contain, for example, at least one selected from Cu, Ni, Sn, Ag, Pd, Ag-Pd alloy, Au, and the like.
  • the first plating layer 42a and the second plating layer 42b may each be formed of multiple layers.
  • the first plating layer 42a and the second plating layer 42b preferably have a two-layer structure in which Sn plating layers 422a and 422b are formed on Ni plating layers 421a and 421b, respectively.
  • the Ni plating layers 421a and 421b prevent the first base electrode layer 41a and the second base electrode layer 41b from being eroded by solder when mounting the multilayer ceramic capacitor 1.
  • the Sn plating layer improves solder wettability when mounting the multilayer ceramic capacitor 1. This facilitates mounting of the multilayer ceramic capacitor 1.
  • the thickness of each of the Ni plating layer and the Sn plating layer should be 2 ⁇ m or more and 15 ⁇ m or less. preferable.
  • the surfaces of the first external electrode 4a and the second external electrode 4b when viewed in plan from the length direction L are covered with an insulating layer 8 except for a frame region 9 having a width of 1 ⁇ m or more and 100 ⁇ m or less from the outer periphery.
  • the insulating layer can be placed in a predetermined range on the surface of the plating layer.
  • the plating layer is formed on the surface of the base electrode layer except for the area where the insulating layer is disposed.
  • an insulating layer can be placed in a predetermined range on the surface of the outermost plating layer, but an insulating layer can be placed on the surface of any plating layer other than the outermost layer.
  • the plating layer should be stacked on the part excluding the area where the insulating layer is placed, and the plating layer should be placed on the part where the insulating layer is placed, and the plating layer should be placed on the part where the insulating layer is placed, and the plating layer should be stacked on the part of the plating layer that is placed on the plating layer where the insulating layer is placed.
  • the structure is such that an insulating layer is disposed on the surface.
  • An insulating layer 8 is formed on the surface of the outer peripheral edge excluding a frame region 9 having a width of 1 ⁇ m or more and 100 ⁇ m or less, and a first base electrode layer 41a and a second base electrode layer excluding the area where the insulating layer 8 is disposed.
  • Ni plating layers 421a, 421b and Sn plating layers 422a, 422b are formed on the surface of 41b.
  • the multilayer ceramic capacitor 1 is connected to lands 51a and 51b by applying solder to the surfaces of the first external electrode 4a and the second external electrode 4b below the insulating layer 8.
  • solder By providing the frame region 9, a solder fillet can be formed within a certain height range from below the outer periphery, so that bonding to the wiring board can be performed reliably.
  • the material of the insulating layer 8 is not particularly limited as long as it has insulating properties, but it is preferable to use a synthetic resin because the insulating layer can be easily formed on the surface of the external electrode.
  • a synthetic resin thermosetting resins such as epoxy resins, polyimide resins, and phenol resins, and thermoplastic resins such as polyethylene resins and polyamide resins can be used.
  • the internal It is possible to prevent the solder fillets 52a and 52b from getting wet up to the height at which the electrode layer 6 is arranged. Thereby, generation of vibration noise caused by piezoelectric phenomenon can be effectively suppressed.
  • the insulating layer 8 has a thickness in the length direction L of 200 ⁇ m or less, and is thickest at approximately the center when viewed from the length direction L. This prevents the multilayer ceramic capacitor from increasing in size, and when it is mounted on a wiring board, the center part of the surface of the insulating layer protrudes outward from the bottom part, which reduces wetting of the solder fillet. This makes it possible to reliably prevent this.
  • the multilayer ceramic capacitor 1 is mounted by applying solder to the surfaces of the first external electrode 4a and the second external electrode 4b and connecting them to the lands 51a and 51b. As shown, when the wetting height of the solder fillets 52a and 52b formed during mounting is high and reaches the height at which the internal electrode layer 6 is arranged, a piezoelectric phenomenon of the dielectric occurs, and the expansion and contraction vibration of the multilayer ceramic capacitor 1 occurs. is likely to occur.
  • FIG. 4 shows a mounting example of the multilayer ceramic capacitor 1 according to this embodiment.
  • the insulating layer 8 is provided in a predetermined range on the surfaces of the first external electrode 4a and the second external electrode 4b, the height at which the solder fillets 52a and 52b are wetted is suppressed to a low level, and the piezoelectric phenomenon is suppressed. The generation of vibration noise caused by this can be suppressed.
  • the multilayer ceramic capacitor (example) of the present invention it is possible to suppress the vibration of the dielectric material caused by the piezoelectric phenomenon that occurs when it is mounted on a wiring board, and to reduce the harsh vibration noise. I was able to confirm.
  • the present invention is not limited to the embodiments, and can be implemented in various forms without departing from the gist of the present invention.
  • the embodiment has shown an example in which the insulating layer 8 is provided on both the first external electrode 4a and the second external electrode 4b, the insulating layer 8 is provided on either the first external electrode 4a or the second external electrode 4b. Similar effects can be expected to be obtained when
  • the present invention is as follows.
  • ⁇ 1> A laminate in which dielectric layers and internal electrode layers are alternately laminated; and external electrodes arranged on both end faces of the laminate in a longitudinal direction perpendicular to the lamination direction and connected to the internal electrode layers.
  • a multilayer ceramic capacitor having In the multilayer ceramic capacitor, the surface of the external electrode when viewed in plan from the length direction is covered with an insulating layer except for a frame region having a width of 1 ⁇ m or more and 100 ⁇ m or less from the outer periphery.
  • ⁇ 2> The multilayer ceramic capacitor according to ⁇ 1>, wherein a surface of the external electrode corresponding to a region where the internal electrode layer is laminated when viewed in plan from the length direction is covered with the insulating layer.
  • ⁇ 3> The multilayer ceramic capacitor according to ⁇ 1> or ⁇ 2>, wherein the insulating layer has a thickness of 200 ⁇ m or less in the length direction, and is thickest at approximately the center when viewed from the length direction.
  • a mounting comprising the multilayer ceramic capacitor according to any one of ⁇ 1> to ⁇ 3>, a land arranged on a wiring board, and a solder connecting the external electrode and the land of the multilayer ceramic capacitor.
  • Multilayer ceramic capacitor 2 Laminated body 3 Inner layer portion 4 External electrode 4a First external electrode 4b Second external electrode 5 Dielectric layer 5a Dielectric layer 5b Dielectric layer 6 Internal electrode layer 6a First internal electrode layer 6b Second internal electrode Layer 7 Outer layer 8 Insulating layer 9 Frame region 41a First base electrode layer 41b Second base electrode layer 42a First plating layer 42b Second plating layer 421a Ni plating layer 421b Ni plating layer 422a Sn plating layer 422b Sn plating layer 50 Wiring Substrate 51a Land 51b Land 52a Solder fillet 52b Solder fillet TS1 First main surface TS2 Second main surface WS1 First side surface WS2 Second side surface LS1 First end surface LS2 Second end surface

Abstract

配線基板に実装した際に生じる圧電現象を起因とする誘電体の振動を抑え、耳障りな振動音を低減することができる積層セラミックコンデンサを提供すること。　誘電体層５と内部電極層６とが交互に積層された積層体２と、前記積層体２の積層方向Ｔと直交する長さ方向Ｌの両側の端面にそれぞれ配置され且つ前記内部電極層６と接続された外部電極４と、を有する積層セラミックコンデンサであって、前記外部電極４は、前記長さ方向Ｌから平面視したときの表面を、外周縁から幅１μｍ以上１００μｍ以下の枠領域９を除き、絶縁層８で覆われている、積層セラミックコンデンサ１。

Description

積層セラミックコンデンサ
　本発明は、実装時における圧電現象を起因とする振動音の発生を抑制することができる積層セラミックコンデンサに関する。
　従来より、積層セラミックコンデンサなどの電子部品は、携帯電話機等の移動体端末機器又はパーソナルコンピューターなどの各種電子機器に多く利用されている。積層セラミックコンデンサは、誘電体層と内部電極層とを交互に積層した直方体状の積層体と、当該積層体の対向する両端に形成された外部電極とから構成される。
　誘電体層を構成する誘電体は、通常、チタン酸バリウムなどのペロブスカイト型構造の誘電体セラミックを用いることから、直流電圧を印加しながら、交流電圧を印加すると圧電現象により振動が発生する。そのため、積層セラミックコンデンサが配線基板に実装され、例えば、２０Ｈｚ～２０ｋＨｚの可聴周波数帯域の交流電圧が外部電極に印加されると、積層セラミックコンデンサが伸縮振動し、周囲の空気が振動して音が発生すると共に、配線基板も共鳴振動し、音が増幅され耳障りになるという問題があった。
　このため、配線基板に実装した際に生じる圧電現象を起因とする誘電体の振動を抑え、耳障りな振動音を低減することができる積層セラミックコンデンサの開発が求められる。
特開２０００－１８２８８８号公報
　本発明は、配線基板に実装した際に生じる圧電現象を起因とする誘電体の振動を抑え、耳障りな振動音を低減することができる積層セラミックコンデンサを提供することを目的とする。
　本発明者は、積層セラミックコンデンサの外部電極の所定の位置に絶縁体を配置することにより、実装した際に生じる圧電現象を起因とする振動音を抑制できることを見出し、本発明を完成するに至った。
　すなわち本発明は、誘電体層と内部電極層とが交互に積層された積層体と、前記積層体の積層方向と直交する長さ方向の両側の端面にそれぞれ配置され且つ前記内部電極層と接続された外部電極と、を有する積層セラミックコンデンサであって、
　前記外部電極は、前記長さ方向から平面視したときの表面を、外周縁から幅１μｍ以上１００μｍ以下の枠領域を除き、絶縁層で覆われている、積層セラミックコンデンサである。
　本発明によれば、配線基板に実装した際に生じる圧電現象を起因とする誘電体の振動を抑え、耳障りな振動音を低減することができる積層セラミックコンデンサを提供することが可能となる。
積層セラミックコンデンサの外観図である。 図１に示す積層セラミックコンデンサのＡ－Ａ線断面図である。 内層部の一例を模式的に示す分解斜視図である。 本発明に係る積層セラミックコンデンサの実装状態の一例を示す外観図である。 従来の積層セラミックコンデンサの実装状態の一例を示す外観図である。 本発明に係る積層セラミックコンデンサの振動音を低減する効果を示す図である。
　以下、本発明の実施形態の積層セラミックコンデンサについて説明するが、本発明がこれに限定されることはない。また、図面は、発明の内容を説明するため、模式的に簡略化して描画している場合があり、描画された構成要素又は構成要素間の寸法の比率が、明細書に記載されたそれらの寸法の比率と一致していない場合がある。また、明細書に記載されている構成要素が、図面において省略されている場合や、個数を省略して描画されている場合などがある。
（積層セラミックコンデンサ）
　図１～図３に、積層セラミックコンデンサ１の形状及び構造を示す。図１は、積層セラミックコンデンサ１の外観図である。図２は、図１に示す幅方向Ｗ中央部のＡ－Ａ線で切断した積層セラミックコンデンサ１の断面図(ＬＴ断面図)である。図３は、内層部３の構造を示す模式図である。なお、誘電体層と内部電極層を積層する方向を積層方向Ｔとし、積層方向Ｔに直交する長さ方向Ｌ、さらに積層方向Ｔと長さ方向Ｌに直交する幅方向Ｗを用いて、積層セラミックコンデンサ１の構造について言及する。なお、実施形態においては、幅方向Ｗ、長さ方向Ｌ、及び積層方向Ｔは、互いに直交しているが、必ずしも互いに直交する関係になるとは限らず、互いに交差する関係であってもよい。
　積層セラミックコンデンサ１は、直方体形状からなる積層体２を備えている。積層体２は、内層部３を含み、積層方向Ｔにおいて相互に対向する１対の第１主面ＴＳ１、第２主面ＴＳ２と、積層方向Ｔに直交する長さ方向Ｌにおいて相互に対向する１対の第１端面ＬＳ１、第２端面ＬＳ２と、積層方向Ｔ及び長さ方向Ｌの両方に直交する幅方向Ｗにおいて相互に対向する１対の第１側面ＷＳ１、第２側面ＷＳ２を有している。
　積層セラミックコンデンサ１の寸法は、特に限定されるべきものではないが、例えば、積層方向Ｔの寸法を０．１ｍｍ～２．５ｍｍ程度とし、長さ方向Ｌの寸法を０．１ｍｍ～３．２ｍｍ程度とし、幅方向Ｗの寸法を０．１ｍｍ～２．５ｍｍ程度とすることができる。
　内層部３は、複数の誘電体層５と複数の内部電極層６が積層されたものからなる。内部電極層６は、第１内部電極層６ａと第２内部電極層６ｂで構成される。第１内部電極層６ａと第２内部電極層６ｂは、それぞれ誘電体層５ａ、５ｂの上に配置されている。
　内部電極層６は、長さ方向Ｌに伸び、積層方向Ｔからの平面視において矩形形状をしている。そして、第１内部電極層６ａが積層体２の第１端面ＬＳ１に引き出され、第２内部電極層６ｂが積層体２の第２端面ＬＳ２に引き出されている。
　誘電体層５は、誘電体材料により構成される。誘電体材料は、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、又はＣａＺｒＯ３などの成分を含む誘電体セラミックを用いることができる。また、誘電体材料は、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものであってもよい。
　誘電体層５の厚みは、特に限定されるべきものではないが、例えば、第１内部電極層６ａと第２内部電極層６ｂにより形成された容量形成の実効領域において、０．３μｍ～２．０μｍ程度とすることができる。
　誘電体層５の層数は、特に限定されるべきものではないが、例えば、第１内部電極層６ａと第２内部電極層６ｂにより形成された容量形成の実効領域において、１層～６０００層とすることができる。
　内層部３の上下両側に、内部電極層６が形成されず、誘電体層５のみで構成された外層部７が設けられている。外層部７の厚みは限定されるものではないが、例えば、１５μｍ～１５０μｍとすることができる。なお、外層部７における誘電体層の厚みは、内部電極層６が形成されている容量形成の実効領域の誘電体層の厚みよりも大きくしてもよい。また、外層部における誘電体層の材質は、内層部における誘電体層の材質と異なっていてもよい。
　図３は、内層部３を積層方向Ｔに誘電体層５ごとに分解して示したものである。
　内部電極層６は、導電体となる金属粉末と、有機溶剤と、バインダーと、分散剤と、を含む導電性ペーストを誘電体層上で焼結することにより形成される。内部電極層６と誘電体層５は交互に積層され内層部３を形成する。内部電極層６は、第１内部電極層６ａと第２内部電極層６ｂにより構成され、第１内部電極層６ａと第２内部電極層６ｂは、それぞれ誘電体層５ａ、５ｂの上に配置されている。
　内部電極層６は、例えばＮｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕなどの金属を使用することができる。また、これらの金属は、これら金属元素を含む化合物や他の金属との合金であってもよい。
　内部電極層６の厚みは特に限定されるものではないが、例えば、０．３μｍ～１．５μｍ程度とすることができる。
　積層体２の第１端面ＬＳ１と第２端面ＬＳ２には、それぞれ第１外部電極４ａと第２外部電極４ｂが形成されている。
　第１外部電極４ａは、第１下地電極層４１ａと、第１下地電極層４１ａ上に配置された第１めっき層４２ａと、を有する。
　第２外部電極４ｂは、第２下地電極層４１ｂと、第２下地電極層４１ｂ上に配置された第２めっき層４２ｂと、を有する。
　第１下地電極層４１ａは、第１端面ＬＳ１上に配置されている。第１下地電極層４１ａは、第１内部電極層６ａに接続されている。本実施形態においては、第１下地電極層４１ａは、第１端面ＬＳ１上から第１主面ＴＳ１の一部及び第２主面ＴＳ２の一部、ならびに第１側面ＷＳ１の一部及び第２側面ＷＳ２の一部にまで延びて形成されている。
　第２下地電極層４１ｂは、第２端面ＬＳ２上に配置されている。第２下地電極層４１ｂは、第２内部電極層６ｂに接続されている。本実施形態においては、第２下地電極層４１ｂは、第２端面ＬＳ２上から第１主面ＴＳ１の一部及び第２主面ＴＳ２の一部、ならびに第１側面ＷＳ１の一部及び第２側面ＷＳ２の一部にまで延びて形成されている。
　第１下地電極層４１ａ及び第２下地電極層４１ｂは、焼き付け層、導電性樹脂層、薄膜層等から選ばれる少なくとも１つを含む。本実施形態の第１下地電極層４１ａ及び第２下地電極層４１ｂは、焼き付け層である。焼き付け層は、金属成分と、ガラス成分もしくはセラミック成分のどちらか一方を含んでいるか、その両方を含んでいることが好ましい。金属成分は、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。ガラス成分は、例えば、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉ等から選ばれる少なくとも１つを含む。セラミック成分は、誘電体層５と同種のセラミック材料を用いてもよいし、異なる種のセラミック材料を用いてもよい。セラミック成分は、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、（Ｂａ，Ｃａ）ＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３等から選ばれる少なくとも１つを含む。
　焼き付け層は、例えば、ガラス及び金属を含む導電性ペーストを積層体に塗布して焼き付けたものである。焼き付け層は、内部電極層及び誘電体層を有する積層チップと積層チップに塗布した導電性ペーストとを同時焼成したものでもよく、内部電極層及び誘電体層を有する積層チップを焼成して積層体を得た後に積層体に導電性ペーストを塗布して焼き付けたものでもよい。なお、内部電極層及び誘電体層を有する積層チップと積層チップに塗布した導電性ペーストとを同時に焼成する場合には、焼き付け層は、ガラス成分の代わりにセラミック材料を添加したものを焼き付けて形成することが好ましい。この場合、添加するセラミック材料として、誘電体層と同種のセラミック材料を用いることが特に好ましい。焼き付け層は、複数層であってもよい。
　第１端面ＬＳ１に位置する第１下地電極層４１ａの長さ方向Ｌの厚みは、第１下地電極層４１ａの積層方向Ｔ及び幅方向Ｗの中央部において、例えば、３μｍ以上１６０μｍ以下程度であることが好ましい。
　第２端面ＬＳ２に位置する第２下地電極層４１ｂの長さ方向Ｌの厚みは、第２下地電極層４１ｂの積層方向Ｔ及び幅方向Ｗの中央部において、例えば、３μｍ以上１６０μｍ以下程度であることが好ましい。
　第１主面ＴＳ１又は第２主面ＴＳ２の少なくも一方の面の一部にも第１下地電極層４１ａを設ける場合には、この部分に設けられた第１下地電極層４１ａの積層方向Ｔの厚みは、この部分に設けられた第１下地電極層４１ａの長さ方向Ｌ及び幅方向Ｗの中央部において、例えば、３μｍ以上４０μｍ以下程度であることが好ましい。
　第１側面ＷＳ１又は第２側面ＷＳ２の少なくも一方の面の一部にも第１下地電極層４１ａを設ける場合には、この部分に設けられた第１下地電極層４１ａの幅方向Ｗの厚みは、この部分に設けられた第１下地電極層４１ａの長さ方向Ｌ及び積層方向Ｔの中央部において、例えば、３μｍ以上４０μｍ以下程度であることが好ましい。
　第１主面ＴＳ１又は第２主面ＴＳ２の少なくも一方の面の一部にも第２下地電極層４１ｂを設ける場合には、この部分に設けられた第２下地電極層４１ｂの積層方向Ｔの厚みは、この部分に設けられた第２下地電極層の長さ方向Ｌ及び幅方向Ｗの中央部において、例えば、３μｍ以上４０μｍ以下程度であることが好ましい。
　第１側面ＷＳ１又は第２側面ＷＳ２の少なくも一方の面の一部にも第２下地電極層４１ｂを設ける場合には、この部分に設けられた第２下地電極層４１ｂの幅方向Ｗの厚みは、この部分に設けられた第２下地電極層４１ｂの長さ方向Ｌ及び積層方向Ｔの中央部において、例えば、３μｍ以上４０μｍ以下程度であることが好ましい。
　なお、第１下地電極層４１ａ及び第２下地電極層４１ｂを設けずに、積層体２上に後述の第１めっき層４２ａ及び第２めっき層４２ｂが直接配置される構成であってもよい。
　また、第１下地電極層４１ａ及び第２下地電極層４１ｂは、焼き付け層に限らず、薄膜層であってもよい。薄膜層は、スパッタ法又は蒸着法等の薄膜形成法により形成される。薄膜層は、金属粒子が堆積された１μｍ以下の層である。
　第１めっき層４２ａは、第１下地電極層４１ａを覆うように配置されている。
　第２めっき層４２ｂは、第２下地電極層４１ｂを覆うように配置されている。
　第１めっき層４２ａ及び第２めっき層４２ｂは、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含んでいてもよい。第１めっき層４２ａ及び第２めっき層４２ｂは、それぞれ複数層により形成されていてもよい。
　第１めっき層４２ａ及び第２めっき層４２ｂは、それぞれＮｉめっき層４２１ａ，４２１ｂの上にＳｎめっき層４２２ａ，４２２ｂが形成された２層構造が好ましい。その場合、Ｎｉめっき層４２１ａ，４２１ｂは、第１下地電極層４１ａ及び第２下地電極層４１ｂが、積層セラミックコンデンサ１を実装する際のはんだによって侵食されることを防止する。また、Ｓｎめっき層は、積層セラミックコンデンサ１を実装する際にはんだの濡れ性を向上させる。これにより、積層セラミックコンデンサ１の実装を容易にする。第１めっき層４２ａ及び第２めっき層４２ｂのそれぞれをＮｉめっき層とＳｎめっき層との２層構造とする場合、Ｎｉめっき層とＳｎめっき層それぞれの厚みは、２μｍ以上１５μｍ以下であることが好ましい。
　第１外部電極４ａと第２外部電極４ｂは、長さ方向Ｌから平面視したときの表面を、外周縁から幅１μｍ以上１００μｍ以下の枠領域９を除き、絶縁層８で覆われている。
　外部電極が、下地電極層とめっき層により構成される場合、絶縁層は、めっき層の表面の所定範囲に配置することができるが、下地電極層の表面の所定範囲に絶縁層を配置したときは、めっき層は絶縁層を配置した範囲を除いて下地電極層の表面に形成する。
　また、めっき層が複数の層からなる場合、最外層となるめっき層の表面の所定範囲に絶縁層を配置することができるが、最外層以外のいずれか層のめっき層の表面に絶縁層を配置する場合には、絶縁層を配置しためっき層の上に配置するめっき層は、絶縁層を配置した範囲を除いた部分にめっき層を積層することとし、はんだフィレットと接触し得る外部電極の表面には絶縁層が配置されるような構成とする。
　図２に示す実施形態においては、第１外部電極４ａと第２外部電極４ｂをそれぞれ構成する第１下地電極層４１ａと第２下地電極層４１ｂの上に、長さ方向Ｌから平面視したときの表面を、外周縁から幅１μｍ以上１００μｍ以下の枠領域９を除いた範囲に絶縁層８を形成し、絶縁層８を配置した範囲を除いた第１下地電極層４１ａと第２下地電極層４１ｂ表面にＮｉめっき層４２１ａ，４２１ｂとＳｎめっき層４２２ａ，４２２ｂを形成している。
積層セラミックコンデンサ１は、第１外部電極４ａと第２外部電極４ｂの絶縁層８より下方の表面にはんだを塗布し、ランド５１ａ，５１ｂに接続される。枠領域９を設けることにより、外周縁の下方から一定の高さの範囲にはんだフィレットを形成することができるため、配線基板への接合を確実に行うことができる。
　絶縁層８の材質としては、絶縁特性を備えるものであれば特に制限されるものではないが、合成樹脂を用いれば外部電極の表面に絶縁層を容易に形成することができるため好ましい。合成樹脂としては、エポキシ樹脂、ポリイミド樹脂、フェノール樹脂等の熱硬化性樹脂、ポリエチレン樹脂、ポリアミド樹脂等の熱可塑性樹脂を用いることができる。
　長さ方向Ｌから平面視したとき、内部電極層６が積層する領域に相当する第１外部電極４ａと第２外部電極４ｂの表面に絶縁層８を配置することにより、実装時おいて、内部電極層６が配置される高さまで、はんだフィレット５２ａ，５２ｂが濡れ上がることを防ぐことができる。これにより、圧電現象を起因とする振動音の発生を効果的に抑制することができる。
　絶縁層８は、長さ方向Ｌの厚みを２００μｍ以下とし、長さ方向Ｌから見た略中央において最も厚い形状とする。これにより、積層セラミックコンデンサが大型化することを防ぐと共に、配線基板に実装した際、絶縁層の表面の中央部分が底辺部分より外方に突き出した形状となることから、はんだフィレットの濡れ上がりを確実に防止することが可能となる。
　積層セラミックコンデンサ１は、第１外部電極４ａと第２外部電極４ｂの表面にはんだを塗布し、ランド５１ａ，５１ｂに接続することにより実装されるが、従来の積層セラミックコンデンサ１は、図５に示すように、実装時に形成されるはんだフィレット５２ａ，５２ｂの濡れ上がる高さが高く、内部電極層６が配置する高さに至ると、誘電体の圧電現象が生じ、積層セラミックコンデンサ１の伸縮振動が発生し易い。
　図４に、本実施形態に係る積層セラミックコンデンサ１の実装例を示す。積層セラミックコンデンサ１は、第１外部電極４ａと第２外部電極４ｂの表面の所定範囲に絶縁層８が設けられているため、はんだフィレット５２ａ，５２ｂの濡れ上がる高さは低く抑えられ、圧電現象を起因とする振動音の発生を抑制することができる。
（確認試験）
　本発明による積層セラミックコンデンサについて、振動音を抑制する効果の確認試験を実施した。
　確認試験は、本発明の外部電極表面の所定範囲に絶縁層を配置した積層セラミックコンデンサをサンプルとした実施例と従来の絶縁層を備えない積層セラミックコンデンサをサンプルとした比較例について、直流３Ｖと交流１Ｖを印加した際に生じる振動音の音圧（ｄＢ）を測定した。
　図６に示すように、本発明の積層セラミックコンデンサ（実施例）においては、配線基板に実装した際に生じる圧電現象を起因とする誘電体の振動を抑え、耳障りな振動音を低減することを確認することができた。
　以上、本発明の実施形態について説明したが、本発明は実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、実施形態は、第１外部電極４ａと第２外部電極４ｂの双方に絶縁層８を設けた例を示したが、第１外部電極４ａと第２外部電極４ｂのいずれかに絶縁層８を設けた場合にも同様の効果を得ることが期待できる。
　本発明は以下のとおりである。
＜１＞
　誘電体層と内部電極層とが交互に積層された積層体と、前記積層体の積層方向と直交する長さ方向の両側の端面にそれぞれ配置され且つ前記内部電極層と接続された外部電極と、を有する積層セラミックコンデンサであって、
　前記外部電極は、前記長さ方向から平面視したときの表面を、外周縁から幅１μｍ以上１００μｍ以下の枠領域を除き、絶縁層で覆われている、積層セラミックコンデンサ。
＜２＞
　前記外部電極は、前記長さ方向から平面視したときの前記内部電極層が積層する領域に相当する表面を前記絶縁層で覆われている、＜１＞記載の積層セラミックコンデンサ。
＜３＞
　前記絶縁層は、前記長さ方向の厚みが２００μｍ以下であり、前記長さ方向から見た略中央において最も厚い形状である、＜１＞又は＜２＞記載の積層セラミックコンデンサ。
＜４＞
　＜１＞乃至＜３＞のいずれかに記載される積層セラミックコンデンサと、配線基板上に配置されたランドと、前記積層セラミックコンデンサの前記外部電極と前記ランドを接続するはんだと、を備えた実装構造であって、前記はんだが前記絶縁層より下方に配置されている、積層セラミックコンデンサの実装構造。
　１　積層セラミックコンデンサ
　２　積層体
　３　内層部
　４　外部電極
　４ａ　第１外部電極
　４ｂ　第２外部電極
　５　誘電体層
　５ａ　誘電体層
　５ｂ　誘電体層
　６　内部電極層
　６ａ　第１内部電極層
　６ｂ　第２内部電極層
　７　外層部
　８　絶縁層
　９　枠領域
　４１ａ　第１下地電極層
　４１ｂ　第２下地電極層
　４２ａ　第１めっき層
　４２ｂ　第２めっき層
　４２１ａ　Ｎｉめっき層
　４２１ｂ　Ｎｉめっき層
　４２２ａ　Ｓｎめっき層
　４２２ｂ　Ｓｎめっき層
　５０　配線基板
　５１ａ　ランド
　５１ｂ　ランド
　５２ａ　はんだフィレット
　５２ｂ　はんだフィレット
　ＴＳ１　第１主面
　ＴＳ２　第２主面
　ＷＳ１　第１側面
　ＷＳ２　第２側面
　ＬＳ１　第１端面
　ＬＳ２　第２端面

Claims (4)

  1. 　誘電体層と内部電極層とが交互に積層された積層体と、前記積層体の積層方向と直交する長さ方向の両側の端面にそれぞれ配置され且つ前記内部電極層と接続された外部電極と、を有する積層セラミックコンデンサであって、
    　前記外部電極は、前記長さ方向から平面視したときの表面を、外周縁から幅１μｍ以上１００μｍ以下の枠領域を除き、絶縁層で覆われている、積層セラミックコンデンサ。
  2. 　前記外部電極は、前記長さ方向から平面視したときの前記内部電極層が積層する領域に相当する表面を前記絶縁層で覆われている、請求項１記載の積層セラミックコンデンサ。
  3. 　前記絶縁層は、前記長さ方向の厚みが２００μｍ以下であり、前記長さ方向から見た略中央において最も厚い形状である、請求項１又は２記載の積層セラミックコンデンサ。
  4. 　請求項１乃至請求項３のいずれかに記載される積層セラミックコンデンサと、配線基板上に配置されたランドと、前記積層セラミックコンデンサの前記外部電極と前記ランドを接続するはんだと、を備えた実装構造であって、前記はんだが前記絶縁層より下方に配置されている、積層セラミックコンデンサの実装構造。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02155209A (ja) * 1988-12-07 1990-06-14 Nec Corp 表面実装用チップ部品
JP2015053503A (ja) * 2012-10-26 2015-03-19 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層チップ電子部品及びその実装基板
JP2016105488A (ja) * 2015-12-16 2016-06-09 Tdk株式会社 セラミック電子部品のはんだ実装構造

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02155209A (ja) * 1988-12-07 1990-06-14 Nec Corp 表面実装用チップ部品
JP2015053503A (ja) * 2012-10-26 2015-03-19 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層チップ電子部品及びその実装基板
JP2016105488A (ja) * 2015-12-16 2016-06-09 Tdk株式会社 セラミック電子部品のはんだ実装構造

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