JP2012216864A - 積層セラミックキャパシタの回路基板実装構造、方法及び回路基板のランドパターン、積層セラミックキャパシタの包装体並びに整列方法 - Google Patents

積層セラミックキャパシタの回路基板実装構造、方法及び回路基板のランドパターン、積層セラミックキャパシタの包装体並びに整列方法 Download PDF

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Abstract

【課題】圧電現象による振動によって発生される騒音を減少させることができる積層セラミックキャパシタの回路基板実装構造、実装方法及びこのため回路基板のランドパターン等を提供する。
【解決手段】内部電極を含み、幅（ＷＭＬＣＣ）及び厚さ（ＴＭＬＣＣ）が同一または類似の複数の積層セラミックキャパシタ１０と、前記積層セラミックキャパシタが収納される収納部４５を有する包装シート４２とを含み、前記複数の積層セラミックキャパシタ各々の内部電極は、前記収納部の底面を基準に水平に配置される積層セラミックキャパシタ包装体４０。
【選択図】図７

Description

本発明は、積層セラミックキャパシタの回路基板実装構造、実装方法及びこのため回路基板のランドパターン、水平方向にテーピングした積層セラミックキャパシタの包装体並びに水平方向整列方法に関する。特に、内部電極が設けられた誘電体シートが積層され、該内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタの回路基板への実装方法であって、該回路基板の表面に積層セラミックキャパシタが実装されるランドを設け、積層セラミックキャパシタの内部電極層と回路基板が水平方向になるように配置して、外部端子電極とランドとを導電接続し、外部端子電極とランドとを導電接続する導電材の高さ（Ｔｓ）は、積層セラミックキャパシタの厚さ（ＴＭＬＣＣ）の１／３未満にすることによって、振動騒音を大きく減少させることができる積層セラミックキャパシタの回路基板実装構造、実装方法及びこのため回路基板のランドパターン、水平方向にテーピングした積層セラミックキャパシタの包装体並びに水平方向整列方法に関する。
一般に、積層型セラミックキャパシタ（ＭｕＬｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ：ＭＬＣＣ）は、移動通信端末、ノート型パソコン、パソコン、携帯端末（ＰＤＡ）など多くの電子製品の印刷回路基板に取り付けられ、電気を充電または放電させる重要な役目をするチップ形態のコンデンサーであって、その使用用途及び容量によって多様な大きさ及び積層形態を取っている。
一般に、積層型セラミックキャパシタは、複数の誘電体層間に異なる極性の内部電極が交互に積層された構造を有する。
このような積層型セラミックキャパシタは、小型化が可能で、且つ高容量が保障され、実装が容易という長所があるので、多様な電子装置の部品として広く使われている。
積層型セラミックキャパシタの積層体を設けるセラミック材料として、誘電率の比較的高いチタン酸バリウムなどの強誘電体材料が一般的に利用されている。このような強誘電体材料は、圧電性及び電歪性を有するため、強誘電体材料に電界が加えられると、応力及び機械的変形が振動として現われ、積層セラミックキャパシタの端子電極から基板側へと該振動が伝達されることになる。
すなわち、積層セラミックキャパシタに交流電圧が加えられた場合には、該積層セラミックキャパシタの素子本体にＸ、Ｙ、Ｚの各方向に沿って応力（Ｆｘ、Ｆｔ、Ｆｚ）が発生し、それに伴って振動が発生するようになる。この振動が、端子電極から基板へと伝達されて、該基板の全体が音響放射面になって、雑音となる振動音を発生させるようになる。
韓国公開特許第１０−２０００−００４７５４７号公報 韓国公開特許第１０−２００４−００８２９９５号公報 韓国公開特許第１０−２００８−００１９８９３号公報
このような振動音は、大概、可聴振動数（２０〜２０，０００Ｈｚ）の振動音にあたることで、該振動音は人に不快な音域にある場合もあり、これに対する解決策が必要になった。
最近、このような振動音による問題点を解決するために、積層セラミックキャパシタの外部端子の弾性的変形によって振動を防止する技術、圧電及び電歪によって発生する振動の電波を抑制して雑音の発生を低減するようにする別途の部品を取り入れる技術、及び基板の振動を抑制するために実装された積層型セラミックキャパシタの周辺に基板ホールを設ける技術など、多様な技術が示されている。しかしながら、これらの技術では別途の処理工程が必要で、この工程の複雑さに比べて、十分な振動防止の効果が得られていないのが実情であった。
一方、積層セラミックキャパシタには、幅と厚さとが実質的に等しいものがある。幅及び厚さが実質的に等しい積層セラミックキャパシタの場合、印刷回路基板にこれを実装する際、該積層セラミックキャパシタの見掛けからその各内部導体の方向性を認識することができないため、印刷回路基板に積層セラミックキャパシタが、各内部導体の方向性と無関係に実装されてしまう。
ところが、印刷回路基板に実装される積層セラミックキャパシタの各内部導体の方向によって積層セラミックキャパシタの特性の差が発生し、特に積層セラミックキャパシタの圧電性による振動騒音特性に大きな差が生じる。
最近の実験結果によれば、積層セラミックキャパシタの実装方向、及び、積層セラミックキャパシタの外部電極端子とランドとを連結する導電材の量は、これらが互いに相関関係にあること、また、振動騒音の特性に大きい影響を及ぼすこと、が明らかになった。
特に、積層セラミックキャパシタの内部電極面が印刷回路基板面と水平になるように実装し、該積層セラミックキャパシタの外部電極端子とランドとを連結する導電材の高さを減少させた場合、振動騒音を大きく減少させることができる。しかし、これを実現するためには、所定の実装構造、実装方法、基板のランドパターン、水平方向にテーピングした積層セラミックキャパシタの包装体並びに水平方向整列方法が必要であるのが実情である。
本発明は上記の問題点に鑑みて成されたものであって、圧電現象による振動によって発生する騒音を減少させることができる積層セラミックキャパシタの回路基板実装構造、実装方法及びこのため回路基板のランドパターン、水平方向にテーピングした積層セラミックキャパシタの包装体並びに水平方向整列方法を提供することに、その目的がある。
上記目的を解決するために、本発明の好適な実施形態による積層セラミックキャパシタの回路基板への実装構造は、内部電極が設けられた誘電体シートが積層され、該内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタの回路基板への実装構造であって、該積層セラミックキャパシタの内部電極層と前記回路基板とは、水平方向になるように配置され、前記外部端子電極と回路基板のランドとを導電接続し、前記外部端子電極と前記ランドとを導電接続する導電材の高さ（Ｔｓ）は、前記積層セラミックキャパシタの厚さ（ＴＭＬＣＣ）の１／３未満になる。
前記積層セラミックキャパシタは、リール（Ｒｅｅｌ）のような包装体で包装される際、該積層セラミックキャパシタの内部電極が、回路基板に対し水平方向に実装可能なように、一方向に整列させるテーピング（ｔａｐｉｎｇ）を施したもので、幅（ＷＭＬＣＣ）及び厚さ（ＴＭＬＣＣ）が同一または類似なものであってもよい。ここで、積層セラミックキャパシタの幅及び厚さの同一とは、物理的な完全同一ではなく、社会通念上同一であることを意味し、類似とは、０．７５≦ＴＭＬＣＣ／ＷＭＬＣＣ≦１．５の範囲内であることに注意されたい。
一方、積層セラミックキャパシタの内部電極間の誘電体の層数が多いか、または、該誘電体に印加される電界が大きいほど、積層セラミックキャパシタの圧電性による応力及び機械的変形が大きくなる。そのため、誘電体の層数が２００層以上、または誘電体の厚さが３μｍ以下の場合、相当な振動騒音が発生するようになる。
そのため、積層セラミックキャパシタの誘電体層の層数は、２００層以上であってもよく、誘電体層の誘電体の厚さは、３μｍ以下であってもよい。ここで、該積層セラミックキャパシタの誘電体層は、層数が２００層以上であると共に誘電体の厚さは３μｍ以下であってもよい。
一方、本発明の他の好適な実施形態に係る積層セラミックキャパシタの回路基板実装方法は、内部電極が設けられた誘電体シートが積層され、該内部電極と並列接続される外部端子電極が両端部に設けられた積層セラミックキャパシタの回路基板への実装方法であって、該積層セラミックキャパシタの内部電極層と前記回路基板とが水平方向になるように配置され、前記外部端子電極と前記回路基板のランドとを導電接続し、前記外部端子電極と前記ランドとを導電接続する導電材の高さ（Ｔｓ）は、前記積層セラミックキャパシタの厚さ（ＴＭＬＣＣ）の１／３未満になるように設定する。
同様に、積層セラミックキャパシタは、水平方向に実装されるように整列させるテーピングを施して、幅（ＷＭＬＣＣ）及び厚さ（ＴＭＬＣＣ）が同一または類似である。
また、前述のように、積層セラミックキャパシタの誘電体層の層数は、２００層以上であってもよく、誘電体層の誘電体の厚さは、３μｍ以下であってもよい。ここで、該積層セラミックキャパシタの誘電体層は、層数が２００層以上であると共に、誘電体の厚さは３μｍ以下であってもよい。
また、本発明のさらに他の好適な実施形態による積層セラミックキャパシタの回路基板実装方法は、内部電極が設けられた誘電体シートが積層され、該内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタの回路基板への実装方法であって、該回路基板の表面に積層セラミックキャパシタが実装されるランドを設け、該積層セラミックキャパシタの内部電極層と前記回路基板とが水平方向になるように配置して、前記外部端子電極と前記回路基板のランドとを導電接続し、該ランドは、前記積層セラミックキャパシタの外部端子電極の設けられた個所に対応するように離間されて回路基板の表面に複数個設けられている。前記積層セラミックキャパシタの幅をＷＭＬＣＣ、長さをＬＭＬＣＣとして定義し、前記離間された各ランドのうちのいずれか一方の外側縁と他方のランドの外側縁とを基準として、基板で占める幅をＷＬＡＮＤ（ａ）、長さをＬＬＡＮＤ（ａ）として定義すると、ＷＭＬＣＣ、ＬＭＬＣＣ、ＷＬＡＮＤ（ａ）及びＬＬＡＮＤ（ａ）の関係は、０＜ＬＬＡＮＤ（ａ）／ＬＭＬＣＣ≦１．２、０＜ＷＬＡＮＤ（ａ）／ＬＭＬＣＣ≦１．２であるのが望ましい。ここで、ランドは、ソルダレジストが覆われることなく露出した部分を意味する。
また、本発明のさらに他の好適な実施形態による積層セラミックキャパシタの回路基板実装方法は、内部電極が設けられた誘電体シートが積層され、該内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタの回路基板への実装方法であって、該回路基板の表面に前記積層セラミックキャパシタが実装されるランドを設け、該積層セラミックキャパシタの内部電極層と前記回路基板とが水平方向になるように配置して、前記外部端子電極と回路基板のランドとを導電接続し、該ランドは、ハンダ付け量の減少のために、前記積層セラミックキャパシタの外部端子電極が設けられた縁部に対応するように離間されて、回路基板の表面に複数個設けられる。
ここで、積層セラミックキャパシタの幅をＷＭＬＣＣ、長さをＬＭＬＣＣとして定義し、離間された各ランドのうちのいずれか一方の外側縁と他方のランドの外側縁とを基準として、基板で占める幅をＷＬＡＮＤ（ｂ）、長さをＬＬＡＮＤ（ｂ）として定義すると、ＷＭＬＣＣ、ＬＭＬＣＣ、ＷＬＡＮＤ（ｂ）及びＬＬＡＮＤ（ｂ）の関係は、０＜ＬＬＡＮＤ（ｂ）／ＬＭＬＣＣ≦１．２、０＜ＷＬＡＮＤ（ｂ）／ＷＭＬＣＣ≦１．２であるのが望ましい。
前述のように、ランドが限定された本発明の積層セラミックキャパシタの回路基板実装方法において、外部端子電極とランドとを導電接続する導電材の高さ（Ｔｓ）は、積層セラミックキャパシタの厚さ（ＴＭＬＣＣ）の１／３未満になることが望ましい。
また、前述のように、ランドが限定された本発明の積層セラミックキャパシタの回路基板実装方法において、該積層セラミックキャパシタは、リールのような包装体で包装される際、積層セラミックキャパシタの内部電極が回路基板に対し、水平方向に実装可能なように一方向に整列するテーピングを施し、幅（ＷＭＬＣＣ）及び厚さ（ＴＭＬＣＣ）が同一または類似であってもよい。ここで、積層セラミックキャパシタの幅及び厚さが同一または類似であるということは、０．７５≦ＴＭＬＣＣ／ＷＭＬＣＣ≦１．２５範囲であることを意味する。
また、本発明は、積層セラミックキャパシタが実装される回路基板上のランドパターンを提供する。本発明によるランドパターンは、誘電体セラミックからなる誘電体層と内部電極層とを交互に積層してなされるセラミック素体と、該素体の両端部で前記内部電極層に設けられた内部電極を交互に並列で接続する一対の外部端子電極とからなる積層セラミックキャパシタが実装される回路基板上のランドパターンである。該ランドパターンは、前記積層セラミックキャパシタの外部端子電極が設けられた個所に対応するように離間され、回路基板の表面に複数個設けられ、該積層セラミックキャパシタの幅をＷＭＬＣＣ、長さをＬＭＬＣＣとして定義し、離間された各ランドのうちのいずれか一方の外側縁と他方のランドの外側縁とを基準として、基板で占める幅をＷＬＡＮＤ（ａ）、長さをＬＬＡＮＤ（ａ）として定義すると、ＷＭＬＣＣ、ＬＭＬＣＣ、ＷＬＡＮＤ（ａ）及びＬＬＡＮＤ（ａ）の関係は、０＜ＬＬＡＮＤ（ａ）／ＬＭＬＣＣ≦１．２、０＜ＷＬＡＮＤ（ａ）／ＷＭＬＣＣ≦１．２であるのが望ましい。
また、本発明のさらに他の好適な実施形態による、積層セラミックキャパシタが実装される回路基板上のランドパターンは、誘電体セラミックからなる誘電体層と内部電極層とを交互に積層してなされるセラミック素体と、該素体の両端部で、前記内部電極層に設けられた内部電極を交互に並列で接続する一対の外部端子電極とからなる積層セラミックキャパシタが実装される回路基板上のランドパターンである。該ランドパターンは、ハンダ付け量の減少のために、積層セラミックキャパシタの外部端子電極が設けられた縁部に対応するように離間され、回路基板の表面に複数個設けられ、積層セラミックキャパシタの幅をＷＭＬＣＣ、長さをＬＭＬＣＣとして定義し、離間された各ランドのうちのいずれか一方の外側縁と他方のランドの外側縁とを基準として、基板で占める幅をＷＬＡＮＤ（ｂ）、長さをＬＬＡＮＤ（ｂ）として定義すると、ＷＭＬＣＣ、ＬＭＬＣＣ、ＷＬＡＮＤ（ｂ）及びＬＬＡＮＤ（ｂ）の関係は、０＜ＬＬＡＮＤ（ｂ）／ＬＭＬＣＣ≦１．２、０＜ＷＬＡＮＤ（ｂ）／ＷＭＬＣＣ≦１．２であるのが望ましい。
また、本発明のさらに他の好適な実施形態として、振動騒音を低減するために、積層セラミックキャパシタが水平方向に実装された包装体を提供する。該包装体は、内部電極が設けられた誘電体シートが積層され、該内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタと、該積層セラミックキャパシタが収納される収納部とが設けられる包装シートを含み、前記内部電極は、前記収納部の底面を基準に水平に配置されるように整列される。
積層セラミックキャパシタの包装体は、該包装シートに結合され、該積層セラミックキャパシタを覆う包装膜をさらに含む。積層セラミックキャパシタの包装体は、リール形態に巻取られた形態であってもよい。
また、本発明のさらに他の好適な実施形態として、振動騒音を低減するために、幅（ＷＭＬＣＣ）及び厚さ（ＴＭＬＣＣ）が同一または類似の積層セラミックキャパシタの水平方向整列方法を提供する。該方法は、積層セラミックキャパシタを連続して移送されるようにする移送部に実装するステップと、該移送部によって移送される積層セラミックキャパシタに磁場を印加し、内部電極層が該磁場と磁気抵抗が減る方向に整列されるようにする磁場印加ステップとを含む。
該磁場印加ステップを経た積層セラミックキャパシタの内部電極層は、前記移送部の進行方向を基準に水平に配置される。
前記移送部は、積層セラミックキャパシタが一定に整列されるようにする一対のガイド部をさらに含む。
該一対のガイド部間の間隔ｇは、積層セラミックキャパシタの幅をＷＭＬＣＣ、厚さをＴＭＬＣＣ、長さをＬＭＬＣＣとして定義すると、下式、
√（Ｗ２ ＭＬＣＣ＋Ｔ２ ＭＬＣＣ）＜ｇ＜ｍｉｎ〔√（Ｌ２ ＭＬＣＣ＋Ｔ２ ＭＬＣＣ），√（Ｌ２ ＭＬＣＣ＋Ｗ２ ＭＬＣＣ＊）〕
を満足する。
本発明によれば、簡単な方法で、積層セラミックキャパシタで発生した振動が基板へ伝達されるのを抑制することで、騒音の発生をより一層低減させることができる効果が奏される。
本発明の方法によって積層セラミックキャパシタが回路基板に実装された状態を示す断面図である。 幅及び厚さが同一または類似である積層セラミックキャパシタ（ａ）と、幅が厚さより大きい積層セラミックキャパシタ（ｂ）を示す図である。 本発明の一実施形態によるランドパターンを有する回路基板の平面図である。 本発明の一実施形態によるランドと積層セラミックキャパシタの幅及び長さとの間の相関関係を示す模式図である。 本発明の他の一実施形態による回路基板の平面図である。 本発明の他の一実施形態によるランドと積層セラミックキャパシタの幅及び長さとの間の相関関係を示す模式図である。 本発明の一実施形態による積層セラミックキャパシタを、水平に配置されるように整列させた積層セラミックキャパシタの包装体を示す図面である。 本発明のさらに他の一実施形態であり、巻取られたリール形態の積層セラミックキャパシタの包装体を示す図面である。 積層セラミックキャパシタが磁気によって整列した状態を示す模式図である。 積層セラミックキャパシタが移送部によって移送される過程で、磁気によって整列する状態を示す模式図である。 積層セラミックキャパシタが移送部によって移送される過程で、磁気によって整列する状態を示す模式図である。 本発明の一実施形態による積層セラミックキャパシタの水平方向の整列方法を示す模式図である。 本発明の試験例であって、積層セラミックキャパシタを回路基板上に水平実装する場合（ａ）と垂直実装する場合（ｂ）とを示す模式図である。 本発明の試験例であって、積層セラミックキャパシタを回路基板上に水平実装する場合と垂直実装する場合とで、導電材（ハンダ付け）の高さが振動騒音に及ぼす影響を示すグラフである。 本発明の試験例であって、積層セラミックキャパシタを回路基板上に水平実装する場合と垂直実装する場合とで、ランドの大きさが振動騒音に及ぼす影響を示すグラフである。
本発明の好適な実施の形態について、図面を参考にして詳細に説明する。以下に示される各実施の形態は、当業者にとって本発明の思想が十分に伝達されることができるようにするために例として挙げられるものである。従って、本発明は以下に示している各実施の形態に限定されることなく、他の形態で具体化されることができる。そして、図面において、装置の大きさ及び厚さなどは、便宜上誇張して表現されることがある。明細書全体にわたる同一の参照符号は、同一の構成要素を示している。
本明細書で使われた用語は、実施形態を説明するためのものであって、本発明を制限しようとするものではない。本明細書において、単数形は特別に言及しない限り複数形も含む。明細書で使われる「含む」とは、言及された構成要素、ステップ、動作及び／又は素子は、一つ以上の他の構成要素、ステップ、動作及び／又は素子の存在または追加を排除しないことに理解されたい。
まず、添付図面を参照して、本発明について詳記する。

積層セラミックキャパシタの回路基板実装構造及び実装方法
図１は、本発明の方法によって積層セラミックキャパシタ１０が回路基板に実装された姿を示す断面図である。
本発明の積層セラミックキャパシタの回路基板実装構造及び方法は、内部電極１２が設けられた誘電体シート１１が積層され、該内部電極１２と並列接続する外部端子電極１４ａ、１４ｂが両端部に設けられた積層セラミックキャパシタの回路基板への実装構造及び方法である。この方法において、前記回路基板２０の表面に、積層セラミックキャパシタ１０が実装されるランド（図示せず）を設け、該積層セラミックキャパシタ１０の内部電極層１２と前記回路基板２０とが水平方向になるように配置して外部端子電極１４ａ、１４ｂとランドとを導電接続し、該外部端子電極１４ａ、１４ｂとランドとを導電接続する導電材１５の高さ（Ｔｓ）は、積層セラミックキャパシタの厚さ（ＴＭＬＣＣ）の１／３未満に設定される。
図１に示すように、積層セラミックキャパシタ１０は、誘電体層１１と内部電極１２とを交互に積層してなる素体１３と、該素体１３の両端部で内部電極を交互に並列接続している一対の外部電極１４ａ、１４ｂとから構成されている。
該誘電体層１１は、チタン酸バリウムなどを主成分とする強誘電体材料からなり、チタン酸バリウム以外の他の強誘電体材料を含んでもよい。
前記内部電極１２は、金属ペーストを焼結させた金属薄膜からなり、該金属ペーストとしては、例えばＮｉ、Ｐｄ、Ａｇ−Ｐｄ、またはＣｕのような金属材料を主成分とするものが使われてもよい。
同様に、前記外部電極１４ａ、１４ｂは、Ｃｕ、Ｎｉなどのような金属材料から成り、その表面には、ハンダ付け漏れ性を良くするためにハンダメッキが実施されている。
回路基板２０の表面には、積層セラミックキャパシタを実装するためのランドが設けられる。該ランドは、回路基板２０の内部のソルダレジストが露出し、該露出したソルダレジストの上面に導電材１５がコーティングされ、積層セラミックキャパシタ１０を実装するための部位である。回路基板２０としては、多層回路基板、断層両面プリント基板などが挙げられ、これに限定されるものではない。
積層セラミックキャパシタ１０は、図２のように、幅（Ｗ）及び厚さ（Ｔ）が同一または類似の場合（図２ａ）と、幅が厚さより大きい場合（図２ｂ）とがある。後者の場合は、意図せずとも、厚さが薄くて常に水平実装になるが、前者の場合には、水平実装と垂直実装とが無作為に行われるようになる。特に、積層セラミックキャパシタがリールのような包装体で包装される場合、積層セラミックキャパシタの内部電極が回路基板に水平方向に実装可能なように、一方向に整列するテーピングを施すことによって、幅（ＷＭＬＣＣ）及び厚さ（ＴＭＬＣＣ）が同一または類似の積層セラミックキャパシタの場合、水平実装の際、振動による騒音低減の効果をさらに高めることができる。ここで、積層セラミックキャパシタの幅及び厚さが同一または類似であるとは、０．７５≦ＴＭＬＣＣ／ＷＭＬＣＣ≦１．２５範囲内の場合をいう。
ハンダなどの導電材１５は、積層セラミックキャパシタ１０と回路基板２０との間の振動媒介体の役目をして、導電材１５の高さを低くしながら基板への振動の伝達を低下させる。水平実装では、積層セラミックキャパシタ１０の圧電性による縁部の振動のうち、上面の振動の伝達が導電材１５の高さの低下とともに急に低下することになる。そのため、水平方向に実装する場合には、導電材１５の高さの変化による振動騒音の減少幅が非常に大きくなる。
これに対して、垂直方向に実装する場合には、そのような効果が発生しないため、導電材１５の高さの変化による振動騒音の減少幅は大きくない。
したがって、積層セラミックキャパシタによる騒音を低減させるためには、積層セラミックキャパシタ１０は、内部電極１２を基準として、回路基板２０と水平方向になるように実装して導電材１５の高さを減少させることが望ましい。
図２に示す積層セラミックキャパシタの幅（Ｗ）及び長さ（Ｌ）によって、積層セラミックキャパシタは、０６０３（Ｌ×Ｗ＝０．６ｍｍ×０．３ｍｍ）、１００５、１６０８、２０１２、３２１６、３２２５などの大きさを有する。３２１６以上の大きい積層セラミックキャパシタの場合、その厚さに対して導電材の相対高さが低くても、該導電材の絶対量が多いので、振動騒音の低下効果を大きくするためには、該導電材の相対高さを１／４未満にすることが望ましい。
導電材１５は、回路基板２０と積層セラミックキャパシタとの間の電気的接続のために電気が導通する材料から成り、これは限定されるものではない。例えば、ハンダ付け（ｓｏｌｄｅｒ）を用いてもよい。

ランドパターン
図３は、本発明の一実施形態によるランドパターンを有する回路基板の平面図である。
図３に示すように、回路基板２０に積層セラミックキャパシタが実装されるランド２１、２２が示されている。これらのランド２１、２２は、図１の積層セラミックキャパシタ１０の外部端子電極１４ａ、１４ｂが設けられた個所に対応するように離間されて、回路基板の表面に複数個設けられる。これらのランドは、ソルダレシズトが覆われることなく露出した部分を意味する。
図３では、一実施形態として、四角形状のランドを２個設けた状態を示すが、これに限定されるものではない。ただ、前述のように、ランド２１、２２の表面にコーティングされる導電材１５が振動騒音に影響を及ぼすが、ランド２１、２２が占める面積について、図４に示すように、一定の制限を設けることによって導電材の高さを減らすことができる。
図４は、本発明の一実施形態によるランド２１、２２と積層セラミックキャパシタ１０との間の幅及び長さの相関関係を示す模式図である。該積層セラミックキャパシタ１０の幅をＷＭＬＣＣ、長さをＬＭＬＣＣとして定義する。また、これらの離間された各ランド２１、２２のうちのいずれか一つのランド２１の外側縁と他方のランド２２の外側縁とを基準として、基板で占める幅をＷＬＡＮＤ（ａ）、長さをＬＬＡＮＤ（ａ）として定義する。このとき、ＷＭＬＣＣ、ＬＭＬＣＣ、ＷＬＡＮＤ（ａ）及びＬＬＡＮＤ（ａ）の関係は、０＜ＬＬＡＮＤ（ａ）／ＬＭＬＣＣ≦１．２、０＜ＷＬＡＮＤ（ａ）／ＷＭＬＣＣ≦１．２であるのが望ましい。該範囲を外れる場合には、ランド２１、２２の表面にコーティングされる導電材の体積が大きくなるので、積層セラミックキャパシタ１０で発生する振動を、回路基板１０に伝達する作用が大きくなり、望ましくない。
図５は、本発明のさらに他の一実施形態によるランドパターンを有する回路基板の平面図である。
図５には、回路基板２０に、積層セラミックキャパシタが実装されるランド２１ａ、２１ｂ、２２ａ、２２ｂが示されている。これらのランド２１ａ、２１ｂ、２２ａ、２２ｂは、ハンダ付け量の減少のために、図１に示す積層セラミックキャパシタ１０の外部端子電極１４ａ、１４ｂの各縁部に対応するように、それぞれ離間されて回路基板の表面に複数個設けられる。
図５では、一実施形態として四角形状のランドを４個設けた状態を示すが、これに限定されるものではない。ただ、前述のように、ランド２１ａ、２１ｂ、２２ａ、２２ｂの表面にコーティングされる導電材１５が振動騒音に影響を及ぼすが、ランド２１ａ、２１ｂ、２２ａ、２２ｂが占める面積には、図４に示すように、一定の制限がある。この場合、積層セラミックキャパシタ１０の中央部の変位差が大きいことが予想されるため、複数個のランド２１ａ、２１ｂ、２１ｃ、２１ｄを分散させて、基板への振動の伝達を低減することができるようになる。
図６は、本発明のさらに他の一実施形態によるランド２１ａ、２１ｂ、２２ａ、２２ｂと積層セラミックキャパシタ１０との間の幅、及び長さの相関関係を示す模式図である。該積層セラミックキャパシタ１０の幅をＷＭＬＣＣ、長さをＬＭＬＣＣとして定義し、互いに離間された各ランド２１ａ、２１ｂ、２２ａ、２２ｂのうちのいずれか一側のランド２１ａ、２２ａの外側縁と他側のランド２１ｂ、２２ｂの外側縁とを基準として、基板で占める幅をＷＬＡＮＤ（ｂ）、一側のランド２１ａ、２１ｂと他側のランド２２ａ、２２ｂとが、基板で占める長さをＬＬＡＮＤ（ｂ）として定義する。このとき、ＷＭＬＣＣ、ＬＭＬＣＣ、ＷＬＡＮＤ（ｂ）及びＬＬＡＮＤ（ｂ）の関係は、０＜ＬＬＡＮＤ（ｂ）／ＬＭＬＣＣ≦１．２、０＜ＷＬＡＮＤ（ｂ）／ＷＭＬＣＣ≦１．２であるのが望ましい。該範囲を外れる場合には、ランド２１ａ、２１ｂ、２２ａ、２２ｂの表面にコーティングされる導電材の体積が大きくなるので、積層セラミックキャパシタ１０で発生する振動を回路基板１０に伝達する作用が大きくなり、望ましくない。
一方、この場合、外部端子電極１４ａ、１４ｂとランド２１、２２とを導電接続する導電材１５の高さ（Ｔｓ）は、積層セラミックキャパシタの厚さ（ＴＭＬＣＣ）の１／３未満とするのが望ましく、１／４未満とするのがさらに望ましい。ここで、積層セラミックキャパシタの外部電極端子の下辺部分のみに導電材が存在して、該導電材の高さがほとんど０の場合もある。積層セラミックキャパシタを水平方向に実装した状態で、導電材１５の高さ（Ｔｓ）が減少するほど、該導電材１５が回路基板２０に振動を伝達する程度が、積層セラミックキャパシタを垂直方向に実装した状態よりも遥かに低くなるからである。
一方、本発明において、積層セラミックキャパシタは、水平方向にテーピングすると共に、幅（ＷＭＬＣＣ）及び厚さ（ＴＭＬＣＣ）が等しいものであってもよい。幅及び厚さが等しい場合、テーピング時に、一般的に同じ方向性を有することは難しいが、本発明においては、水平方向に一定にテーピングしたものを使うことによって、振動減少の効果を得ることができる。

積層セラミックキャパシタの包装体
前述のように、水平方向に一定にテーピングした積層セラミックキャパシタを提供するために、本発明は、水平方向に一定に整列した積層セラミックキャパシタの包装体を提供する。
図７は、本発明の一実施形態による積層セラミックキャパシタが水平に配置されるように整列された積層セラミックキャパシタの包装体を示す。図８は、本発明のさらに他の一実施形態を示し、巻取られたリール形態の積層セラミックキャパシタの包装体を示す図である。
図７を参照すると、本実施形態の積層セラミックキャパシタの包装体４０は、積層セラミックキャパシタ１０が収納される収納部４５が設けられた包装シート４２を含む。
該包装シート４２の収納部４５は、積層セラミックキャパシタ１０と対応する形状を有し、該収納部４５の底面を基準として内部電極１２が水平に配置されるように移送部を通じて移動される。
積層セラミックキャパシタの包装体４０は、前記収納部４５の底面を基準として、前記内部電極１２が水平となるように配置された積層セラミックキャパシタ１０が収納された該包装シート４２を覆う包装膜４４をさらに含む。
図８は、リール形態に巻取られた形状の積層セラミックキャパシタの包装体を示す。この包装体は、図７に示す実施形態の積層セラミックキャパシタの包装体４０が回収ロール（図示せず）によって、連続して巻取られて形成される。

積層セラミックキャパシタの水平方向整列方法
方向に、一定に整列した積層セラミックキャパシタの包装体４０を提供するため、本発明は、幅及び厚さが同一または類似の積層セラミックキャパシタ１０の水平方向整列方法を提供する。
ここで、積層セラミックキャパシタの幅及び厚さが同一または類似であるとは、０．７５≦ＴＭＬＣＣ／ＷＭＬＣＣ≦１．２５範囲内の場合である。
前述のように、幅及び厚さが同一または類似の積層セラミックキャパシタの圧電現象による振動騒音を大きく低減させるためには、積層セラミックキャパシタを回路基板に実装の際、積層セラミックキャパシタの内部電極面が回路基板面と水平に実装可能なように、包装体への収納過程において、積層セラミックキャパシタを水平方向に整列させることが必要である。
このため、本発明では、磁気力を用いる整列方法を提供する。図９に示すように、積層セラミックキャパシタ１０に磁石を近づけると、磁気抵抗が減るように、内部電極導体が、図９（ａ）及び（ｂ）に示すような積層セラミックキャパシタ１０、１０′の方向では、磁石に吸着される。しかし、図９（ｃ）に示すような内部電極導体の積層方向から磁石を近づける積層セラミックキャパシタ１０″の方向では、磁石に吸着しないという性質を利用する。
そのような性質を用いて、幅及び厚さが同一または類似の積層セラミックキヤパシタ１０を包装体で水平方向に収納するため、移送過程中に、図１０のように、磁石を側方に配置して積層セラミックキャパシタ１０を水平に整列させる。
この場合、図９（ｃ）に示す積層セラミックキャパシタ１０”は、磁気力によって、内部電極面が移送部１００の移送方向に回転して整列するようになる。
しかし、図１１に示すように、移送過程中、図９（ｂ）に示す積層セラミックキャパシタ１０′のような状態（積層方向が磁石に向いている）に配列される場合が発生する。これは、図１２に示すように、移送部１００に所定の間隔を有する一対のガイド１１０を設けることによって解決することができる。
この場合、該一対のガイド部１１０間の間隔ｇは、積層セラミックキャパシタの幅をＷＭＬＣＣ、厚さをＴＭＬＣＣ、長さをＬＭＬＣＣとして定義すると、下式、
√（Ｗ２ ＭＬＣＣ＋Ｔ２ ＭＬＣＣ）＜ｇ＜ｍｉｎ〔√（Ｌ２ ＭＬＣＣ＋Ｔ２ ＭＬＣＣ），√（Ｌ２ ＭＬＣＣ＋Ｗ２ ＭＬＣＣ）〕
を満足する。
以下では、本発明の好適な実施形態を導出するための試験例について説明することにする。
試験例１：積層セラミックキャパシタを回路基板上に水平実装する場合と垂直実装する場合について、導電材の高さが振動騒音に及ぶ影響の評価
まず、積層セラミックキャパシタが水平実装された場合と垂直実装された場合について、ハンダの高さが振動騒音に及ぶ影響を確認するために、マイクロドリルを用いて、ハンダの高さを次第に低くしながら、振動による騒音を測定した。
図１３は、積層セラミックキャパシタを回路基板上に水平実装する場合（ａ）と垂直実装する場合（ｂ）とを示し、図１４はその測定結果をグラフとして示す。
図１４に示すように、ハンダの高さが低いほど振動騒音が減少することが認められる。特に、垂直実装する場合よりも水平実装する場合のほうが、振動騒音の変化幅が大きいという事実が分かつた。
このような事実は、ハンダなどの導電材は、積層セラミックキャパシタと回路基板との間の振動媒介体としての役目を有し、該導電材の高さが低くなるにつれて基板への振動の伝達が低下するが、水平実装では、積層セラミックキャパシタの圧電性による縁部の振動の中で上面の振動の伝達が、該導電材の高さの低下とともに急に低下することで生じる。そのため、水平方向に実装する場合には、導電材の高さの変化による振動騒音の減少幅が非常に大きくなる一方、垂直方向に実装する場合には、該効果が発生しないので導電材の高さの変化による振動騒音の減少幅が大きくない。そのため、積層セラミックキャパシタは、内部電極を基準として回路基板と水平方向になるように実装し、ハンダ付け量（高さ）を少なくするのが騒音を減らすのに望ましい、という事実が認められる。
試験例２：積層セラミックキャパシタを回路基板上に水平実装する場合と垂直実装する場合について、ランドの大きさが振動騒音に及ぶ影響の評価
試験例１において、ハンダの高さによる振動騒音の変化結果に基づいて、追加的にランドの大きさによる振動騒音を測定し、これを図１５のグラフとして示した。
図１５から理解されるように、ランドの大きさを小さくするほど導電材の高さが低くなり、基板への振動が伝達されにくくなり、振動騒音が減少することが認められた。また、同様に、水平実装する場合、振動騒音が大幅に低減することが認められた。
一方、図２の積層セラミックキャパシタの幅（Ｗ）及び長さ（Ｌ）によって、積層セラミックキャパシタは、０６０３（Ｌ×Ｗ＝０．６ｍｍ×０．３ｍｍ）、１００５、１６０８、２０１２、３２１６、３２２５などの大きさを有する場合がある。このような大きさの積層セラミックキャパシタに対して水平実装すると共に、ランドの大きさを小さくした場合、振動騒音が大幅に低下する効果が認められた。しかしながら、３２１６以上の大きさの積層セラミックキャパシタの場合は、積層セラミックキャパシタの厚さに対して導電材の相対高さが低くても、該導電材の絶対量が多いので、振動騒音の低下効果を大きくするためには、該導電材の相対高さをさらに低くしなければならないことも認められた。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、前記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
１０ 積層セラミックキャパシタ
１１ 誘電体シート
１２ 内部電極
１４ａ、１４ｂ 外部端子電極
１５ 導電材
２０ 回路基板

Claims (29)

  1. 内部電極を含み、幅（ＷＭＬＣＣ）及び厚さ（ＴＭＬＣＣ）が同一または類似の複数の積層セラミックキャパシタと、
    前記積層セラミックキャパシタが収納される収納部を有する包装シートとを含み、
    前記複数の積層セラミックキャパシタ各々の内部電極は、前記収納部の底面を基準に水平に配置される積層セラミックキャパシタ包装体。
  2. 前記積層セラミックキャパシタの幅（ＷＭＬＣＣ）に対する厚さ（ＴＭＬＣＣ）の比（ＴＭＬＣＣ／ＷＭＬＣＣ）は、０．７５≦ＴＭＬＣＣ／ＷＭＬＣＣ≦１．２５である請求項１に記載の積層セラミックキャパシタ包装体。
  3. 前記積層セラミックキャパシタの幅（ＷＭＬＣＣ）に対する厚さ（ＴＭＬＣＣ）の比（ＴＭＬＣＣ／ＷＭＬＣＣ）は、０．９≦ＴＭＬＣＣ／ＷＭＬＣＣ≦１．１である請求項２に記載の積層セラミックキャパシタ包装体。
  4. 前記積層セラミックキャパシタの幅（ＷＭＬＣＣ）に対する厚さ（ＴＭＬＣＣ）の比（ＴＭＬＣＣ／ＷＭＬＣＣ）は、０．９５≦ＴＭＬＣＣ／ＷＭＬＣＣ≦１．０５である請求項３に記載の積層セラミックキャパシタ包装体。
  5. 前記積層セラミックキャパシタが整列された包装シートは、リール形態で巻き取られた請求項１に記載の積層セラミックキャパシタ包装体。
  6. 前記包装シートに結合され、前記積層セラミックキャパシタを覆う包装膜を、さらに含む請求項１に記載の積層セラミックキャパシタ包装体。
  7. 前記積層セラミックキャパシタが整列された包装シートは、リール形態で巻き取られ、
    前記包装シートに結合され、前記積層セラミックキャパシタを覆う包装膜を、さらに含む請求項１に記載の積層セラミックキャパシタ包装体。
  8. 前記積層セラミックキャパシタの誘電体層の誘電体の厚さは、３μｍ以下である請求項１に記載の積層セラミックキャパシタ包装体。
  9. 前記積層セラミックキャパシタの誘電体層の層数は、２００層以上である請求項１に記載の積層セラミックキャパシタ包装体。
  10. 前記積層セラミックキャパシタの誘電体層は、層数が２００層以上で、誘電体の厚さが３μｍ以下である請求項１に記載の積層セラミックキャパシタ包装体。
  11. 内部電極を含み、幅（ＷＭＬＣＣ）に対する厚さ（ＴＭＬＣＣ）の比（ＴＭＬＣＣ／ＷＭＬＣＣ）は、０．７５≦ＴＭＬＣＣ／ＷＭＬＣＣ≦１．２５である複数の積層セラミックキャパシタと、
    前記積層セラミックキャパシタが収納される収納部を有する包装シートとを含み、
    前記積層セラミックキャパシタ全体の内部電極は、前記収納部の底面を基準に水平に配置される積層セラミックキャパシタ包装体。
  12. 前記積層セラミックキャパシタの幅（ＷＭＬＣＣ）に対する厚さ（ＴＭＬＣＣ）の比（ＴＭＬＣＣ／ＷＭＬＣＣ）は、０．９≦ＴＭＬＣＣ／ＷＭＬＣＣ≦１．１である請求項１１に記載の積層セラミックキャパシタ包装体。
  13. 前記積層セラミックキャパシタの幅（ＷＭＬＣＣ）に対する厚さ（ＴＭＬＣＣ）の比（ＴＭＬＣＣ／ＷＭＬＣＣ）は、０．９５≦ＴＭＬＣＣ／ＷＭＬＣＣ≦１．０５である請求項１２に記載の積層セラミックキャパシタ包装体。
  14. 前記積層セラミックキャパシタが整列された包装シートは、リール形態で巻き取られた請求項１１に記載の積層セラミックキャパシタ包装体。
  15. 前記包装シートに結合され、前記積層セラミックキャパシタを覆う包装膜を、さらに含む請求項１１に記載の積層セラミックキャパシタ包装体。
  16. 前記積層セラミックキャパシタが整列された包装シートは、リール形態で巻き取られ、
    前記包装シートに結合され、前記積層セラミックキャパシタを覆う包装膜を、さらに含む請求項１１に記載の積層セラミックキャパシタ包装体。
  17. 前記積層セラミックキャパシタの誘電体層の誘電体の厚さは、３μｍ以下である請求項１に記載の積層セラミックキャパシタ包装体。
  18. 前記積層セラミックキャパシタの誘電体層の層数は、２００層以上である請求項１１に記載の積層セラミックキャパシタ包装体。
  19. 前記積層セラミックキャパシタの誘電体層は、層数が２００層以上で、誘電体の厚さが３μｍ以下である請求項１に記載の積層セラミックキャパシタ包装体。
  20. 幅（ＷＭＬＣＣ）及び厚さ（ＴＭＬＣＣ）が同一または類似の積層セラミックキャパシタを移送部を通じて移送するステップと、
    前記積層セラミックキャパシタの内部電極が前記移送部の底に水平するように前記積層セラミックキャパシタの側面に磁場を与えるステップと、
    前記内部電極が包装シートの収納部の底に水平するように前記積層セラミックキャパシタを包装シートの収納部に収納するステップと
    を含む積層セラミックキャパシタの包装方法。
  21. 前記積層セラミックキャパシタに磁場を提供された前記積層セラミックキャパシタ全体の内部電極は、前記包装シートの収納部の底に水平するように配列される請求項２０に記載の積層セラミックキャパシタの包装方法。
  22. 前記移送部は、前記積層セラミックキャパシタを前記移送方向に平行に整列させる一対のガイド部を含む請求項２０に記載の積層セラミックキャパシタの包装方法。
  23. 前記一対のガイド部間の間隔をｇ、前記積層セラミックキャパシタの幅をＷＭＬＣＣ、厚さをＴＭＬＣＣ、長さをＬＭＬＣＣとして定義する場合、下記式、
    √（Ｗ２ ＭＬＣＣ＋Ｔ２ ＭＬＣＣ）＜ｇ＜ｍｉｎ〔√（Ｌ２ ＭＬＣＣ＋Ｔ２ ＭＬＣＣ），√（Ｌ２ ＭＬＣＣ＋Ｗ２ ＭＬＣＣ）〕
    を満たす請求項２２に記載の積層セラミックキャパシタの包装方法。
  24. 前記積層セラミックキャパシタの幅（ＷＭＬＣＣ）に対する厚さ（ＴＭＬＣＣ）の比（ＴＭＬＣＣ／ＷＭＬＣＣ）は、０．７５≦ＴＭＬＣＣ／ＷＭＬＣＣ≦１．２５である請求項２０に記載の積層セラミックキャパシタの包装方法。
  25. 前記積層セラミックキャパシタの幅（ＷＭＬＣＣ）に対する厚さ（ＴＭＬＣＣ）の比（ＴＭＬＣＣ／ＷＭＬＣＣ）は、０．９≦ＴＭＬＣＣ／ＷＭＬＣＣ≦１．１である請求項２４に記載の積層セラミックキャパシタの包装方法。
  26. 前記積層セラミックキャパシタの幅（ＷＭＬＣＣ）に対する厚さ（ＴＭＬＣＣ）の比（ＴＭＬＣＣ／ＷＭＬＣＣ）は、０．９５≦ＴＭＬＣＣ／ＷＭＬＣＣ≦１．０５である請求項２５に記載の積層セラミックキャパシタの包装方法。
  27. 前記積層セラミックキャパシタの誘電体層の誘電体の厚さは、３μｍ以下である請求項２０に記載の積層セラミックキャパシタの包装方法。
  28. 前記積層セラミックキャパシタの誘電体層の層数は、２００層以上である請求項２０に記載の積層セラミックキャパシタの包装方法。
  29. 前記積層セラミックキャパシタの誘電体層は、層数が２００層以上で、誘電体の厚さが３μｍ以下である請求項２０に記載の積層セラミックキャパシタの包装方法。
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