JP2015228482A - 積層セラミック電子部品の実装構造体 - Google Patents

Abstract

【課題】電極ランドを分割せずに騒音を低減できる、積層セラミック電子部品の実装構造体を提供することにある。
【解決手段】本発明に係る積層セラミック電子部品の実装構造体１は、セラミック素体３と、セラミック素体３の内部において、少なくとも一部同士が厚み方向に対向する対向部４ａ１，４ｂ１を有するように形成されている第１，第２の内部電極４ａ，４ｂと、第１の内部電極４ａに電気的に接続されている第１の端子電極５ａと、第２の内部電極４ｂに電気的に接続されている第２の端子電極５ｂとを有する積層セラミック電子部品２と、第１，第２の端子電極５ａ，５ｂと電気的に接続されている第１，第２の電極ランド７ａ，７ｂを有し、積層セラミック電子部品２が実装される回路基板６とを備えており、第１，第２の電極ランド７ａ，７ｂの幅が上記対向部４ａ１，４ｂ１における第１，第２の内部電極４ａ，４ｂの幅よりも小さい。
【選択図】図１

Description

本発明は、積層セラミック電子部品の実装構造体に関する。

近年、電子機器の高性能化に伴い、積層セラミックコンデンサの大容量化及び小型化が進んでいる。積層セラミックコンデンサの大容量化のために、例えばチタン酸バリウムなどの高誘電率のセラミックス材料が用いられている。

高誘電率のセラミックス材料は圧電性及び電歪性を有する。そのため、高誘電率のセラミックス材料を用いた積層セラミックコンデンサに電圧が印加されると、機械的な歪みを生じる。上記歪みに起因して、積層セラミックコンデンサが振動することがあった。上記振動が回路基板に伝播することにより、可聴音の周波数帯域である２０Ｈｚ〜２００００Ｈｚ付近の周波数で回路基板が振動し、鳴き（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）と呼ばれる騒音が発生することがあった。

下記の特許文献１のコンデンサでは、回路基板上の電極ランドが分割されている。また、コンデンサの端面の中心と電極ランドとが接合されていない。特許文献１においては、上記歪みに起因したコンデンサの振動の振幅が最も大きい部分は、コンデンサの端面の中心であると述べられている。コンデンサにおける振幅が最も大きい部分が電極ランドに接合されていないため、振動が回路基板に伝播され難い。

特開２０１３−６５８２０号公報

しかしながら、特許文献１のように電極ランドを分割すると、コンデンサを回路基板に搭載する位置にずれが生じた場合に、実装不良が生じるおそれがある。

また、上述のように、近年では積層セラミックコンデンサの小型化が進んでいる。小型の積層セラミックコンデンサにおいては電極ランドの面積は小さいため、電極ランドの分割は困難である。

本発明の目的は、電極ランドを分割せずに騒音を低減できる、積層セラミック電子部品の実装構造体を提供することにある。

本発明に係る積層セラミック電子部品の実装構造体は、長さ方向及び幅方向に沿って延びており、互いに対向する第１，第２の主面と、長さ方向及び厚み方向に沿って延びており、互いに対向する第１，第２の側面と、幅方向及び厚み方向に沿って延びており、互いに対向する第１，第２の端面とを有するセラミック素体と、上記セラミック素体の内部において、少なくとも一部同士が厚み方向に対向する対向部を有するように形成されている第１，第２の内部電極と、上記第１の端面から上記第２の主面にわたって設けられており、上記第１の内部電極に電気的に接続されている第１の端子電極と、上記第２の端面から上記第２の主面にわたって設けられており、上記第２の内部電極に電気的に接続されている第２の端子電極とを有する積層セラミック電子部品と、上記第１，第２の端子電極と電気的に接続されている第１，第２の電極ランドを有し、上記積層セラミック電子部品が上記第２の主面から実装される回路基板とを備える。上記第１，第２の電極ランドの幅が、上記対向部の幅よりも小さい。

本発明に係る積層セラミック電子部品の実装構造体のある特定の局面では、平面視において、上記第１の電極ランドの一対の幅方向端部は、前記対向部の一対の幅方向端部の間に位置し、前記第２の電極ランドの一対の幅方向端部は、前記対向部の一対の幅方向端部に位置する。

本発明に係る積層セラミック電子部品の実装構造体の他の特定の局面では、上記第１，第２の端子電極が上記セラミック素体の上記第１，第２の側面に至っていない。

本発明に係る積層セラミック電子部品の実装構造体のさらに他の特定の局面では、上記第１，第２の端子電極が上記セラミック素体の上記第１の主面に至っていない。

本発明に係る積層セラミック電子部品の実装構造体の別の特定の局面では、上記第１の端子電極が上記セラミック素体の上記第１の端面から上記第１の主面にわたって設けられており、上記第２の端子電極が上記セラミック素体の上記第２の端面から上記第１の主面にわたって設けられている。

本発明に係る積層セラミック電子部品の実装構造体のさらに別の特定の局面では、上記第１の端子電極が上記セラミック素体の上記第１の端面から上記第１の主面及び上記第１，第２の側面にわたって設けられており、上記第２の端子電極が上記セラミック素体の上記第２の端面から上記第１の主面及び上記第１，第２の側面にわたって設けられている。

本発明に係る積層セラミック電子部品の実装構造体のさらに他の特定の局面では、上記第１の端子電極の幅は、上記対向部の幅よりも小さく、かつ、上記第１の内部電極に含まれ、上記対向部から引き出され上記第１の端面に露出する部分の幅よりも大きく、上記第２の端子電極の幅は、上記対向部の幅よりも小さく、かつ、上記第２の内部電極に含まれ、上記対向部から引き出され上記第２の端面に露出する部分の幅よりも大きい。

本発明に係る積層セラミック電子部品の実装構造体の別の特定の局面では、上記第１，第２の端子電極が上記セラミック素体の上記第２の主面に至っており、平面視において、上記第１の端子電極が、上記対向部と重なる第１の重複部を含み、該第１の重複部における一対の幅方向端部は、上記対向部の一対の幅方向端部の間に位置し、平面視において、上記第１の端子電極が、上記対向部と重なる第１の重複部を含み、該第１の重複部における一対の幅方向端部は、上記対向部の一対の幅方向端部の間に位置する。

本発明によれば、電極ランドを分割せずに騒音を低減できる、積層セラミック電子部品の実装構造体を提供することができる。

（ａ）は、本発明の第１の実施形態に係る積層セラミック電子部品の実装構造体の斜視図であり、（ｂ）は、本発明の第１の実施形態に係る積層セラミック電子部品の実装構造体の平面図である。 （ａ）は、本発明の第１の実施形態における積層セラミック電子部品の側面断面図であり、（ｂ）は、本発明の第１の実施形態において端子電極がない位置で切った積層セラミック電子部品の端面方向の断面図である。 本発明の第１の実施形態に係る積層セラミック電子部品の実装構造体及び比較のために作製した積層セラミック電子部品の実装構造体の電極ランドの幅と、幅が０．６７ｍｍにおける場合の音圧値との騒音の音圧差との関係を示す図である。 （ａ）は、本発明の第２の実施形態に係る積層セラミック電子部品の実装構造体の斜視図であり、（ｂ）は、本発明の第２の実施形態に係る積層セラミック電子部品の実装構造体の平面図であり、（ｃ）は、本発明の第２の実施形態における積層セラミック電子部品の端面方向から見た図である。 本発明の第２の実施形態における積層セラミック電子部品の側面断面図である。 （ａ）は、本発明の第３の実施形態に係る積層セラミック電子部品の実装構造体の斜視図であり、（ｂ）は、本発明の第３の実施形態における積層セラミック電子部品の側面断面図である。

以下、図面を参照しつつ、本発明の具体的な実施形態を説明することにより、本発明を明らかにする。

図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係る積層セラミック電子部品の実装構造体の斜視図及び平面図である。図２（ａ）及び（ｂ）は、本発明の第１の実施形態における積層セラミック電子部品の側面断面図及び端子電極がない位置で切った積層セラミック電子部品の端面方向の断面図である。

積層セラミック電子部品の実装構造体１は、積層セラミック電子部品２を有する。積層セラミック電子部品２は、セラミック素体３を有する。セラミック素体３は、第１，第２の主面３ａ，３ｂ、第１，第２の側面３ｃ，３ｄ及び第１，第２の端面３ｅ，３ｆを有する。第１，第２の主面３ａ，３ｂは、長さ方向及び幅方向に沿って延びており、互いに対向している。第１，第２の側面３ｃ，３ｄは、長さ方向及び厚み方向に沿って延びており、互いに対向している。第１，第２の端面３ｅ，３ｆは、幅方向及び厚み方向に沿って延びており、互いに対向している。

本実施形態では、セラミック素体３は、高誘電率のセラミックス材料からなる。高誘電率のセラミックス材料としては、例えば、ＢａＴｉＯ_３、ＣａＴｉＯ_３及びＳｒＴｉＯ_３などが挙げられる。なお、セラミック素体３には、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物またはＮｉ化合物などの適宜の副成分が添加されていてもよい。また、セラミック素体３は、Ｓｉやガラスなどを含んでいてもよい。

図２（ａ）に示すように、セラミック素体３の内部には、第１，第２の内部電極４ａ，４ｂが設けられている。第１，第２の内部電極４ａ，４ｂは、対向部４ａ１，４ｂ１を有する。第１，第２の内部電極４ａ，４ｂは、対向部４ａ１，４ｂ１において厚み方向に互いに対向している。

図２（ｂ）に示すように、第１の内部電極４ａは、対向部において、第３，第４の幅方向端部４ａ１１，４ａ１２を有する。また、第２の内部電極４ｂは、対向部において、第３，第４の幅方向端部４ｂ１１，４ｂ１２を有する。

図１（ｂ）に戻り、セラミック素体３の第１，第２の端面３ｅ，３ｆには、第１，第２の端子電極５ａ，５ｂが設けられている。

本実施形態では、セラミック素体３の長さ方向の寸法のほうが幅方向の寸法よりも大きい。すなわち、セラミック素体３の長手方向に第１，第２の端子電極５ａ，５ｂが対向するように設けられている。なお、セラミック素体３の長さ方向の寸法のほうが幅方向の寸法よりも短く、セラミック素体３の短手方向に対向するように第１，第２の端子電極５ａ，５ｂが設けられていてもよい。

図１（ａ）及び（ｂ）に示すように、回路基板６上には第１，第２の電極ランド７ａ，７ｂが設けられている。第１，第２の電極ランド７ａ，７ｂ上に接合剤８ａ，８ｂを介して積層セラミック電子部品２が搭載されている。積層セラミック電子部品２の第１の端子電極５ａは、接合剤８ａを介して第１の電極ランド７ａに電気的に接続されている。第２の端子電極５ｂは、接合剤８ｂを介して第２の電極ランド７ｂに電気的に接続されている。本実施形態では、接合剤８ａ，８ｂははんだからなる。なお、接合剤８ａ，８ｂは他の適宜のろう材用金属などからなってもよい。

接合剤８ａ，８ｂによりフィレットが形成されている。積層セラミック電子部品２は、第２の主面３ｂ側から回路基板６に実装されている。すなわち、本実施形態においては、第２の主面３ｂが実装面に相当する。

第１の電極ランド７ａは、第１，第２の幅方向端部７ａ１，７ａ２を有する。また、第２の電極ランド７ｂは、第１，第２の幅方向端部７ｂ１，７ｂ２を有する。

図１（ｂ）及び図２（ｂ）に示すように、第１の電極ランド７ａの幅Ａ及び第２の電極ランド７ｂの幅Ｂは、第１，第２の内部電極４ａ，４ｂの対向部４ａ１，４ｂ２における幅Ｃ，Ｄよりも小さい。また、第１，第２の電極ランド７ａ，７ｂの第１，第２の幅方向端部７ａ１，７ａ２，７ｂ１，７ｂ２は、第１の内部電極４ａの第３，第４の幅方向端部４ａ１１，４ａ１２，４ｂ１１，４ｂ１２よりも平面視において幅方向内側に位置する。言い換えれば、平面視において、第１の電極ランド７ａの一対の幅方向端部７ａ１，７ａ２は、対向部４ａ１の一対の幅方向端部４ａ１１，４ａ１２の間に位置している。また、第２の電極ランド７ｂの一対の幅方向端部７ｂ１，７ｂ２は、対向部４ａ１の一対の幅方向端部４ａ１１，４ａ１２の間に位置している。

なお、平面視とは、積層セラミック電子部品の実装構造体１を積層セラミック電子部品２が実装される回路基板６の面に直交する方向から見ることであり、図１（ｂ）で表される平面図として観察される。

本実施形態では、第１，第２の電極ランド７ａ，７ｂの幅は一定である。なお、第１，第２の電極ランド７ａ，７ｂの幅が一定でない場合、幅Ａ，Ｂは、端面方向から見たとき、第１，第２の端子電極５ａ，５ｂと重なる第１，第２の電極ランド７ａ，７ｂの幅を示す。

本実施形態の特徴は、上記幅Ａ及びＢが上記幅Ｃ及びＤよりも小さいことにある。また、本実施形態では、上記のように、第１，第２の電極ランド７ａ，７ｂが第１，第２の内部電極４ａ，４ｂの対向部４ａ１，４ｂ１よりも平面視において幅方向内側に位置する。すなわち、第１の電極ランド７ａの一対の幅方向端部７ａ１，７ａ２が、対向部４ａ１の一対の幅方向端部４ａ１１，４ａ１２の間に位置し、第２の電極ランド７ｂの一対の幅方向端部７ｂ１，７ｂ２が、対向部４ａ１の一対の幅方向端部４ａ１１，４ａ１２の間に位置している。従来では、幅方向中央の振動が大きいので、幅方向中央を接合しないことが望ましいと考えられていた。しかしながら、本願発明者らが鋭意検討した結果、逆に、幅方向中央に接合部分を偏らせるほうが、騒音をより一層軽減し得ることがわかった。これを以下において説明する。

本実施形態のセラミック素体３の長さ方向の寸法は１．１５ｍｍ、幅方向の寸法は０．６９ｍｍ、厚み方向の寸法は０．６８ｍｍである。第１，第２の内部電極４ａ，４ｂの対向部４ａ１，４ｂ１の幅Ｃ，Ｄは、いずれも０．５２７ｍｍである。また、容量は１０μＦである。回路基板６はガラスエポキシ基板であり、厚みは１．６ｍｍである。第１，第２の電極ランド７ａ，７ｂの長さ方向の寸法は１．５ｍｍであり、第１の電極ランド７ａと第２の電極ランド７ｂとの間隔は０．５ｍｍである。本願発明者らは、本実施形態と同様にして、ただし、上記幅Ａを異ならせ、かつ上記幅Ｂを上記幅Ａと等しくして複数の積層セラミック電子部品の実装構造体を作製した。そして、それぞれの積層セラミック電子部品の実装構造体における最大ピークとなる周波数５．３３ｋＨｚにおける騒音の音圧を求めた。

図３は、本発明の第１の実施形態に係る積層セラミック電子部品の実装構造体及び比較のために作製した積層セラミック電子部品の実装構造体の電極ランドの幅と、幅が０．６７ｍｍにおける場合の音圧値との騒音の音圧差との関係を示す図である。なお、図３では、横軸に示すそれぞれの電極ランドの幅における音圧値と、電極ランド幅が０．６７ｍｍにおける音圧値との差を、音圧差として縦軸に示している。作製された積層セラミック電子部品の実装構造体のそれぞれの電極ランドの幅は、０．０８１ｍｍ、０．１６２ｍｍ、０．３２４ｍｍ、０．５００ｍｍ、０．５２７ｍｍ、０．６４７ｍｍ、０．６７０ｍｍである。

図３における電極ランドの幅は、上記幅Ａ，Ｂに相当する。電極ランドの幅Ａ，Ｂが第１，第２の内部電極の幅Ｃ，Ｄ以上のとき、騒音の音圧には大きい変化はない。これに対して、電極ランドの幅Ａ，Ｂが第１，第２の内部電極の幅Ｃ，Ｄよりも小さいとき、騒音の音圧は著しく小さくなっている。

従って、本実施形態に係る積層セラミック電子部品の実装構造体１により、騒音をより一層低減し得ることがわかる。

上記距離Ａ，Ｂが上記幅Ｃ，Ｄよりも小さいことによって騒音をより一層低減し得る理由は、以下の通りと考えられる。騒音は、部品内部の有効体積部の振動によって引き起こされるが、電極ランドの幅を狭めることで、端子電極と基板との接合部の幅も有効体積の幅より狭まり、有効体積部から基板へ伝達される振動量が抑えられる。そのため、騒音をより一層低減することができる。

本実施形態に係る積層セラミック電子部品の実装構造体１は、騒音が発生しやすいコンデンサ素子の実装に好適に用いることができる。例えば、容量が高いコンデンサ素子、比誘電率が高いコンデンサ素子、内部電極の積層数が多いコンデンサ素子、誘電体層が薄いコンデンサ素子などの実装に好適に用いることができる。より具体的には、容量が１μＦ以上のコンデンサ素子、比誘電率が３０００以上のコンデンサ素子、内部電極の積層数が３５０層以上のコンデンサ素子、誘電体層が１μｍ以下のコンデンサ素子などの実装に好適に用いることができる。

好ましくは、セラミック素体３の幅方向の寸法と厚み方向の寸法とは異なることが望ましい。セラミック素体３の幅方向の寸法は厚み方向の寸法よりも大きくてもよいし、小さくてもよい。それによって、実装する際に、第１，第２の主面３ａ，３ｂの方向を容易に識別することができる。より好ましくは、セラミック素体３の幅方向の寸法と厚み方向の寸法とは２０％以上異なることが望ましい。それによって、実装する際に、第１，第２の主面３ａ，３ｂの方向をより確実に識別することができる。

図４（ａ）、（ｂ）及び（ｃ）は、本発明の第２の実施形態に係る積層セラミック電子部品の実装構造体の斜視図、平面図及び積層セラミック電子部品の端面方向から見た図である。図５は、本発明の第２の実施形態における積層セラミック電子部品の側面断面図である。

積層セラミック電子部品の実装構造体１１における積層セラミック電子部品１２の第１の端子電極１５ａは、セラミック素体１３の第１の端面１３ｅから第１，第２の主面１３ａ，１３ｂにわたって設けられており、第１，第２の側面１３ｃ，１３ｄには設けられていない。また、第２の端子電極１５ｂは、セラミック素体１３の第２の端面１３ｆから第１，第２の主面１３ａ，１３ｂにわたって設けられており、第１，第２の側面１３ｃ，１３ｄには設けられていない。

図５に示すように、第１の内部電極１４ａは、対向部１４ａ１に連なっている引き出し部１４ａ２を有する。第１の内部電極１４ａの引き出し部１４ａ２は、セラミック素体１３の第１の端面１３ｅまで延びている。第２の内部電極１４ｂは対向部１４ｂ１に連なっている引き出し部１４ｂ２を有する。第２の内部電極１４ｂの引き出し部１４ｂ２は、セラミック素体１３の第２の端面１３ｆまで延びている。

本実施形態では、第１の内部電極１４ａの引き出し部１４ａ２は、対向部１４ａ１に連なっている部分からセラミック素体１３の第１の端面１３ｅにかけて幅が小さくなっている。第２の内部電極１４ｂの引き出し部１４ｂ２は、対向部１４ｂ１に連なっている部分からセラミック素体１３の第２の端面１３ｆにかけて幅が小さくなっている。なお、第１，第２の内部電極１４ａ，１４ｂの引き出し部１４ａ２，１４ｂ２の幅の大きさは、特に限定されない。

図４（ｂ）に戻り、第１の端子電極１５ａは、第１，第２の幅方向端部１５ａ１，１５ａ２を有する。第２の端子電極１５ｂは、第１，第２の幅方向端部１５ｂ１，１５ｂ２を有する。また、図４（ｃ）に示すように、第１の内部電極１４ａは、第３，第４の幅方向端部１４ａ１１，１４ａ１２を有する。また、第２の内部電極１４ｂは、第３，第４の幅方向端部１４ｂ１１，１４ｂ１２を有する。本実施形態では、第１，第２の端子電極１５ａ，１５ｂの第１，第２の幅方向端部１５ａ１，１５ｂ１，１５ａ２，１５ｂ２は、第１，第２の内部電極１４ａ，１４ｂの第３，第４の幅方向端部１４ａ１１，１４ａ１２，１４ｂ１１，１４ｂ１２よりも平面視においてセラミック素体１３の幅方向内側に位置している。

また、第１の端子電極１５ａの幅は、対向部１４ａ１，１４ｂ１の幅よりも小さい。さらに、平面視において、第１の内部電極１４ａに含まれており、対向部１４ａ１から引き出され、かつ第１の端面１３ｅに露出している部分の幅よりも第１の端子電極１５ａの幅が大きい。他方、第２の端子電極１５ｂの幅は、対向部１４ａ１，１４ｂ１の幅よりも小さい。第２の内部電極１４ｂに含まれており、かつ対向部１４ａ１，１４ｂ１から引き出され、第２の端面１３ｆに露出している第２の内部電極部分の幅よりも第２の端子電極１５ｂの幅が大きい。

本実施形態では、第１，第２の端子電極１５ａ，１５ｂが、セラミック素体１３の第２の主面１３ｂに至っている。平面視において、第１の端子電極１５ａが、対向部１４ａ１，１４ｂ１と重なる第１の重複部１５ａ３を含んでいる。第１の重複部１５ａ３における一対の幅方向端部は、対向部１４ａ１，１４ｂ１の一対の幅方向端部１４ａ１１，１４ａ１２の間に位置している。また、平面視において、第２の端子電極１５ｂは、対向部１４ａ１，１４ｂ１と重なる第２の重複部１５ｂ３を含んでいる。第２の重複部１５ｂ３における一対の幅方向端部は、対向部１４ａ１の一対の幅方向端部１４ａ１１，１４ａ１２の間に位置している。

セラミック素体１３は、第２の主面１３ｂと第１，第２の側面１３ｃ，１３ｄとに連なる第１，第２の稜線部１３ｇ，１３ｈを有する。本実施形態では、第１，第２の稜線部１３ｇ，１３ｈが丸められており、第１，第２の端子電極１５ａ，１５ｂが第１，第２の稜線部１３ｇ，１３ｈに至っている。それによって、回路基板６に実装する際、第１，第２の電極ランド７ａ，７ｂと第１，第２の端子電極１５ａ，１５ｂとの間に間隙が生じる。さらに、第１，第２の端子電極１５ａ，１５ｂは、セラミック素体１３の第２の主面１３ｂ側の稜線部に至っている。それによって、上記間隙に、溶融した接合剤８ａ，８ｂが入り込み、セラミック素体１３の第２の主面１３ｂ側の稜線部からその周囲にかけてフィレットが形成される。それによって、積層セラミック電子部品１２の実装姿勢を効果的に安定させることができる。

また、実装面である第２の主面１３ｂにおいて、第１，第２の端子電極１５ａ，１５ｂは、第１，第２の側面１３ｃ，１３ｄには至っていない。それによって、上記フィレットの形成を適度な範囲内に抑制することができる。そのため、複数の積層セラミック電子部品１２を同じ回路基板６上に実装した場合において、隣接する積層セラミック電子部品１２同士が接触した場合にも、互いの第１，第２の端子電極１５ａ，１５ｂ同士が電気的に接触し難い。従って、実装する際に、積層セラミック電子部品１２同士の間隔をより一層小さくすることができる。積層セラミック電子部品１２同士の間隔をより一層小さくすることにより、積層セラミック電子部品１２から回路基板６に伝達した振動が互いに打ち消しあって、騒音をより一層低減し得る。

なお、第１，第２の端子電極１５ａ，１５ｂの実装面と反対側の形状は、本実施形態のように、実装面側の形状と同一としてもよい。

図４（ｂ）に示すように、本実施形態では、積層セラミック電子部品１２の第１の端子電極１５ａは、第１，第２の内部電極１４ａ，１４ｂと平面視において重なっている。また、第２の端子電極１５ｂは、第１，第２の内部電極１４ａ，１４ｂと平面視において重なっている。それによって、積層セラミック電子部品１２の割れやクラックはより一層生じ難い。この理由を以下において説明する。

積層セラミック電子部品を製造する方法には、生のセラミック素体を焼成してセラミック素体を得た後、上記セラミック素体上に電極用のペーストを塗布し、焼き付けることにより第１，第２の端子電極を形成する方法がある。この場合、上記第１，第２の端子電極の焼成時の熱収縮により、上記セラミック素体には引っ張り応力が付加される。それによって、積層セラミック電子部品に割れやクラックが生じることがあった。

本発明の第２の実施形態に係る積層セラミック電子部品１２におけるセラミック素体１３及び第１，第２の端子電極１５ａ，１５ｂは、上記積層セラミック電子部品と同様の方法で形成される。本実施形態においても、第１，第２の端子電極１５ａ，１５ｂとセラミック素体１３との熱収縮差により、セラミック素体３に引っ張り応力が付加される。また、第１，第２の内部電極１４ａ，１４ｂとセラミック素体１３との熱収縮差により、セラミック素体１３に圧縮応力が付加される。本実施形態では、第１，第２の端子電極１５ａ，１５ｂは第１，第２の内部電極１４ａ，１４ｂと平面視において重なっている。そのため、セラミック素体１３に付加される引っ張り応力は、上記圧縮応力により軽減される。従って、積層セラミック電子部品１２の割れやクラックはより一層生じ難い。

図６（ａ）及び（ｂ）は、本発明の第３の実施形態に係る積層セラミック電子部品の実装形態の斜視図及び積層セラミック電子部品の側面断面図である。

本実施形態に係る積層セラミック電子部品の実装構造体２１においては、第１の端子電極２５ａはセラミック素体１３の第２の主面１３ｂから第１の端面１３ｅにわたって設けられているが、第１の主面１３ａ上には設けられていない。また、第２の端子電極２５ｂはセラミック素体１３の第２の主面１３ｂから第２の端面１３ｆにわたって設けられているが、第１の主面１３ａ上には設けられていない。第１，第２の端子電極２５ａ，２５ｂは、それぞれ厚み方向端部２５ａ１，２５ｂ１を有する。

積層セラミック電子部品２２を回路基板６に実装する際、回路基板６上の第１，第２の電極ランド７ａ，７ｂ上に接合剤８ａ，８ｂによるフィレットが形成される。第１，第２の端子電極２５ａ，２５ｂの厚み方向端部２５ａ１，２５ｂ１は、それぞれ第１，第２の端面１３ｅ，１３ｆ上に設けられている。そのため、接合剤８ａの厚み方向端部及び接合剤８ｂの厚み方向端部８ｂ１の位置は、第１，第２の端子電極２５ａ，２５ｂの厚み方向端部２５ａ１，２５ｂ１よりもセラミック素体１３の第２の主面１３ｂに近い位置、または同じ位置となる。すなわち、第１，第２の端子電極２５ａ，２５ｂの厚み方向端部２５ａ１，２５ｂ１の位置を調整することにより、接合剤８ａの厚み方向端部及び接合剤８ｂの厚み方向端部８ｂ１の位置を調整することができる。従って、騒音を低減できるように第１，第２の端子電極２５ａ，２５ｂの厚み方向端部２５ａ１，２５ｂ１の位置を設計することができる。

好ましくは、セラミック素体１３の第２の主面１３ｂと第１，第２の側面１３ｃ，１３ｄとに連なる第１，第２の稜線部が丸められており、第１，第２の端子電極２５ａ，２５ｂが上記第１，第２の稜線部に至っていることが望ましい。それによって、本実施形態においても、第２の実施形態と同様、積層セラミック電子部品２２の実装姿勢を効果的に安定させることができる。また、実装する際に、積層セラミック電子部品２２同士の間隔をより一層小さくすることができる。

好ましくは、積層セラミック電子部品２２の第１の端子電極２５ａは、第１，第２の内部電極１４ａ，１４ｂと平面視において重なっていることが望ましい。また、第２の端子電極２５ｂは、第１，第２の内部電極１４ａ，１４ｂと平面視において重なっていることが望ましい。それによって、第２の実施形態と同様、積層セラミック電子部品２２の割れやクラックはより一層生じ難い。

なお、電極ランドの幅Ａ，Ｂおよび内部電極の幅Ｃ，Ｄは、たとえば、積層セラミック電子部品の実装構造体を、セラミック素体の端面に直交する方向から削って、幅方向および厚み方向に沿った、断面を露出させ、断面を光学顕微鏡で観察することにより、測定される。

１…積層セラミック電子部品の実装構造体
２…積層セラミック電子部品
３…セラミック素体
３ａ，３ｂ…第１，第２の主面
３ｃ，３ｄ…第１，第２の側面
３ｅ，３ｆ…第１，第２の端面
４ａ，４ｂ…第１，第２の内部電極
４ａ１，４ｂ１…対向部
４ａ１１，４ａ１２…第３，第４の幅方向端部
４ｂ１２，４ｂ１２…第３，第４の幅方向端部
５ａ，５ｂ…第１，第２の端子電極
６…回路基板
７ａ，７ｂ…第１，第２の電極ランド
７ａ１，７ａ２…第１，第２の幅方向端部
７ｂ１，７ｂ２…第１，第２の幅方向端部
８ａ，８ｂ…接合剤
８ｂ１…厚み方向端部
１１…積層セラミック電子部品の実装構造体
１２…積層セラミック電子部品
１３…セラミック素体
１３ａ，１３ｂ…第１，第２の主面
１３ｃ，１３ｄ…第１，第２の側面
１３ｅ，１３ｆ…第１，第２の端面
１３ｇ，１３ｈ…第１，第２の稜線部
１４ａ，１４ｂ…第１，第２の内部電極
１４ａ１，１４ｂ１…対向部
１４ａ２，１４ｂ２…引き出し部
１４ａ１１，１４ａ１２…第３，第４の幅方向端部
１４ｂ１１，１４ｂ１２…第３，第４の幅方向端部
１５ａ，１５ｂ…第１，第２の端子電極
１５ａ１，１５ａ２…第１，第２の幅方向端部
１５ｂ１，１５ｂ２…第１，第２の幅方向端部
１５ａ３，１５ｂ３…第１，第２の重複部
２１…積層セラミック電子部品の実装構造体
２２…積層セラミック電子部品
２５ａ，２５ｂ…第１，第２の端子電極
２５ａ１，２５ｂ１…厚み方向端部

Claims (8)

1. 長さ方向及び幅方向に沿って延びており、互いに対向する第１，第２の主面と、長さ方向及び厚み方向に沿って延びており、互いに対向する第１，第２の側面と、幅方向及び厚み方向に沿って延びており、互いに対向する第１，第２の端面とを有するセラミック素体と、前記セラミック素体の内部において、少なくとも一部同士が厚み方向に対向する対向部を有するように形成されている第１，第２の内部電極と、前記第１の端面から前記第２の主面にわたって設けられており、前記第１の内部電極に電気的に接続されている第１の端子電極と、前記第２の端面から前記第２の主面にわたって設けられており、前記第２の内部電極に電気的に接続されている第２の端子電極とを有する積層セラミック電子部品と、
   前記第１，第２の端子電極と電気的に接続されている第１，第２の電極ランドを有し、前記積層セラミック電子部品が前記第２の主面から実装される回路基板とを備えており、
   前記第１，第２の電極ランドの幅が、前記対向部の幅よりも小さい、積層セラミック電子部品の実装構造体。
2. 平面視において、前記第１の電極ランドの一対の幅方向端部は、前記対向部の一対の幅方向端部の間に位置し、前記第２の電極ランドの一対の幅方向端部は、前記対向部の一対の幅方向端部に位置する、請求項１に記載の積層セラミック電子部品の実装構造体。
3. 前記第１，第２の端子電極が前記セラミック素体の前記第１，第２の側面に至っていない、請求項１または２に記載の積層セラミック電子部品の実装構造体。
4. 前記第１，第２の端子電極が前記セラミック素体の前記第１の主面に至っていない、請求項１〜３のいずれか１項に記載の積層セラミック電子部品の実装構造体。
5. 前記第１の端子電極が前記セラミック素体の前記第１の端面から前記第１の主面にわたって設けられており、前記第２の端子電極が前記セラミック素体の前記第２の端面から前記第１の主面にわたって設けられている、請求項１〜３のいずれか１項に記載の積層セラミック電子部品の実装構造体。
6. 前記第１の端子電極が前記セラミック素体の前記第１の端面から前記第１の主面及び前記第１，第２の側面にわたって設けられており、前記第２の端子電極が前記セラミック素体の前記第２の端面から前記第１の主面及び前記第１，第２の側面にわたって設けられている、請求項１または２に記載の積層セラミック電子部品の実装構造体。
7. 前記第１の端子電極の幅は、前記対向部の幅よりも小さく、かつ、前記第１の内部電極に含まれ、前記対向部から引き出され前記第１の端面に露出する部分の幅よりも大きく、
   前記第２の端子電極の幅は、前記対向部の幅よりも小さく、かつ、前記第２の内部電極に含まれ、前記対向部から引き出され前記第２の端面に露出する部分の幅よりも大きい、請求項３に記載の積層セラミック電子部品の実装構造体。
8. 前記第１，第２の端子電極が前記セラミック素体の前記第２の主面に至っており、
   平面視において、前記第１の端子電極が、前記対向部と重なる第１の重複部を含み、該第１の重複部における一対の幅方向端部は、前記対向部の一対の幅方向端部の間に位置し、
   平面視において、前記第１の端子電極が、前記対向部と重なる第１の重複部を含み、該第１の重複部における一対の幅方向端部は、前記対向部の一対の幅方向端部の間に位置する、請求項３または７に記載の積層セラミック電子部品の実装構造体。

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