JP5423586B2

JP5423586B2 - セラミック電子部品

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Publication number: JP5423586B2
Application number: JP2010125966A
Authority: JP
Inventors: 浩司佐藤; 幸雄眞田; 浩介大西; 康弘西坂
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2010-06-01
Filing date: 2010-06-01
Publication date: 2014-02-19
Anticipated expiration: 2030-06-01
Also published as: US20110293894A1; US8465830B2; JP2011253895A

Description

本発明は、セラミック電子部品に関する。

近年、携帯電話機や携帯音楽プレイヤーなどの電子機器の小型化に伴い、電子機器に搭載されるセラミック電子部品の薄型化・小型化が急速に進んできている。それに伴い、薄型化・小型化されたセラミック電子部品が種々開発されつつある。

しかしながら、セラミック電子部品の強度は、薄型化・小型化に伴って低下する。このため、薄型化・小型化されたセラミック電子部品では、セラミック電子部品の実装時や使用時にセラミック電子部品にクラックが生じる場合がある。

例えば、下記の特許文献１には、直方体状のセラミック素体の両端部の上に形成された第１及び第２の外部電極を有する積層セラミックコンデンサでは、外部電極が設けられているセラミック素体の両端部において、主面から厚み方向にクラックが生じることが記載されている。また、特許文献１には、上記クラックに水分などが侵入することにより、セラミック素体の内部に設けられた第１及び第２の内部電極間が短絡することを抑制できるとする技術が記載されている。

特開平６−１６３３１１号公報

上述のように、セラミック電子部品の薄型化・小型化が進んでいるが、例えば配線基板の内部に埋め混まれるセラミック電子部品には、薄型化が特に強く望まれている。そこで、本発明者らは、セラミック電子部品をさらに薄型化する試みをしていたところ、薄型化されたセラミック電子部品では、上記特許文献１に記載の技術を適用したとしても、内部電極間の短絡を十分に抑制できない場合があることを見出した。

本発明は、係る点に鑑みてなされたものであり、その目的は、セラミック素体と、セラミック素体の内部に形成された第１及び第２の内部電極とを有するセラミック電子部品であって、セラミック素体の厚み寸法が小さい場合であっても、第１及び第２の内部電極間の短絡が生じ難いセラミック電子部品を提供することにある。

本発明者らは、鋭意研究の結果、厚み寸法が小さな薄型のセラミック素体を有するセラミック電子部品においては、長さ方向に沿った稜線部からセラミック素体の内部に向かってクラックが生じる場合があることを見出した。また、本発明者らは、その場合、クラックと端面とのなす角の大きさ（進入角度）は、３０度未満であることを見出した。その結果、本発明者らは、本発明を成すに至った。

すなわち、本発明に係るセラミック電子部品は、直方体状のセラミック素体と、第１及び第２の内部電極とを備えている。第１及び第２の内部電極は、セラミック素体内において、セラミック素体の長さ方向及び幅方向に沿って形成されている。第１及び第２の内部電極は、セラミック素体の長さ方向の両端面のいずれか一方に引き出されている。セラミック素体は、セラミック素体の幅方向における中央に位置する中央部と、中央部の幅方向における一方側に位置する第１の端部と、中央部の幅方向における他方側に位置する第２の端部とを有する。中央部には、第１及び第２の内部電極が設けられている。第１及び第２の端部には、第１及び第２の内部電極が設けられていない。本発明に係るセラミック電子部品は、セラミック素体の厚み寸法をＴ、第１の端部の幅方向に沿った寸法をＷ１、第２の端部の幅方向に沿った寸法をＷ２としたときに、下記式（１）及び（２）を満たす。

Ｗ１＞Ｔ ……… （１）
Ｗ２＞Ｔ ……… （２）

本発明に係るセラミック電子部品のある特定の局面では、第１及び第２の内部電極は、厚み方向に対向するように配置されている。

本発明に係るセラミック電子部品の他の特定の局面では、セラミック電子部品は、第１及び第２の外部電極を有する。第１の外部電極は、セラミック素体の上に形成されている。第１の外部電極は、第１の内部電極に電気的に接続されている。第２の外部電極は、セラミック素体の上に形成されている。第２の外部電極は、第２の内部電極に電気的に接続されている。セラミック素体は、第１及び第２の主面と、第１及び第２の側面と、第１及び第２の端面とを有する。第１及び第２の主面は、長さ方向及び幅方向に沿って延びている。第１及び第２の側面は、長さ方向及び厚み方向に沿って延びている。第１及び第２の端面は、幅方向及び厚み方向に沿って延びている。第１及び第２の外部電極のそれぞれは、第１及び第２の主面、第１及び第２の側面並びに第１及び第２の端面のうちの、第１及び第２の主面並びに第１または第２の端面の上に実質的に形成されている。この構成では、第１及び第２の外部電極が第１及び第２の側面の上には実質的に形成されていない。このため、例えば、セラミック電子部品の温度が変化し、セラミック電子部品が膨張または収縮したときにも、第１及び第２の外部電極がセラミック素体に加える応力の大きさを小さくすることができる。従って、セラミック素体にクラックが発生することを効果的に抑制することができる。

本発明では、Ｗ１＞ＴかつＷ２＞Ｔとされている。このため、長さ方向に沿って延びる稜線部からセラミック素体の内部に向かってクラックが生じた場合であっても、クラックは、第１及び第２の内部電極が設けられている中央部に至りにくい。従って、第１及び第２の内部電極間が短絡することを抑制することができる。

第１の実施形態に係るセラミック電子部品の略図的斜視図である。第１の実施形態に係るセラミック電子部品の略図的側面図である。図１の線ＩＩＩ−ＩＩＩにおける略図的断面図である。図１の線ＩＶ−ＩＶにおける略図的断面図である。図３の線Ｖ−Ｖにおける略図的断面図である。導電パターンが形成されたセラミックグリーンシートの略図的平面図である。マザー積層体の略図的平面図である。第２の実施形態に係るセラミック電子部品の略図的断面図である。第３の実施形態に係るセラミック電子部品の略図的側面図である。

（第１の実施形態）
以下、本発明の好ましい実施形態について、図１に示すセラミック電子部品１を例に挙げて説明する。但し、セラミック電子部品１は、単なる例示である。本発明は、以下に示すセラミック電子部品１及びその製造方法に何ら限定されない。

図１は、第１の実施形態に係るセラミック電子部品の略図的斜視図である。図２は、第１の実施形態に係るセラミック電子部品の略図的側面図である。図３は、図１の線ＩＩＩ−ＩＩＩにおける略図的断面図である。図４は、図１の線ＩＶ−ＩＶにおける略図的断面図である。図５は、図３の線Ｖ−Ｖにおける略図的断面図である。

まず、図１〜図５を参照しながら、セラミック電子部品１の構成について説明する。

図１〜図５に示すように、セラミック電子部品１は、セラミック素体１０を備えている。セラミック素体１０は、セラミック電子部品１の機能に応じた適宜のセラミック材料からなる。具体的には、セラミック電子部品１がコンデンサである場合は、セラミック素体１０を誘電体セラミック材料により形成することができる。誘電体セラミック材料の具体例としては、例えば、ＢａＴｉＯ_３、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＺｒＯ_３などが挙げられる。なお、セラミック素体１０には、所望するセラミック電子部品１の特性に応じて、上記セラミック材料を主成分として、例えば、Ｍｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物、希土類化合物などの副成分を適宜添加してもよい。

セラミック電子部品１がセラミック圧電素子である場合は、セラミック素体１０を圧電セラミック材料により形成することができる。圧電セラミック材料の具体例としては、例えば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミック材料などが挙げられる。

セラミック電子部品１がサーミスタ素子である場合は、セラミック素体１０を半導体セラミック材料により形成することができる。半導体セラミック材料の具体例としては、例えば、スピネル系セラミック材料などが挙げられる。

セラミック電子部品１が、インダクタ素子である場合は、セラミック素体１０を磁性体セラミック材料により形成することができる。磁性体セラミック材料の具体例としては、例えば、フェライトセラミック材料などが挙げられる。

セラミック素体１０は、直方体状に形成されている。図１〜図４に示すように、セラミック素体１０は、長さ方向ｘ及び幅方向ｙに沿って延びる第１及び第２の主面１０ａ、１０ｂを有する。セラミック素体１０は、図１、図２、図４及び図５に示すように、厚み方向ｚ及び長さ方向ｘに沿って延びる第１及び第２の側面１０ｃ、１０ｄを有する。また、図２、図３及び図５に示すように、厚み方向ｚ及び幅方向ｙに沿って延びる第１及び第２の端面１０ｅ、１０ｆを備えている。

なお、本明細書において、「直方体状」には、角部や稜線部が面取り状またはＲ面取り状である直方体が含まれるものとする。すなわち、「直方体状」の部材とは、第１及び第２の主面、第１及び第２の側面並びに第１及び第２の端面とを有する部材全般を意味する。また、主面、側面、端面の一部または全部に凹凸などが形成されていてもよい。

本実施形態では、セラミック素体１０は、（１／５）・Ｗ≦Ｔ≦（２／３）・Ｗを満たすことが好ましい。Ｔ≦０．３ｍｍを満たすことが好ましい。Ｔ＜Ｗ＜Ｌを満たすことが好ましい。

但し、
Ｌ：セラミック素体の長さ寸法、
Ｗ：セラミック素体の幅寸法、
Ｔ：セラミック素体の厚み寸法、
である。

図３〜図５に示すように、セラミック素体１０の内部には、略矩形状の複数の第１及び第２の内部電極１１，１２が厚み方向ｚに沿って等間隔に交互に配置されている。第１及び第２の内部電極１１，１２のそれぞれは、第１及び第２の主面１０ａ、１０ｂと平行である。第１及び第２の内部電極１１，１２は、厚み方向ｚにおいて、セラミック層１０ｇを介して、互いに対向している。

なお、セラミック層１０ｇの厚さは、特に限定されない。セラミック層１０ｇの厚さは、例えば、０．５μｍ〜１０μｍ程度とすることができる。第１及び第２の内部電極１１，１２のそれぞれの厚さも、特に限定されない。第１及び第２の内部電極１１，１２のそれぞれの厚さは、例えば、０．３μｍ〜２μｍ程度とすることができる。

第１及び第２の内部電極１１，１２は、適宜の導電材料により形成することができる。第１及び第２の内部電極１１，１２は、例えば、Ｎｉ、Ｃｕ，Ａｇ，Ｐｄ，Ａｕなどの金属や、Ａｇ−Ｐｄ合金などの、これらの金属の一種以上を含む合金により形成することができる。

図４及び図５に示すように、第１及び第２の内部電極１１，１２は、セラミック素体１０の幅方向ｙにおける全体に形成されている訳ではない。第１及び第２の内部電極１１，１２は、セラミック素体１０の幅方向ｙにおける中央部に形成されており、両端部には形成されていない。すなわち、セラミック素体１０は、幅方向ｙにおける中央に位置し、第１及び第２の内部電極１１，１２が設けられている中央部１０Ａと、中央部１０Ａの幅方向ｙにおける一方側ｙ１に位置し、第１及び第２の内部電極１１，１２が設けられていない第１の端部１０Ｂと、中央部１０Ａの幅方向ｙにおける他方側ｙ２に位置し、第１及び第２の内部電極１１，１２が設けられていない第２の端部１０Ｃとを有する。

ここで、
Ｗ１：第１の端部１０Ｂの幅方向に沿った寸法、
Ｗ２：第２の端部１０Ｃの幅方向に沿った寸法、
とすると、本実施形態のセラミック電子部品１は、下記の式（１）及び式（２）を満たしている。

Ｗ１＞Ｔ ……… （１）
Ｗ２＞Ｔ ……… （２）

図１〜図５に示すように、セラミック素体１０の表面の上には、第１及び第２の外部電極１３，１４形成されている。第１の外部電極１３は、第１の内部電極１１に電気的に接続されている。一方、第２の外部電極１４は、第２の内部電極１２に電気的に接続されている。

第１の外部電極１３は、第１及び第２の主面１０ａ、１０ｂ、第１及び第２の側面１０ｃ、１０ｄ並びに第１及び第２の端面１０ｅ、１０ｆのうちの、第１及び第２の主面１０ａ、１０ｂ並びに第１の端面１０ｅの上に形成されている。具体的には、第１の外部電極１３は、第１の主面１０ａの上に形成されている第１の部分１３ａと、第２の主面１０ｂの上に形成されている第２の部分１３ｂと、第１の端面１０ｅの上に形成されている第３の部分１３ｃとを備えている。本実施形態では、第１の外部電極１３は、第１及び第２の側面１０ｃ、１０ｄの上には実質的に形成されていない。

第２の外部電極１４は、第１及び第２の主面１０ａ、１０ｂ、第１及び第２の側面１０ｃ、１０ｄ並びに第１及び第２の端面１０ｅ、１０ｆのうちの、第１及び第２の主面１０ａ、１０ｂ並びに第２の端面１０ｆの上に形成されている。具体的には、第２の外部電極１４は、第１の主面１０ａの上に形成されている第１の部分１４ａと、第２の主面１０ｂの上に形成されている第２の部分１４ｂと、第２の端面１０ｆの上に形成されている第３の部分１４ｃとを備えている。本実施形態では、第２の外部電極１４は、第１及び第２の側面１０ｃ、１０ｄの上には実質的に形成されていない。

このように、本実施形態では、第１及び第２の外部電極１３，１４が第１及び第２の側面１０ｃ、１０ｄの上に実質的に形成されていない。このため、セラミック電子部品１を小型化することができる。

第１及び第２の外部電極１３，１４は、特に限定されず、例えば、Ｃｕ，Ｎｉ，Ａｇ，Ｐｄ，Ａｕなどの金属や、Ａｇ−Ｐｄ合金などのこれらの金属のうちの一種以上を含む合金により形成することができる。また、第１及び第２の外部電極１３，１４は、セラミック素体１０を構成するセラミック材料と主成分が同じセラミック材料を含有していてもよい。また、第１及び第２の外部電極１３，１４は、上記金属や合金からなる複数の導電層の積層体により構成することもできる。例えば、第１及び第２の外部電極１３，１４は、セラミック素体１０の上に形成されており、下地層と、下地層の上に形成された１または複数のめっき層との積層体により構成することもできる。また、下地層とめっき膜との間に、応力緩和用の樹脂層を介在させてもよい。めっき層の厚みは、例えば、１μｍ〜１０μｍ程度とすることができる。

第１及び第２の外部電極１３，１４の厚みは、特に限定されないが、例えば、１０μｍ〜５０μｍ程度とすることができる。

次に、本実施形態のセラミック電子部品１の製造方法の一例について説明する。

まず、セラミック素体１０を構成するためのセラミック材料を含むセラミックグリーンシート２０（図６を参照）を用意する。次に、図６に示すように、そのセラミックグリーンシート２０の上に、導電性ペーストを塗布することにより、導電パターン２１を形成する。なお、導電ペーストの塗布は、例えば、スクリーン印刷法などの各種印刷法により行うことができる。導電性ペーストは、導電性微粒子の他に、公知のバインダーや溶剤を含んでいてもよい。

次に、導電パターン２１が形成されていない複数枚のセラミックグリーンシート２０、第１または第２の内部電極１１，１２に対応した形状の導電パターン２１が形成されているセラミックグリーンシート２０、及び導電パターン２１が形成されていない複数枚のセラミックグリーンシート２０をこの順番で積層し、積層方向に静水圧プレスすることにより、図７に示すマザー積層体２２を作製する。

次に、マザー積層体２２の上に、第１及び第２の外部電極１３，１４形成用の導電パターン２３を、スクリーン印刷法などの適宜の印刷法により形成する。

次に、仮想のカットラインＬに沿ってマザー積層体２２をカッティングすることにより、マザー積層体２２から複数の生のセラミック積層体を作製する。なお、マザー積層体２２のカッティングは、ダイシングや押切により行うことができる。

生のセラミック積層体作成後、バレル研磨などにより、生のセラミック積層体の稜線部及び稜線部の面取りまたはＲ面取り及び表層の研磨を行うようにしてもよい。

次に、生のセラミック積層体の両端面に、第１及び第２の外部電極１３，１４形成用の導電性ペーストを塗布する。この導電性ペーストの塗布は、例えば、ディップやスクリーン印刷などにより行うことができる。

次に、生のセラミック積層体の焼成を行う。この焼成工程において、セラミック素体１０、第１及び第２の外部電極１３，１４の下地層並びに第１及び第２の内部電極１１，１２が同時焼成される（コファイア）。焼成温度は、使用するセラミック材料や導電性ペーストの種類により適宜設定することができる。焼成温度は、例えば、９００℃〜１３００℃程度とすることができる。なお、第１及び第２の外部電極１３，１４の下地層を形成する際、生のセラミック積層体の焼成を行った後に、導電性ペーストを塗布して７００℃〜９００℃程度で焼き付けてもよい（ポストファイア）。

次に、下地層の上にめっきを施すことにより、下地層とめっき膜との積層体からなる第１及び第２の外部電極１３，１４を形成し、セラミック電子部品１を完成させることができる。

ところで、本実施形態のセラミック電子部品１のように、Ｗ１＞Ｔ及びＷ２＞Ｔを満たすような薄型のセラミック電子部品においては、長さ方向ｘに沿って延びる稜線部からセラミック素体１０にクラックが生じやすい。本発明者らが鋭意研究した結果、このクラックの進入角度（クラックと側面１０ｃ、１０ｄとのなす角度）θは大きくとも３０°であることが分かった。

ここで、本実施形態においては、Ｗ１＞ＴかつＷ２＞Ｔとされている。このため、進入角度が３０°未満のクラックが稜線部から生じた場合においても、クラックが第１及び第２の内部電極１１，１２に至ることを十分に抑制することができる。従って、セラミック電子部品１は薄型であるにも関わらず、セラミック電子部品１では、第１及び第２の内部電極１１，１２間が短絡することが効果的に抑制されている。

また、本実施形態では、第１及び第２の側面１０ｃ、１０ｄには、第１及び第２の外部電極１３，１４が実質的に形成されていない。このため、例えば、セラミック電子部品１の温度が変化し、セラミック電子部品１が膨張または収縮したときにも、第１及び第２の外部電極１３，１４がセラミック素体１０に加える応力の大きさを小さくすることができる。従って、セラミック素体１０にクラックが発生することを効果的に抑制することができる。

以下、本発明の好ましい実施形態の他の例について説明する。但し、以下の説明において、上記第１の実施形態と実質的に共通の機能を有する部材を共通の機能で参照し、説明を省略する。

（第２の実施形態）
図８は、第２の実施形態に係るセラミック電子部品の略図的断面図である。

上記第１の実施形態では、第１及び第２の主面１０ａ、１０ｂのうち、第１または第２の外部電極１３，１４が形成されている部分と、第１または第２の外部電極１３，１４が形成されていない部分とが面一に形成されている例について説明した。但し、本発明はこの構成に限定されない。第１及び第２の主面１０ａ、１０ｂのうち、第１または第２の外部電極１３，１４が形成されている部分と、第１または第２の外部電極１３，１４が形成されていない部分とは、面一でなくてもよい。

例えば、図８に示すように、第１及び第２の主面１０ａ、１０ｂのうち、第１または第２の外部電極１３，１４が形成されている部分は、第１または第２の外部電極１３，１４が形成されていない部分よりも厚み方向ｚにおける内側に位置していてもよい。この場合は、セラミック電子部品１をより薄型化することができる。

（第３の実施形態）
図９は、第３の実施形態に係るセラミック電子部品の略図的側面図である。

上記第１の実施形態では、第１及び第２の側面１０ｃ、１０ｄ上には、第１及び第２の外部電極１３，１４が実質的に形成されない例について説明した。但し、図９に示すように、第１及び第２の外部電極１３，１４を、第１及び第２の側面１０ｃ、１０ｄ上にも形成してもよい。

このようにすることにより、セラミック電子部品１を配線基板に実装した場合のセラミック電子部品１と配線基板の接続信頼性を高めることができる。

１…セラミック電子部品
１０…セラミック素体
１０Ａ…中央部
１０Ｂ…第１の端部
１０Ｃ…第２の端部
１０ａ…第１の主面
１０ｂ…第２の主面
１０ｃ…第１の側面
１０ｄ…第２の側面
１０ｅ…第１の端面
１０ｆ…第２の端面
１０ｇ…セラミック層
１１…第１の内部電極
１２…第２の内部電極
１３…第１の外部電極
１３ａ…第１の外部電極の第１の部分
１３ｂ…第１の外部電極の第２の部分
１３ｃ…第１の外部電極の第３の部分
１４…第２の外部電極
１４ａ…第２の外部電極の第１の部分
１４ｂ…第２の外部電極の第２の部分
１４ｃ…第２の外部電極の第３の部分
２０…セラミックグリーンシート
２１…導電パターン
２２…マザー積層体
２３…導電パターン

Claims

直方体状のセラミック素体と、
前記セラミック素体内において、セラミック素体の長さ方向及び幅方向に沿って形成されており、前記セラミック素体の長さ方向の両端面のいずれか一方に引き出されている第１及び第２の内部電極と、
を備えるセラミック電子部品であって、
前記セラミック素体は、前記セラミック素体の幅方向における中央に位置し、前記第１及び第２の内部電極が設けられている中央部と、前記中央部の前記幅方向における一方側に位置し、前記第１及び第２の内部電極が設けられていない第１の端部と、前記中央部の前記幅方向における他方側に位置し、前記第１及び第２の内部電極が設けられていない第２の端部とを有し、
前記セラミック素体の厚み寸法をＴ、前記第１の端部の前記幅方向に沿った寸法をＷ１、前記第２の端部の前記幅方向に沿った寸法をＷ２としたときに、下記式（１）及び（２）を満たす、セラミック電子部品。
Ｗ１＞Ｔ ……… （１）
Ｗ２＞Ｔ ……… （２）
前記第１及び第２の内部電極は、厚み方向に対向するように配置されている、請求項１に記載のセラミック電子部品。
前記セラミック素体の上に形成されており、前記第１の内部電極に電気的に接続されている第１の外部電極と、
前記セラミック素体の上に形成されており、前記第２の内部電極に電気的に接続されている第２の外部電極と、
をさらに備え、
前記セラミック素体は、長さ方向及び幅方向に沿って延びる第１及び第２の主面と、長さ方向及び厚み方向に沿って延びる第１及び第２の側面と、幅方向及び厚み方向に沿って延びる第１及び第２の端面とを有し、
前記第１及び第２の外部電極のそれぞれは、前記第１及び第２の主面、前記第１及び第２の側面並びに前記第１及び第２の端面のうちの、前記第１及び第２の主面並びに前記第１または第２の端面の上に実質的に形成されている、請求項１または２に記載のセラミック電子部品。