JP2015109415A - 積層セラミック電子部品、テーピング電子部品連及び積層セラミック電子部品の製造方法 - Google Patents

積層セラミック電子部品、テーピング電子部品連及び積層セラミック電子部品の製造方法 Download PDF

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Abstract

【課題】実装時に積層セラミック電子部品が損傷することを抑制する。【解決手段】第１の主面１０ａにおける段差の大きさと、第２の主面１０ｂにおける段差の大きさとが異なる。第１の外部電極１３は、Ｃｕを含むめっき膜を有する。Ｃｕを含むめっき膜の第１の主面１０ａ上に位置する部分の長さ方向に沿った長さと、Ｃｕを含むめっき膜の第２の主面１０ｂ上に位置する部分の長さ方向に沿った長さとが異なる。【選択図】図２

Description

本発明は、積層セラミック電子部品、テーピング電子部品連及び積層セラミック電子部品の製造方法に関する。
従来、第１の内部電極と第２の内部電極とが厚み方向に沿って交互に配された積層セラミック電子部品が種々の装置に用いられている。積層セラミック電子部品では、内部電極が全体に設けられていない。このため、第１及び第２の内部電極が設けられた部分と、それ以外の部分とで厚みが異なる。その厚みの相違に起因して、積層セラミック電子部品の一主面には、一般的に、凸部が生じる（例えば特許文献１を参照。）。
特開平９−８２５５８号公報
積層セラミック電子部品を実装基板に実装するときに、積層セラミック電子部品が損傷する場合がある。特に、積層セラミック電子部品の主面に凸部が存在する場合は、凸部が存在する主面と実装基板を対向させて基板実装した際に、凸部が支点となり外部電極とセラミック電子部品本体の界面に応力が集中することにより、セラミック本体が損傷する可能性が高くなる。
本発明の主な目的は、実装時に積層セラミック電子部品が損傷することを抑制することにある。
本発明に係るセラミック電子部品は、セラミック素体と、第１及び第２の内部電極と、第１の外部電極と、第２の外部電極とを備える。セラミック素体は、第１及び第２の主面と、第１及び第２の側面と、第１及び第２の端面とを有する。第１及び第２の主面は、長さ方向及び幅方向に沿って延びている。第１及び第２の側面は、長さ方向及び厚み方向に沿って延びている。第１及び第２の端面は、幅方向及び厚み方向に沿って延びている。第１及び第２の内部電極は、セラミック素体の内部において、厚み方向に沿って交互に設けられている。第１及び第２の内部電極は、幅方向の端部には位置していない。第１の外部電極は、第１の内部電極に電気的に接続されている。第１の外部電極は、第１の端面から第１及び第２の主面のそれぞれに到るように設けられている。第２の外部電極は、第２の内部電極に電気的に接続されている。第２の外部電極は、第２の端面から第１及び第２の主面のそれぞれに到るように設けられている。第１の主面における段差の大きさと、第２の主面における段差の大きさとが異なる。第１の外部電極は、Ｃｕを含むめっき膜を有する。Ｃｕを含むめっき膜の第１の主面上に位置する部分の長さ方向に沿った長さと、Ｃｕを含むめっき膜の第２の主面上に位置する部分の長さ方向に沿った長さとが異なる。
本発明に係る積層セラミック電子部品では、第２の主面における段差の大きさが、第１の主面における段差の大きさよりも小さくてもよい。その場合、Ｃｕを含むめっき膜の第２の主面上に位置する部分の長さ方向に沿った長さが、Ｃｕを含むめっき膜の第１の主面上に位置する部分の長さ方向に沿った長さよりも長いことが好ましい。第１の外部電極と第２の外部電極との間の第２の主面上における長さ方向に沿った距離が、第１の外部電極と第２の外部電極との間の第１の主面上における長さ方向に沿った距離よりも短いことが好ましい。
第２の主面における段差の大きさは、第１の主面における段差の大きさの０．２倍〜０．３倍であることが好ましい。
本発明に係るテーピング電子部品連は、テープと、積層セラミック電子部品とを備えている。テープは、長尺状のキャリアテープと、カバーテープとを有する。キャリアテープには、複数の凹部が長手方向に沿って設けられている。カバーテープは、キャリアテープの上に、複数の凹部を覆うように設けられている。積層セラミック電子部品は、複数の凹部のそれぞれに配されている。セラミック電子部品は、セラミック素体と、第１及び第２の内部電極と、第１の外部電極と、第２の外部電極とを備える。セラミック素体は、第１及び第２の主面と、第１及び第２の側面と、第１及び第２の端面とを有する。第１及び第２の主面は、長さ方向及び幅方向に沿って延びている。第１及び第２の側面は、長さ方向及び厚み方向に沿って延びている。第１及び第２の端面は、幅方向及び厚み方向に沿って延びている。第１及び第２の内部電極は、セラミック素体の内部において、厚み方向に沿って交互に設けられている。第１及び第２の内部電極は、幅方向の端部には位置していない。第１の外部電極は、第１の内部電極に電気的に接続されている。第１の外部電極は、第１の端面から第１及び第２の主面のそれぞれに到るように設けられている。第２の外部電極は、第２の内部電極に電気的に接続されている。第２の外部電極は、第２の端面から第１及び第２の主面のそれぞれに到るように設けられている。第２の主面における段差の大きさが、第１の主面における段差の大きさよりも小さい。第１の外部電極は、Ｃｕを含むめっき膜を有する。Ｃｕを含むめっき膜の第２の主面上に位置する部分の長さ方向に沿った長さが、Ｃｕを含むめっき膜の第１の主面上に位置する部分の長さ方向に沿った長さよりも長い。セラミック電子部品の第２の主面が凹部の底面と対向するようにセラミック電子部品が凹部内に配されている。
本発明に係る積層セラミック電子部品の製造方法は、上記積層セラミック電子部品を製造する方法に関する。本発明に係る積層セラミック電子部品の製造方法では、セラミック素体の第１または第２の主面を鉛直方向に対して傾斜した状態でセラミック素体を第１の端面側から導電性ペーストに浸漬させることにより、第１の外部電極を構成するための第１の導電性ペースト層を形成する。
本発明によれば、実装時に積層セラミック電子部品が損傷することを抑制することができる。
本発明の一実施形態に係る積層セラミック電子部品の模式的斜視図である。 図１の線ＩＩ−ＩＩにおける模式的断面図である。 図２の線ＩＩＩ−ＩＩＩにおける模式的断面図である。 図２の線ＩＶ−ＩＶにおける模式的断面図である。 図３の線Ｖ−Ｖにおける模式的断面図である。 本発明の一実施形態に係る積層セラミック電子部品の模式的裏面図である。 本発明の一実施形態に係る積層セラミック電子部品の模式的平面図である。 本発明の一実施形態におけるテーピング電子部品連の模式的断面図である。 本発明の一実施形態に係る積層セラミック電子部品の製造工程を説明するための模式図である。
以下、本発明を実施した好ましい形態の一例について説明する。但し、下記の実施形態は、単なる例示である。本発明は、下記の実施形態に何ら限定されない。
また、実施形態等において参照する各図面において、実質的に同一の機能を有する部材は同一の符号で参照することとする。また、実施形態等において参照する図面は、模式的に記載されたものである。図面に描画された物体の寸法の比率などは、現実の物体の寸法の比率などとは異なる場合がある。図面相互間においても、物体の寸法比率等が異なる場合がある。具体的な物体の寸法比率等は、以下の説明を参酌して判断されるべきである。
図１は、本実施形態に係る積層セラミック電子部品の模式的斜視図である。図２は、図１の線ＩＩ−ＩＩにおける模式的断面図である。図３は、図２の線ＩＩＩ−ＩＩＩにおける模式的断面図である。図４は、図２の線ＩＶ−ＩＶにおける模式的断面図である。図５は、図３の線Ｖ−Ｖにおける模式的断面図である。図６は、本実施形態に係る積層セラミック電子部品の模式的裏面図である。図７は、本実施形態に係る積層セラミック電子部品の模式的平面図である。
図１〜図７に示される積層セラミック電子部品１は、セラミックコンデンサであってもよいし、圧電部品、サーミスタまたはインダクタ等であってもよい。
（セラミック素体１０）
積層セラミック電子部品１は、直方体状のセラミック素体１０を備える。セラミック素体１０は、第１及び第２の主面１０ａ、１０ｂと、第１及び第２の側面１０ｃ、１０ｄと、第１及び第２の端面１０ｅ、１０ｆ（図２〜図４を参照。）とを有する。第１及び第２の主面１０ａ、１０ｂは、それぞれ、長さ方向Ｌ及び幅方向Ｗに沿って延びている。第１及び第２の側面１０ｃ、１０ｄは、それぞれ、長さ方向Ｌ及び厚み方向Ｔに沿って延びている。第１及び第２の端面１０ｅ、１０ｆは、それぞれ、幅方向Ｗ及び厚み方向Ｔに沿って延びている。長さ方向Ｌ、幅方向Ｗ及び厚み方向Ｔは、それぞれ直交している。
なお、本発明において、「直方体状」には、角部や稜線部が丸められた直方体が含まれるものとする。すなわち、「直方体状」の部材とは、第１及び第２の主面、第１及び第２の側面並びに第１及び第２の端面とを有する部材全般を意味する。また、主面、側面、端面の一部または全部に凹凸などが形成されていてもよい。
セラミック素体１０の寸法は特に限定されない。セラミック素体１０の長さ寸法は、０．６ｍｍ〜１．０５ｍｍであることが好ましい。セラミック素体１０の幅寸法は、０．３ｍｍ〜０．５５ｍｍであることが好ましい。セラミック素体１０の厚み寸法は、０．０７ｍｍ〜０．２５ｍｍであることが好ましい。セラミック素体１０の長さ寸法とセラミック素体１０の厚み寸法との比（セラミック素体１０の長さ寸法：セラミック素体１０の厚み寸法）は、０．６：０．０７〜１．０５：０．１５であることが好ましい。
セラミック素体１０は、積層セラミック電子部品１の機能に応じた適宜のセラミックスからなる。具体的には、積層セラミック電子部品１がコンデンサである場合は、セラミック素体１０を誘電体セラミックスにより形成することができる。誘電体セラミックスの具体例としては、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３などが挙げられる。セラミック素体１０には、積層セラミック電子部品１に要求される特性に応じて、例えばＭｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物、希土類化合物などの副成分が適宜添加されていてもよい。
積層セラミック電子部品１が圧電部品である場合は、セラミック素体を圧電セラミックスにより形成することができる。圧電セラミックスの具体例としては、例えばＰＺＴ（チタン酸ジルコン酸鉛）系セラミックスなどが挙げられる。
積層セラミック電子部品１が例えばサーミスタである場合は、セラミック素体を半導体セラミックスにより形成することができる。半導体セラミックスの具体例としては、例えばスピネル系セラミックなどが挙げられる。
積層セラミック電子部品１が例えばインダクタである場合は、セラミック素体を磁性体セラミックスにより形成することができる。磁性体セラミックスの具体例としては、例えばフェライトセラミックなどが挙げられる。
（内部電極）
図２〜図５に示されるように、セラミック素体１０の内部には、複数の第１の内部電極１１と複数の第２の内部電極１２とが設けられる。
第１及び第２の内部電極１１、１２は、厚み方向Ｔに沿って交互に設けられている。厚み方向Ｔにおいて隣り合う第１の内部電極１１と第２の内部電極１２とは、セラミック部１０ｇを介して対向している。セラミック部１０ｇの厚みは、０．４μｍ〜０．８μｍ程度とすることができ、０．３μｍ〜０．５μｍであることが好ましい。
第１の内部電極１１は矩形状である。第１の内部電極１１は、第１及び第２の主面１０ａ、１０ｂ（図１を参照）と平行に設けられている。すなわち、第１の内部電極１１は、長さ方向Ｌ及び幅方向Ｗに沿って設けられている。第１の内部電極１１は、第１の端面１０ｅに露出しており、第１及び第２の主面１０ａ、１０ｂ、第１及び第２の側面１０ｃ、１０ｄ並びに第２の端面１０ｆには露出していない。
第２の内部電極１２は矩形状である。第２の内部電極１２は、第１及び第２の主面１０ａ、１０ｂ（図１を参照）と平行に設けられている。すなわち、第２の内部電極１２は、長さ方向Ｌ及び幅方向Ｗに沿って設けられている。よって、第２の内部電極１２と第１の内部電極１１とは互いに平行である。第２の内部電極１２は、第２の端面１０ｆに露出しており、第１及び第２の主面１０ａ、１０ｂ、第１及び第２の側面１０ｃ、１０ｄ並びに第１の端面１０ｅには露出していない。従って、第１及び第２の内部電極１１，１２は、それぞれ、セラミック素体１０の幅方向Ｗにおける端部には設けられていない。換言すれば、セラミック素体１０は、幅方向Ｗの端部に、第１及び第２の内部電極１１，１２が設けられていない部分を有する。
セラミック素体１０の内部電極１１，１２が設けられた部分と、設けられていない部分とでは、セラミック素体１０の厚みが異なる。セラミック素体１０の内部電極１１，１２が設けられた部分が相対的に厚く、セラミック素体１０の内部電極１１，１２が設けられていない部分が相対的に薄い。従って、図５及び図６に示されるように、第１の主面１０ａには、長さ方向Ｌに沿って延びる段差部１０ａ１，１０ａ２が形成される。一方、本実施形態では、第２の主面１０ｂには、段差部が形成されていない。もっとも、本発明はこの構成に限定されない。第２の主面１０ｂにも段差部が形成されていてもよい。但し、その場合は、第２の主面１０ｂの段差部の大きさは、第１の主面１０ａの段差部の大きさよりも小さい。段差部１０ａ１，１０ａ２の厚み方向Ｔに沿った高さは、セラミック素体１０の厚みの０．０３倍〜０．０７倍であることが好ましく、０．０４倍〜０．０７倍であることがより好ましい。また、第２の主面１０ｂの段差部の大きさは、第１の主面１０aの段差部の大きさの０．２倍〜０．３倍であることが好ましい。なお、段差部の高さは、積層セラミック電子部品１の第１の端面１０eまたは第２の端面１０ｆを長さ方向Lの中央まで研磨することにより露出した研磨面の研磨だれを除去した後に、研磨面に投影される第１の主面１０ａと段差部１０ａ１または段差部１０ａ２との高さの差または第２の主面１０ｂと段差部１０ｂ１または段差部１０ｂ２の高さとの差を測定することによって求めることができる。
第１及び第２の内部電極１１、１２は、適宜の導電材料により構成することができる。第１及び第２の内部電極１１、１２は、例えばＮｉ，Ｃｕ，Ａｇ，Ｐｄ及びＡｕからなる群から選ばれた金属、またはＮｉ，Ｃｕ，Ａｇ，Ｐｄ及びＡｕからなる群から選ばれた一種以上の金属を含む合金（例えば、Ａｇ−Ｐｄ合金など）により構成することができる。
第１及び第２の内部電極１１、１２の厚みは、例えば０．２μｍ〜２．０μｍ程度であることが好ましい。
（外部電極）
図１及び図２に示されるように、積層セラミック電子部品１は、第１及び第２の外部電極１３、１４を備えている。
第１の外部電極１３は、第１の端面１０ｅにおいて第１の内部電極１１に電気的に接続されている。第１の外部電極１３は、第１の端面１０ｅから、第１及び第２の主面１０ａ、１０ｂ並びに第１及び第２の側面１０ｃ、１０ｄに至るように設けられている。
一方、第２の外部電極１４は、第２の端面１０ｆにおいて第２の内部電極１２に電気的に接続されている。第２の外部電極１４は、第２の端面１０ｆから、第１及び第２の主面１０ａ、１０ｂ並びに第１及び第２の側面１０ｃ、１０ｄに至るように形成されている。
第１及び第２の外部電極１３，１４は、それぞれ、Ｃｕを含むめっき膜を有する。ここで、Ｃｕを含むめっき膜には、Ｃｕからなるめっき膜と、Ｃｕ合金からなるめっき膜とが含むものとする。以下、「Ｃｕを含むめっき膜」を「Ｃｕめっき膜」とする。
具体的には、本実施形態では、第１及び第２の外部電極１３，１４は、それぞれ、セラミック素体１０の上に配された焼成電極層と、焼成電極層の上に配されたＣｕめっき膜とを有する。Ｃｕめっき層は、複数のＣｕめっき層の積層体により構成されていてもよい。
本実施形態では、Ｃｕめっき膜が外部電極１３，１４の最表層を構成している。第１及び第２の外部電極１３，１４は、それぞれ、Ｎｉめっき膜を有さない。ここで、「焼成電極層」とは、導電材を含むペーストの焼き付けにより形成された電極層のことである。
ところで、積層セラミック電子部品を実装基板に実装するときに、積層セラミック電子部品が損傷することがある。具体的には、積層セラミック電子部品にクラックが生じることがある。本発明者らは、鋭意研究の結果、大きな段差が形成された第１の主面側を実装基板に向けて積層セラミック電子部品を実装したときに積層セラミック電子部品が損傷しやすく、小さな段差を有する、又は段差を実質的に有さない第２の主面側を実装基板に向けて積層セラミック電子部品を実装したときには積層セラミック電子部品が損傷しにくいことを見出した。
そこで、本実施形態では、第１及び第２の外部電極１３，１４に含まれるＣｕめっき膜の第１の主面１０ａ上に位置する部分の長さ方向Ｌに沿った長さＬ２，Ｌ４と、第２の主面１０ｂ上に位置する部分の長さ方向Ｌに沿った長さＬ１，Ｌ３とが異なる。このため、Ｃｕめっき膜の主面上に位置する部分の長さを測定することにより、積層セラミック電子部品の厚み方向に沿った向きを判別することができる。よって、段差が小さな、又は段差を実質的に有さない第２の主面１０ｂ側を実装基板に向けて実装基板に容易に実装することができる。従って、積層セラミック電子部品１の実装時に、積層セラミック電子部品１が損傷しにくい。
積層セラミック電子部品１の厚み方向Ｔに沿った向きをより確実に判別できるようにする観点からは、第１及び第２の外部電極１３，１４に含まれるＣｕめっき膜の第１の主面１０ａ上に位置する部分の長さ方向Ｌに沿った長さ（Ｌ２，Ｌ４）に対する、第２の主面１０ｂ上に位置する部分の長さ方向Ｌに沿った長さ（Ｌ１，Ｌ３）の比（Ｌ１／Ｌ２又はＬ３／Ｌ４）は、１．０３以上又は１．３以下であることが好ましく、１．１以上又は１．３以下であることがより好ましい。
実装時における積層セラミック電子部品１の損傷をより確実に抑制する観点からは、段差が小さな、又は段差が実質的に形成されていない第２の主面１０ｂの上に位置するＣｕめっき膜の部分の長さ方向Ｌに沿った長さＬ１，Ｌ３が、第１の主面１０ａの上に位置するＣｕめっき膜の部分の長さ方向Ｌに沿った長さＬ２，Ｌ４よりも長いことが好ましい。第２の主面１０ｂの上に位置するＣｕめっき膜の部分の長さ方向Ｌに沿った長さＬ１，Ｌ３が、第１の主面１０ａの上に位置するＣｕめっき膜の部分の長さ方向Ｌに沿った長さＬ２，Ｌ４の１．０３倍以上であることが好ましく、１．１倍以上であることがより好ましい。この場合、第２の主面１０ｂにおける第１の外部電極１３と第２の外部電極１４との間の長さ方向Ｌに沿った距離を短くし得る。従って、実装時に実装基板に対して積層セラミック電子部品１が押圧されたときの支点間距離を短くすることができる。よって、積層セラミック電子部品１の実装時における損傷がより効果的に抑制される。第２の主面１０ｂにおける第１の外部電極１３と第２の外部電極１４との間の長さ方向Ｌに沿った距離は、第１の主面１０ａにおける第１の外部電極１３と第２の外部電極１４との間の長さ方向Ｌに沿った距離の０．５５倍〜０．９６倍であることが好ましく、０．８５倍〜０．９６倍であることがより好ましい。
なお、本発明において、Ｌ１〜Ｌ４は、セラミック素体１０の厚み方向の中央において測定した値である。
積層セラミック電子部品１の厚み方向Ｔに沿った識別性を得る観点からは、外部電極の内、Ｃｕめっき膜の第１の主面１０ａ上に位置する部分の長さと、第２の主面１０ｂ上に位置する部分の長さとのみが異なっていてもよい。
（テーピング電子部品連２）
図８は、本実施形態におけるテーピング電子部品連の模式的断面図である。
図８に示されるように、テーピング電子部品連２は、複数の上記積層セラミック電子部品１がテーピングにより固定されたものである。テーピング電子部品連２は、長尺状のテープ２０を有する。テープ２０は、長尺状のキャリアテープ２１と、長尺状のカバーテープ２２とを有する。キャリアテープ２１は、長手方向に沿って相互に間隔をおいて設けられた複数の凹部２１ａを有する。カバーテープ２２は、キャリアテープ２１の上に、複数の凹部２１ａを覆うように設けられている。複数の凹部２１ａのそれぞれに積層セラミック電子部品１が収容されている。複数の積層セラミック電子部品１は、第２の主面１０ｂが凹部２１ａの底面側を向くように配されている。このため、テーピング電子部品連２の複数の積層セラミック電子部品１は、第１の主面１０ａ側において吸着されて保持され、第２の主面１０ｂ側が配線基板側を向くように実装される。このため、実装時に積層セラミック電子部品１が破損しにくい。
（積層セラミック電子部品１の製造方法）
積層セラミック電子部品１の製造方法は特に限定されない。積層セラミック電子部品１は、例えば以下の要領で製造することができる。
まず、第１及び第２の内部電極１１、１２を有するセラミック素体１０を準備する。具体的には、セラミック粉末を含むセラミックペーストを、例えばスクリーン印刷法などによりシート状に塗布し乾燥させることにより、セラミックグリーンシートを作製する。
次に、上記セラミックグリーンシートの上に、内部電極形成用の導電ペーストを、例えばスクリーン印刷法などにより所定のパターンに塗布し、内部電極形成用導電パターンが形成されたセラミックグリーンシートと、内部電極形成用導電パターンが形成されていないセラミックグリーンシートとを用意する。なお、セラミックペーストや内部電極形成用の導電ペーストには、例えば公知のバインダーや溶媒が含まれていてもよい。
続いて、内部電極形成用導電パターンが形成されていないセラミックグリーンシートを所定枚数積層し、その上に、内部電極形成用導電パターンが形成されたセラミックグリーンシートを順次積層し、さらに、内部電極形成用導電パターンが形成されていないセラミックグリーンシートを所定枚数積層することにより、マザー積層体を作製する。なお必要に応じて、静水圧プレスなどの手段により、マザー積層体を積層方向にプレスしてもよい。
マザー積層体を所定の形状寸法にカットし、生のセラミック素体を複数作製する。このとき、生のセラミック素体に対してバレル研磨等を施し、稜線部や角部を丸めてもよい。
次いで、生のセラミック素体を焼成する。これにより、セラミック素体１０が完成する。なお、生のセラミック素体の焼成温度は、用いたセラミックスや導電材料に応じて適宜設定することができる。生のセラミック素体の焼成温度は、例えば９００℃〜１３００℃程度とすることができる。
次に、焼成後のセラミック素体１０の両端面に導電性ペーストを塗布して焼き付けを行うことにより、第１及び第２の焼成電極層を形成する。なお、焼き付け温度は、例えば７００℃〜１０００℃であることが好ましい。
導電性ペーストの塗布は、例えば、導電性ペースト槽にセラミック素体１０を浸漬することにより行うことができる（ディップ法）。図９に示されるように、本実施形態では、セラミック素体１０を傾斜させた状態でセラミック素体１０を導電性ペースト槽３０に浸漬させる。具体的には、下端部が上端部よりも第１の主面１０ａ側に位置するようにセラミック素体１０を傾斜させた状態でセラミック素体１０を導電性ペースト槽３０に浸漬させる。このため、第２の主面１０ｂの導電性ペーストと接触する面積が、第１の主面１０ａと導電性ペーストと接触する面積よりも大きい。従って、得られる焼成電極層の第２の主面１０ｂの上に位置する部分の長さ方向Ｌに沿った距離が、第１の主面１０ａの上に位置する部分の長さ方向Ｌに沿った距離よりも長くなる。
次に、めっき法により、焼成電極層の上に、Ｃｕめっき膜を形成することにより、第１及び第２の外部電極１３，１４を完成させることができる。
上述のように、焼成電極層の第２の主面１０ｂの上に位置する部分の長さ方向Ｌに沿った距離が、第１の主面１０ａの上に位置する部分の長さ方向Ｌに沿った距離よりも長い。このため、Ｃｕめっき膜の第２の主面１０ｂの上に位置する部分の長さ方向Ｌに沿った距離は、第１の主面１０ａの上に位置する部分の長さ方向Ｌに沿った距離よりも長くなる。
以上の要領で積層セラミック電子部品１を製造することができる。
１：セラミック電子部品
２：テーピング電子部品連
１０：セラミック素体
１０ａ：第１の主面
１０ａ１，１０ａ２：段差部
１０ｂ：第２の主面
１０ｃ：第１の側面
１０ｄ：第２の側面
１０ｅ：第１の端面
１０ｆ：第２の端面
１０ｇ：セラミック部
１１：第１の内部電極
１２：第２の内部電極
１３：第１の外部電極
１４：第２の外部電極
２０：テープ
２１：キャリアテープ
２１ａ：凹部
２２：カバーテープ
３０：導電性ペースト槽

Claims (6)

  1. 長さ方向及び幅方向に沿って延びる第１及び第２の主面と、長さ方向及び厚み方向に沿って延びる第１及び第２の側面と、幅方向及び厚み方向に沿って延びる第１及び第２の端面とを有するセラミック素体と、
    前記セラミック素体の内部において、厚み方向に沿って交互に設けられており、幅方向の端部には位置しない第１及び第２の内部電極と、
    前記第１の内部電極に電気的に接続されており、前記第１の端面から前記第１及び第２の主面のそれぞれに到るように設けられた第１の外部電極と、
    前記第２の内部電極に電気的に接続されており、前記第２の端面から前記第１及び第２の主面のそれぞれに到るように設けられた第２の外部電極と、
    を備え、
    前記第１の主面における段差の大きさと、前記第２の主面における段差の大きさとが異なり、
    前記第１の外部電極は、Ｃｕを含むめっき膜を有し、
    前記Ｃｕを含むめっき膜の前記第１の主面上に位置する部分の長さ方向に沿った長さと、Ｃｕを含むめっき膜の前記第２の主面上に位置する部分の長さ方向に沿った長さとが異なる、積層セラミック電子部品。
  2. 前記第２の主面における段差の大きさが、前記第１の主面における段差の大きさよりも小さく、
    前記Ｃｕを含むめっき膜の前記第２の主面上に位置する部分の長さ方向に沿った長さが、Ｃｕを含むめっき膜の前記第１の主面上に位置する部分の長さ方向に沿った長さよりも長い、請求項１に記載の積層セラミック電子部品。
  3. 前記第２の主面における段差の大きさは、前記第１の主面における段差の大きさの０．２倍〜０．３倍である、請求項１または２に記載の積層セラミック電子部品。
  4. 前記第１の外部電極と前記第２の外部電極との間の前記第２の主面上における長さ方向に沿った距離が、前記第１の外部電極と前記第２の外部電極との間の前記第１の主面上における長さ方向に沿った距離よりも短い、請求項２に記載の積層セラミック電子部品。
  5. 複数の凹部が長手方向に沿って設けられた長尺状のキャリアテープと、前記キャリアテープの上に、前記複数の凹部を覆うように設けられたカバーテープとを有するテープと、 前記複数の凹部のそれぞれに配された積層セラミック電子部品と、
    を備え、
    前記積層セラミック電子部品は、
    長さ方向及び幅方向に沿って延びる第１及び第２の主面と、長さ方向及び厚み方向に沿って延びる第１及び第２の側面と、幅方向及び厚み方向に沿って延びる第１及び第２の端面とを有するセラミック素体と、
    前記セラミック素体の内部において、厚み方向に沿って交互に設けられており、幅方向の端部には位置しない第１及び第２の内部電極と、
    前記第１の内部電極に電気的に接続されており、前記第１の端面から前記第１及び第２の主面のそれぞれに到るように設けられた第１の外部電極と、
    前記第２の内部電極に電気的に接続されており、前記第２の端面から前記第１及び第２の主面のそれぞれに到るように設けられた第２の外部電極と、
    を有し、
    前記第２の主面における段差の大きさが、前記第１の主面における段差の大きさよりも小さく、
    前記第１の外部電極は、Ｃｕを含むめっき膜を有し、
    前記Ｃｕを含むめっき膜の前記第２の主面上に位置する部分の長さ方向に沿った長さが、Ｃｕを含むめっき膜の前記第１の主面上に位置する部分の長さ方向に沿った長さよりも長く、
    前記セラミック電子部品の前記第２の主面が前記凹部の底面と対向するように前記セラミック電子部品が前記凹部内に配されている、テーピング電子部品連。
  6. 請求項１〜４のいずれか一項に記載の積層セラミック電子部品の製造方法であって、 前記セラミック素体の前記第１または第２の主面を鉛直方向に対して傾斜した状態で前記セラミック素体を前記第１の端面側から前記導電性ペーストに浸漬させることにより、前記第１の外部電極を構成するための第１の導電性ペースト層を形成する、積層セラミック電子部品の製造方法。
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