JP6380162B2 - 積層セラミック電子部品 - Google Patents

Description

本発明は、積層セラミックコンデンサなどの積層セラミック電子部品に関する。

近年、電子機器の高性能化に伴い、積層セラミックコンデンサの大容量化及び小型化が進んでいる。積層セラミックコンデンサの大容量化のために、例えばチタン酸バリウムなどの高誘電率のセラミックス材料が用いられている。

高誘電率のセラミックス材料は圧電性及び電歪性を有する。そのため、高誘電率のセラミックス材料を用いた積層セラミックコンデンサに電圧が印加されると、機械的な歪みを生じる。上記歪みに起因して、積層セラミックコンデンサが振動することがあった。上記振動が回路基板に伝播することにより、可聴音の周波数帯域である２０Ｈｚ〜２００００Ｈｚ付近の周波数で回路基板が振動することがあった。そのため、いわゆる鳴き（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）と称されている騒音が発生することがあった。

下記の特許文献１のコンデンサでは、回路基板上の電極ランドが分割されているため、コンデンサの端面の中心と電極ランドとが接合されていない。特許文献１においては、上記歪みに起因したコンデンサの振動の振幅が最も大きい部分は、コンデンサの端面の中心であると述べられている。コンデンサにおける振幅が最も大きい部分が電極ランドに接合されていないため、振動が回路基板に伝播され難い。

特開２０１３−６５８２０号公報

しかしながら、特許文献１のように電極ランドを分割すると、コンデンサを回路基板に搭載する位置にずれが生じた場合に、実装不良が生じるおそれがある。

また、上述のように、近年では積層セラミックコンデンサの小型化が進んでいる。小型の積層セラミックコンデンサにおいては電極ランドの面積は小さいため、電極ランドの分割は困難である。よって、電極ランドの分割により、鳴きを抑制することは困難であった。

本発明の目的は、鳴き（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）と呼ばれる騒音を低減できる、積層セラミック電子部品を提供することにある。

本発明に係る積層セラミック電子部品は、長さ方向及び幅方向に沿って延びており、互いに対向する第１，第２の主面と、長さ方向及び厚み方向に沿って延びており、互いに対向する第１，第２の側面と、幅方向及び厚み方向に沿って延びており、互いに対向する第１，第２の端面とを含むセラミック素体と、上記セラミック素体の内部に位置し、少なくとも一部同士が厚み方向に対向する対向部を含む第１，第２の内部電極と、上記第１の端面から上記第２の主面にわたって設けられており、上記第１の内部電極に電気的に接続された第１の端子電極と、上記第２の端面から上記第２の主面にわたって設けられており、上記第２の内部電極に電気的に接続された第２の端子電極とを備える。平面視において、上記第１，第２の端子電極の幅が、上記対向部における上記第１の内部電極の幅及び上記第２の内部電極の幅よりも小さい。

本発明に係る積層セラミック電子部品の他の特定の局面では、平面視において、上記第１の端子電極は、上記第２の主面に位置し、上記第１，第２の内部電極の前記対向部と重なる第１の重複部を含み、該第１の重複部における一対の幅方向端部は、上記第１，第２の内部電極の上記対向部の一対の幅方向端部の間に位置し、平面視において、上記第２の端子電極は、上記第２の主面に位置し、上記第１，第２の内部電極の対向部と重なる第２の重複部を含み、該第２の重複部における一対の幅方向端部は、上記第１，第２の内部電極の上記対向部の一対の幅方向端部の間に位置する。

本発明に係る積層セラミック電子部品のさらに他の特定の局面では、上記セラミック素体は、上記第２の主面および前記第１の側面に連なる第１の稜線部と、前記第２の主面および前記第２の側面に連なる第２の稜線部とを含み、上記第１の稜線部及び上記第２の稜線部は丸められている。上記第１，第２の端子電極は上記第１，第２の稜線部に至っており、かつ上記第１，第２の側面に至っていない。

本発明に係る積層セラミック電子部品の他の特定の局面では、上記第１の内部電極は、上記対向部から上記第１の端面に至る引出し部を含み、該引出し部の上記対向部に連なる部分の幅は上記対向部の幅よりも小さく、かつ、該引出し部は、上記対向部に連なる部分から上記第１の端面に露出する部分まで徐々に幅が小さくなり、上記第２の内部電極は、上記対向部から上記第２の端面に至る引出し部を含み、該引出し部の上記対向部に連なる部分の幅は上記対向部の幅よりも小さく、かつ、該引出し部は、上記対向部に連なる部分から上記第２の端面に露出する部分まで徐々に幅が小さくなる。

本発明に係る積層セラミック電子部品の別の特定の局面では、上記第１の端子電極は上記第１の端面から上記第１の主面にわたって設けられている。上記第２の端子電極は上記第２の端面から上記第１の主面にわたって設けられている。

本発明に係る積層セラミック電子部品のさらに別の特定の局面では、平面視において、上記第１の端子電極は、上記第１の主面に位置し、上記第１及び第２の内部電極の上記対向部と重なる第３の重複部を含み、該第３の重複部における一対の幅方向端部は、上記第１，第２の内部電極の上記対向部の一対の幅方向端部の間に位置しており、平面視において、上記第２の端子電極は、上記第１の主面に位置し、上記第１，第２の内部電極の対向部と第４の重複部を含み、該第４の重複部の一対の幅方向端部は、上記第１，第２の内部電極の上記対向部の一対の幅方向端部の間に位置している。

本発明に係る積層セラミック電子部品のさらに別の特定の局面では、上記セラミック素体が、上記第１の主面及び上記第１の側面に連なる第３の稜線部と、上記第１の主面及び第２の側面に連なる第４の稜線部とを含み、上記第３の稜線部及び上記第４の稜線部は丸められている。上記第１，第２の端子電極は上記第３，第４の稜線部に至っており、かつ上記第１，第２の側面に至っていない。

本発明に係る積層セラミック電子部品のさらに別の特定の局面では、上記セラミック素体の厚み方向の寸法と幅方向の寸法とが異なり、長手方向において上記第１，第２の端面が対向している。

本発明によれば、騒音を低減できる、積層セラミック電子部品を提供することができる。

（ａ）は、本発明の第１の実施形態に係る積層セラミック電子部品の平面図であり、（ｂ）は、本発明の第１の実施形態に係る積層セラミック電子部品の端面方向から見た図であり、（ｃ）は、本発明の第１の実施形態に係る積層セラミック電子部品の斜視図である。 本発明の第１の実施形態に係る積層セラミック電子部品の側面断面図である。 本発明の第１の実施形態に係る積層セラミック電子部品が回路基板に実装された状態を示す斜視図である。 本発明の第１の実施形態に係る積層セラミック電子部品及び比較のために作製した積層セラミック電子部品における端子電極の幅方向端部間の距離と、距離が０．６７ｍｍにおける場合の音圧値との騒音の音圧差との関係を示す図である。 本発明の第２の実施形態に係る積層セラミック電子部品の側面断面図である。 本発明の第２の実施形態に係る積層セラミック電子部品が回路基板に実装された状態を示す斜視図である。 本発明の第２の実施形態に係る積層セラミック電子部品が収納されているテーピング電子部品連の一実施形態を示す、テーピング電子部品連の長さ方向の断面図である。 本発明の第３の実施形態に係る積層セラミック電子部品の側面断面図である。 本発明の第４の実施形態に係る積層セラミック電子部品の斜視図である。 本発明の第５の実施形態に係る積層セラミック電子部品の斜視図である。 本発明の第６の実施形態に係る積層セラミック電子部品の平面図である。 本発明の第７の実施形態に係る積層セラミック電子部品の平面図である。

以下、図面を参照しつつ、本発明の具体的な実施形態を説明することにより、本発明を明らかにする。

図１（ａ）、（ｂ）及び（ｃ）は、本発明の第１の実施形態に係る積層セラミック電子部品の平面図、端面方向から見た図及び斜視図である。図２は、本発明の第１の実施形態に係るセラミック電子部品の側面断面図である。

積層セラミック電子部品１は、直方体状のセラミック素体２を有する。セラミック素体２は、長さ方向及び幅方向に沿って延び互いに対向する第１，第２の主面２ａ，２ｂ、長さ方向及び厚み方向に沿って延び互いに対向する第１，第２の側面２ｃ，２ｄ、及び幅方向及び厚み方向に延び互いに対向する第１，第２の端面２ｅ，２ｆを有する。本実施形態では、セラミック素体２の長さ方向の寸法のほうが幅方向の寸法よりも大きい。なお、セラミック素体２の長さ方向の寸法のほうが幅方向の寸法よりも短くてもよい。

セラミック素体２は、それぞれ、セラミック素体２の３つの面に連なる第１〜第８の角部２ｇ，２ｈ，２ｉ，２ｊ，２ｋ，２ｌ，２ｍ，２ｎを有する。

また、セラミック素体２は、それぞれ、セラミック素体２の２つの面に連なる第１〜第４の稜線部２ｏ，２ｐ，２ｑ，２ｒを有する。

本実施形態では、セラミック素体２の第１〜第８の角部２ｇ，２ｈ，２ｉ，２ｊ，２ｋ，２ｌ，２ｍ，２ｎ及び第１〜第４の稜線部２ｏ，２ｐ，２ｑ，２ｒは丸められている。なお、セラミック素体２の第１〜第８の角部２ｇ，２ｈ，２ｉ，２ｊ，２ｋ，２ｌ，２ｍ，２ｎ及び第１〜第４の稜線部２ｏ，２ｐ，２ｑ，２ｒの少なくとも１つが丸められていなくてもよい。

本実施形態では、セラミック素体２は、高誘電率のセラミックス材料からなる。高誘電率のセラミックス材料としては、例えば、ＢａＴｉＯ_３、ＣａＴｉＯ_３及びＳｒＴｉＯ_３などが挙げられる。なお、セラミック素体２には、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物またはＮｉ化合物などの適宜の副成分が添加されていてもよい。また、セラミック素体２は、Ｓｉやガラスなどを含んでいてもよい。

図２に示すように、セラミック素体２の内部には、第１，第２の内部電極３ａ，３ｂが設けられている。第１，第２の内部電極３ａ，３ｂは、厚み方向に互いに対向する対向部３ａ１，３ｂ１を有する。

第１の内部電極３ａは、対向部３ａ１に連なり、かつセラミック素体２の第１の端面２ｅまで延びる引き出し部３ａ２を有する。第２の内部電極３ｂは対向部３ｂ１に連なり、かつセラミック素体２の第２の端面２ｆまで延びる引き出し部３ｂ２を有する。

図１（ａ）に戻り、第１の内部電極３ａは、対向部３ａ１において、第３，第４の幅方向端部３ａ１１，３ａ１２を有する。また、図１（ｂ）に示すように、第２の内部電極３ｂは、対向部において、第３，第４の幅方向端部３ｂ１１，３ｂ１２を有する。

本実施形態では、第１の内部電極３ａの引き出し部３ａ２は、対向部３ａ１に連なっている部分からセラミック素体２の第１の端面２ｅに露出する部分にかけて幅が徐々に小さくなっている。また、図２に示す第２の内部電極３ｂの引き出し部３ｂ２は、対向部３ｂ１に連なっている部分からセラミック素体２の第２の端面２ｆに露出する部分にかけて幅が徐々に小さくなっている。このように、引き出し部３ａ２，３ｂ２の幅が小さくなっているので、丸められた第１〜第８の角部２ｇ，２ｈ，２ｉ，２ｊ，２ｋ，２ｌ，２ｍ，２ｎ及び第１〜第４の稜線部２ｏ，２ｐ，２ｑ，２ｒから引き出し部３ａ２，３ｂ２が必要以上に露出するおそれが小さくなる。好ましくは、引き出し部３ａ２，３ｂ２の対向部３ａ１，３ｂ２に連なっている部分の幅は、対向部３ａ１，３ｂ２の幅よりも小さい。これにより、引き出し部３ａ２，３ｂ２が、必要以上に露出するおそれがさらに小さくなる。また、引き出し部３ａ２，３ｂ２の幅を徐々に小さくすることによって、第１，第２の端面２ｅ，２ｆと対向部３ａ１，３ｂ１との間の部分において、内部電極の含有量が増え、固くなる。この場合、第１，第２の端面２ｅ，２ｆと対向部３ａ１，３ｂ１との間の部分の変形が抑制され、騒音を低減することが可能になる。なお、第１，第２の内部電極３ａ，３ｂの引き出し部３ａ２，３ｂ２の幅の大きさは、特に限定されない。

セラミック素体２の第１，第２の端面２ｅ，２ｆには、第１，第２の端子電極４ａ，４ｂが設けられている。図１（ａ）及び（ｂ）に示すように、第１の端子電極４ａは、第１，第２の幅方向端部４ａ１，４ａ２を有する。第２の端子電極４ｂは、第１，第２の幅方向端部４ｂ１，４ｂ２を有する。本実施形態では、第１の端子電極４ａの第１の幅方向端部４ａ１と第２の幅方向端部４ａ２との距離は、セラミック素体２の第１の端面２ｅ上と第１，第２の主面２ａ，２ｂ上とにおいて同じ大きさである。また、第２の端子電極４ｂの第１の幅方向端部４ｂ１と第２の幅方向端部４ｂ２との距離は、セラミック素体２の第２の端面２ｆ上と第１，第２の主面２ａ，２ｂ上とにおいて同じ大きさである。

図３は、本発明の第１の実施形態に係る積層セラミック電子部品が回路基板に実装された状態を示す斜視図である。

回路基板５上には第１，第２の電極ランド６ａ，６ｂが設けられている。第１，第２の電極ランド６ａ，６ｂ上に接合剤７ａ，７ｂを介して積層セラミック電子部品１が搭載されている。積層セラミック電子部品１の第１の端子電極４ａは、接合剤７ａを介して電極ランド６ａに電気的に接続されている。第２の端子電極４ｂは、接合剤７ｂを介して電極ランド６ｂに電気的に接続されている。本実施形態では、接合剤７ａ，７ｂははんだからなる。なお、接合剤７ａ，７ｂは他の適宜のろう材用金属などからなってもよい。

接合剤７ａ，７ｂは、第１，第２の端面２ｅ，２ｆの第１，第２の端子電極４ａ，４ｂをぬれ上がることによりフィレットを形成している。積層セラミック電子部品１は、第２の主面２ｂ側から回路基板５に実装されている。すなわち、本実施形態においては、第２の主面２ｂが実装面に相当する。

図１（ａ）及び（ｂ）に戻り、第１の端子電極４ａの第１の幅方向端部４ａ１と第２の幅方向端部４ａ２との距離、すなわち、第１の端子電極４ａの幅を距離Ａとする。第２の端子電極４ｂの第１の幅方向端部４ｂ１と第２の幅方向端部４ｂ２との距離、すなわち、第２の端子電極４ｂの幅を距離Ｂとする。上記距離Ａ，Ｂは、第１，第２の内部電極３ａ，３ｂの対向部３ａ１，３ｂ１における幅Ｃ，Ｄよりも平面視において小さい。また、第１，第２の端子電極４ａ，４ｂの第１，第２の幅方向端部４ａ１，４ａ２，４ｂ１，４ｂ２は、第１，第２の内部電極３ａ，３ｂの第３，第４の幅方向端部３ａ１１，３ａ１２，３ｂ１１，３ｂ１２よりも平面視において幅方向内側に位置している。このような構造が実現可能なのは、上述したように、図２に示す第１，第２の内部電極３ａ，３ｂの引き出し部３ａ２，３ｂ２が、それぞれ対向部３ａ１，３ｂ１に連なっている部分からセラミック素体２の第１，第２の端面２ｅ，２ｆに露出する部分にかけて幅が小さくなっているためである。なお、平面視とは、積層セラミック電子部品１の主面に平行な断面を見ることであり、図１（ａ）で表される図として観察される。

本実施形態の特徴は、上記距離Ａ，Ｂが上記幅Ｃ，Ｄよりも小さいことにある。それによって、騒音を低減することができる。これを以下において説明する。

本実施形態に係る積層セラミック電子部品の効果を見出すにあたって、本願発明者らは、実験を行った。まず、長さ方向の寸法は１．１５ｍｍ、幅方向の寸法は０．６９ｍｍ、厚み方向の寸法は０．６８ｍｍであるセラミック素体２を用意した。第１，第２の内部電極３ａ，３ｂの対向部３ａ１，３ｂ１の幅Ｃ，Ｄは、いずれも０．５２７ｍｍである。また、容量は１０μＦである。次に、本願発明者らは、上記距離Ａを異ならせ、かつ上記距離Ｂを上記距離Ａと等しくして複数の積層セラミック電子部品を作製した。そして、それぞれの積層セラミック電子部品における最大ピークとなる周波数５．３３ｋＨｚにおける騒音の音圧を求めた。

図４は、実験において作製した積層セラミック電子部品の端子電極の幅方向端部間の距離を横軸に示し、当該距離における音圧値と、距離が０．６７ｍｍにおける音圧値との差を、音圧差として縦軸に示している。作製された積層セラミック電子部品それぞれの端子電極の幅は、０．０８１ｍｍ、０．１６２ｍｍ、０．３２４ｍｍ、０．５００ｍｍ、０．５２７ｍｍ、０．６４７ｍｍ、０．６７０ｍｍである。

図４における端子電極の幅方向端部間の距離は、上記距離Ａ，Ｂに相当する。端子電極の幅方向端部間の距離Ａ，Ｂが第１，第２の内部電極３ａ，３ｂの対向部３ａ１，３ｂ１の幅Ｃ，Ｄ以上のとき、騒音の音圧には大きい変化はない。これに対して、端子電極の幅方向端部間の距離Ａ，Ｂが第１，第２の内部電極３ａ，３ｂの対向部３ａ１，３ｂ１の幅Ｃ，Ｄよりも小さいとき、騒音の音圧は著しく小さくなっている。

従って、本実施形態に係る積層セラミック電子部品１により、騒音を低減し得ることがわかる。

上記距離Ａ，Ｂが上記幅Ｃ，Ｄよりも小さいことによって騒音を低減し得る理由は、以下の通りと考えられる。騒音は、積層セラミック電子部品内部の有効体積部の振動によって引き起こされる。端子電極の幅を狭めることで、端子電極と基板との接合部の幅も有効体積の幅より狭まり、有効体積部から基板へ伝達される振動量が抑えられる。そのため、騒音を低減することができる。

ところで、上記距離Ａ，Ｂが上記幅Ｃ，Ｄよりも小さいことによって、積層セラミック電子部品１を回路基板５に実装する際、接合剤が積層セラミック電子部品１と回路基板５との間に溜まり、積層セラミック電子部品１の姿勢が不安定化するおそれがある。そこで、図１（ｂ）に示すように、本実施形態におけるセラミック素体２には、実装面側である第２の主面２ｂの第３，第４の稜線部２ｑ，２ｒが丸められている。それによって、図３に示す回路基板５に実装する際、第１，第２の電極ランド６ａ，６ｂと第１，第２の端子電極４ａ，４ｂとの間に間隙が生じる。さらに、第１，第２の端子電極４ａ，４ｂは、セラミック素体２の第３，第４の稜線部２ｑ，２ｒに至っている。それによって、上記間隙に、溶融した接合剤７ａ，７ｂが入り込み、セラミック素体２の第３，第４の稜線部２ｑ，２ｒからその周囲にかけてフィレットが形成される。それによって、騒音を低減する上述の構成を維持しつつ、積層セラミック電子部品１の実装姿勢を効果的に安定させることができる。

さらに、第１，第２の端子電極４ａ，４ｂは、セラミック素体２の第１，第２の側面２ｃ，２ｄに至っていない。それによって、上記フィレットの形成を適度な範囲内に抑制することができる。そのため、複数の積層セラミック電子部品１を同じ回路基板５上に実装した場合において、隣接する積層セラミック電子部品１同士が接触した場合にも、互いの第１，第２の端子電極４ａ，４ｂ同士が電気的に接触し難い。従って、実装する際に、積層セラミック電子部品１同士の間隔を小さくすることができる。積層セラミック電子部品１同士の間隔を小さくすることにより、積層セラミック電子部品１から回路基板５に伝達した振動が互いに打ち消しあって、騒音をより一層低減し得る。

なお、第１，第２の端子電極４ａ，４ｂの実装面の反対側の部分の形状は、本実施形態のように、実装面側の形状と同一としてもよい。すなわち、第１，第２の端子電極４ａ，４ｂは、第１，第２の側面２ｃ，２ｄに至っていない限り、第１，第２の稜線部２ｏ，２ｐに至っていてもよい。

ところで、第１，第２の端子電極４ａ，４ｂが、第１，第２の側面２ｃ，２ｄに至っていない場合、積層セラミック電子部品１において割れやクラックが生じやすいことを発見している。そこで、本発明者らは、図１（ａ）及び図２に示すように、第１の端子電極４ａは、上記第１，第２の主面２ａ，２ｂ上に位置し、第１，第２の内部電極３ａ，３ｂの対向部３ａ１，３ｂ１と平面視において重なる第１の重複部４ａ３，４ａ４を含むとともに、当該第１の重複部４ａ３，４ａ４の一対の幅方向端部が、対向部３ａ１，３ｂ１の一対の幅方向端部の間に位置するように、積層セラミック電子部品を構成している。また、第２の端子電極４ｂは、上記第１，第２の主面２ａ，２ｂ上に位置し第１，第２の内部電極３ａ，３ｂの対向部３ａ１，３ｂ１と平面視において重なる第２の重複部４ｂ３，４ｂ４を含むとともに、当該第２の重複部４ｂ３，４ｂ４の一対の幅方向端部が、対向部３ａ１，３ｂ１の一対の幅方向端部の間に位置するように、積層セラミック電子部品を構成している。それによって、積層セラミック電子部品１の割れやクラックはより一層生じ難い。この理由を以下において説明する。

例えば、積層セラミック電子部品の製造方法には、生のセラミック素体を焼成してセラミック素体を得た後、上記セラミック素体上に端子電極用ペーストを塗布し、焼き付けることにより第１，第２の端子電極を形成するという方法がある。この場合、上記第１，第２の端子電極の焼成時の熱収縮により、上記セラミック素体には引っ張り応力が付加される。それによって、積層セラミック電子部品に割れやクラックが生じることがあった。

本発明の第１の実施形態に係る積層セラミック電子部品１におけるセラミック素体２及び第１，第２の端子電極４ａ，４ｂは、上記積層セラミック電子部品と同様の方法で形成される。本実施形態においても、第１，第２の端子電極４ａ，４ｂとセラミック素体２との熱収縮差により、セラミック素体２に引っ張り応力が付加される。また、第１，第２の内部電極３ａ，３ｂとセラミック素体２との熱収縮差により、セラミック素体２に圧縮応力が付加される。しかしながら、本実施形態では、第１，第２の端子電極４ａ，４ｂの上記第１，第２の主面２ａ，２ｂ上に位置している部分と第１，第２の内部電極３ａ，３ｂとは平面視において重なっている。そのため、セラミック素体２に付加される引っ張り応力は、上記圧縮応力により軽減される。従って、積層セラミック電子部品１の割れやクラックが生じ難い。

図５は、本発明の第２の実施形態に係る積層セラミック電子部品の側面断面図である。

本実施形態に係る積層セラミック電子部品１１においては、第１，第２の端子電極１４ａ，１４ｂはセラミック素体２の第２の主面２ｂから第１，第２の端面２ｅ，２ｆにわたって設けられているが、セラミック素体２の第１の主面２ａ上には設けられていない。よって、厚み方向の寸法を小さくすることができる。

図６は、本発明の第２の実施形態に係る積層セラミック電子部品が回路基板に実装された状態を示す斜視図である。

積層セラミック電子部品１１を回路基板５に実装する際、回路基板５上の第１，第２の電極ランド６ａ，６ｂ上に接合剤７ａ，７ｂによるフィレットが形成される。図５及び図６に示すように、第１，第２の端子電極１４ａ，１４ｂの厚み方向端部１４ａ１，１４ｂ１は、第１及び第２の端面２ｅ，２ｆ上にそれぞれ設けられている。そのため、接合剤７ａの厚み方向端部７ａ１及び接合剤７ｂの厚み方向端部の位置は第１，第２の端子電極１４ａ，１４ｂの厚み方向端部１４ａ１，１４ｂ１と同じ位置、またはセラミック素体２の第２の主面２ｂに近い位置となる。すなわち、第１，第２の端子電極１４ａ，１４ｂの厚み方向端部１４ａ１，１４ｂ１の位置を調整することにより、接合剤７ａの厚み方向端部７ａ１及び接合剤７ｂの厚み方向端部の位置を調整することができる。従って、騒音を低減できるように第１，第２の端子電極１４ａ，１４ｂの厚み方向端部１４ａ１，１４ｂ１の位置を設計することができる。

積層セラミック電子部品１１の第１の主面２ａ側の形状と第２の主面２ｂ側の形状とは非対称である。よって、実装面である第２の主面２ｂを容易に識別することができる。従って、実装不良を低減することができる。

また、複数の積層セラミック電子部品１１をテーピング電子部品連に収納する際、確実に積層セラミック電子部品１１の方向を揃えることができる。以下に積層セラミック電子部品１１が収納されているテーピング電子部品連の一実施形態を示す。

図７は、本発明の第２の実施形態に係る積層セラミック電子部品が収納されているテーピング電子部品連の一実施形態を示す、テーピング電子部品連の長さ方向の断面図である。

テーピング電子部品連１０は、複数の凹部１８ａが分布する長尺状のキャリアテープ１８を有する。積層セラミック電子部品１１は、キャリアテープ１８の凹部１８ａの底面１８ａ１側に第２の主面２ｂが向く姿勢で、凹部１８ａに収納されている。キャリアテープ１８の各凹部１８ａを覆うように、カバーテープ１９が設けられている。

テーピング電子部品連１０に収納された積層セラミック電子部品１１を実装する際には、まず、テーピング電子部品連１０のカバーテープ１９を取り外す。次に、積層セラミック電子部品１１の第１の主面２ａ側から吸着し、第２の主面２ｂ側から回路基板に実装する。そのため、テーピング電子部品連１０においては、積層セラミック電子部品１１の方向を揃える必要がある。積層セラミック電子部品１１は、上記のように第１の主面２ａと第２の主面２ｂとを容易に識別できるため、テーピング電子部品連１０に収納するに際し、確実にかつ容易に方向を揃えることができる。

また、積層セラミック電子部品１１の第１の主面２ａには、第１，第２の端子電極１４ａ，１４ｂが設けられていない。よって、積層セラミック電子部品１１の第１の主面２ａには第１，第２の端子電極１４ａ，１４ｂによる凹凸がない。そのため、実装の際、積層セラミック電子部品１１の第１の主面２ａ側をより確実に吸着することができる。従って、実装不良をより一層低減することができる。

図８は、本発明の第３の実施形態に係る積層セラミック電子部品の側面断面図である。

積層セラミック電子部品２１は、第１，第２の内部電極２３ａ，２３ｂが厚み方向に積層されている内部電極層２３Ａを有する。厚み方向において、内部電極層２３Ａとセラミック素体２２の第１の主面２２ａとの間には、第１の外層２２Ａが設けられている。また、内部電極層２３Ａとセラミック素体２２の第２の主面２２ｂとの間には、第２の外層２２Ｂが設けられている。

本実施形態では、第２の外層２２Ｂの厚みのほうが第１の外層２２Ａの厚みよりも大きい。それによって、内部電極層２３Ａと実装面である第２の主面２２ｂとの距離が大きくなる。すなわち、内部電極層２３Ａから第１，第２の端子電極１４ａ，１４ｂの第２の主面２２ｂ側に振動が伝播する経路が長くなる。従って、騒音をより一層低減することができる。

また、本実施形態におけるセラミック素体２２の厚みを上記第１の実施形態におけるセラミック素体２の厚みよりも大きくしても、積層セラミック電子部品２１の厚みを第１の実施形態における積層セラミック電子部品１の厚み以下に収めることができる。それによって、厚み方向の寸法を定められている場合、第２の外層２２Ｂの厚みをより一層大きくすることができる。従って、より一層騒音を低減することができる。

図９は、本発明の第４の実施形態に係る積層セラミック電子部品の斜視図である。

積層セラミック電子部品３１におけるセラミック素体３２の全ての角部及び全ての稜線部は丸められていない。また、幅方向の寸法よりも厚み方向の寸法のほうが大きい。

ところで、電子部品を実装する際に電子部品の方向を認識するために一般的に用いられる方法として、透過認識を挙げることができる。透過認識は、電子部品の外形形状の投影図により電子部品の方向を認識する方法である。積層セラミック電子部品３１の幅方向の寸法と厚み方向の寸法とは異なる。よって、積層セラミック電子部品３１を実装する際、積層セラミック電子部品３１の主面方向を確実に識別することができる。

好ましくは、積層セラミック電子部品３１の厚み方向の寸法は幅方向の寸法よりも２０％以上大きい。それによって、積層セラミック電子部品３１を実装する際、積層セラミック電子部品３１の主面方向を確実に識別することができる。

なお、本実施形態では、セラミック素体３２の全ての角部及び全ての稜線部は丸められていないが、上記角部および稜線部の少なくとも１つが丸められていてもよい。

図１０は、本発明の第５の実施形態に係る積層セラミック電子部品の斜視図である。

本実施形態では、第４の実施形態と同様、積層セラミック電子部品４１におけるセラミック素体４２の全ての角部及び全ての稜線部は丸められていない。しかし、本実施形態では、幅方向の寸法よりも厚み方向の寸法のほうが小さい。すなわち、積層セラミック電子部品４１の幅方向の寸法と厚み方向主面の寸法とは異なる。よって、積層セラミック電子部品４１を実装する際、積層セラミック電子部品４１の主面方向を確実に識別することができる。

好ましくは、積層セラミック電子部品４１の厚み方向の寸法は幅方向の寸法よりも２０％以上小さい。それによって、積層セラミック電子部品４１を実装する際、積層セラミック電子部品４１の主面方向をより一層確実に識別することができる。

なお、本実施形態では、セラミック素体４２の全ての角部及び全ての稜線部は丸められていないが、上記角部および稜線部の少なくとも１つが丸められていてもよい。

図１１は、本発明の第６の実施形態に係る積層セラミック電子部品の平面図である。

積層セラミック電子部品５１のセラミック素体２の第１の主面２ａにおいては、セラミック素体２の第１の端面２ｅ側から第２の端面２ｆ側にかけて、第１の端子電極５４ａの第１の幅方向端部５４ａ１と第２の幅方向端部５４ａ２との距離が小さくなっている。また、セラミック素体２の第２の端面２ｆ側から第１の端面２ｅ側にかけて、第２の端子電極５４ｂの第１の幅方向端部５４ｂ１と第２の幅方向端部５４ｂ２との距離が小さくなっている。第１，第２の端子電極５４ａ，５４ｂの上記第１の主面２ａ上に位置している部分と第１の内部電極３ａ及び第２の内部電極とは平面視において重なっている。

このような場合においても、第１の実施形態と同様に、第１，第２の端子電極５４ａ，５４ｂによりセラミック素体２に付加される引っ張り応力を軽減することができる。よって、積層セラミック電子部品５１の割れやクラックはより一層生じ難い。

なお、本実施形態では第１，第２の端子電極５４ａ，５４ｂの上記第１の主面２ａ上に位置している部分の形状を示したが、第１，第２の端子電極５４ａ，５４ｂの上記第２の主面２ｂ上に位置している部分の形状も、第１の実施形態とは異なる形状としてもよい。

図１２は、本発明の第７の実施形態に係る積層セラミック電子部品の平面図である。

積層セラミック電子部品６１のセラミック素体２の第１の主面２ａにおいては、第１の端子電極６４ａの第１，第２の幅方向端部６４ａ１，６４ａ２は、平面視において曲線形状である。また、セラミック素体２の第１の端面２ｅ側から第２の端面２ｆ側にかけて、第１の端子電極６４ａの第１の幅方向端部６４ａ１と第２の幅方向端部６４ａ２との距離が小さくなっている。第２の端子電極６４ｂの第１，第２の幅方向端部６４ｂ１，６４ｂ２は、平面視において曲線形状である。また、セラミック素体２の第２の端面２ｆ側から第１の端面２ｅ側にかけて、第２の端子電極６４ｂの第１の幅方向端部６４ｂ１と第２の幅方向端部６４ｂ２との距離が小さくなっている。第１，第２の端子電極６４ａ，６４ｂの第１の主面２ａ上に位置している部分と第１の内部電極３ａ及び第２の内部電極とは平面視において重なっている。

このような場合においても、第１の実施形態と同様に、第１，第２の端子電極６４ａ，６４ｂによりセラミック素体２に付加される引っ張り応力を軽減することができる。よって、積層セラミック電子部品６１の割れやクラックはより一層生じ難い。

なお、本実施形態では第１，第２の端子電極６４ａ，６４ｂの上記第１の主面２ａ上に位置している部分の形状を示したが、第１，第２の端子電極６４ａ，６４ｂの上記第２の主面２ｂ上に位置している部分の形状も、第１の実施形態とは異なる形状としてもよい。

１…積層セラミック電子部品
２…セラミック素体
２ａ，２ｂ…第１，第２の主面
２ｃ，２ｄ…第１，第２の側面
２ｅ，２ｆ…第１，第２の端面
２ｇ，２ｈ，２ｉ，２ｊ，２ｋ，２ｌ，２ｍ，２ｎ…第１〜第８の角部
２ｏ，２ｐ，２ｑ，２ｒ…第１〜第４の稜線部
３ａ，３ｂ…第１，第２の内部電極
３ａ１，３ｂ１…対向部
３ａ１１，３ａ１２…第３，第４の幅方向端部
３ｂ１１，３ｂ１２…第３，第４の幅方向端部
３ａ２，３ｂ２…引き出し部
４ａ，４ｂ…第１，第２の端子電極
４ａ１，４ａ２…第１，第２の幅方向端部
４ａ３，４ａ４…第１の重複部
４ｂ１，４ｂ２…第１，第２の幅方向端部
４ｂ３，４ｂ４…第２の重複部
５…回路基板
６ａ，６ｂ…第１，第２の電極ランド
７ａ，７ｂ…接合剤
７ａ１…厚み方向端部
１０…テーピング電子部品連
１１…積層セラミック電子部品
１４ａ，１４ｂ…第１，第２の端子電極
１４ａ１，１４ｂ１…厚み方向端部
１８…キャリアテープ
１８ａ…凹部
１８ａ１…底面
１９…カバーテープ
２１…積層セラミック電子部品
２２…セラミック素体
２２ａ，２２ｂ…第１，第２の主面
２２Ａ…第１の外層
２２Ｂ…第２の外層
２３ａ，２３ｂ…第１，第２の内部電極
２３Ａ…内部電極層
３１…積層セラミック電子部品
３２…セラミック素体
４１…積層セラミック電子部品
４２…セラミック素体
５１…積層セラミック電子部品
５４ａ，５４ｂ…第１，第２の端子電極
５４ａ１，５４ａ２…第１，第２の幅方向端部
５４ｂ１，５４ｂ２…第１，第２の幅方向端部
６１…積層セラミック電子部品
６４ａ，６４ｂ…第１，第２の端子電極
６４ａ１，６４ａ２…第１，第２の幅方向端部
６４ｂ１，６４ｂ２…第１，第２の幅方向端部

Claims (7)

1. 長さ方向及び幅方向に沿って延びており、互いに対向する第１，第２の主面と、長さ方向及び厚み方向に沿って延びており、互いに対向する第１，第２の側面と、幅方向及び厚み方向に沿って延びており、互いに対向する第１，第２の端面とを含むセラミック素体と、
   前記セラミック素体の内部に位置し、少なくとも一部同士が厚み方向に対向する対向部を含む第１，第２の内部電極と、
   前記第１の端面から前記第２の主面にわたって設けられており、前記第１の内部電極に電気的に接続された第１の端子電極と、
   前記第２の端面から前記第２の主面にわたって設けられており、前記第２の内部電極に電気的に接続された第２の端子電極とを備えており、
   平面視において、前記第１，第２の端子電極の幅が、前記対向部における前記第１の内部電極の幅及び前記第２の内部電極の幅よりも小さく、
   前記セラミック素体が前記第２の主面および前記第１の側面に連なる第１の稜線部と、前記第２の主面および前記第２の側面に連なる第２の稜線部とを含み、
   前記第１の稜線部及び前記第２の稜線部が丸められており、前記第１，第２の端子電極が前記第１，第２の稜線部に至っており、かつ前記第１，第２の側面に至っていない、積層セラミック電子部品。
2. 平面視において、前記第１の端子電極は、前記第２の主面に位置し、前記第１，第２の内部電極の前記対向部と重なる第１の重複部を含み、該第１の重複部における一対の幅方向端部は、前記第１，第２の内部電極の前記対向部の一対の幅方向端部の間に位置し、
   平面視において、前記第２の端子電極は、前記第２の主面に位置し、前記第１，第２の内部電極の対向部と重なる第２の重複部を含み、該第２の重複部における一対の幅方向端部は、前記第１，第２の内部電極の前記対向部の一対の幅方向端部の間に位置する、請求項１に記載の積層セラミック電子部品。
3. 前記第１の内部電極は、前記対向部から前記第１の端面に至る引き出し部を含み、該引き出し部の前記対向部に連なる部分の幅は前記対向部の幅よりも小さく、かつ、該引き出し部は、前記対向部に連なる部分から前記第１の端面に露出する部分まで徐々に幅が小さくなり、
   前記第２の内部電極は、前記対向部から前記第２の端面に至る引き出し部を含み、該引き出し部の前記対向部に連なる部分の幅は前記対向部の幅よりも小さく、かつ、該引き出し部は、前記対向部に連なる部分から前記第２の端面に露出する部分まで徐々に幅が小さくなる、請求項１または２に記載の積層セラミック電子部品。
4. 前記第１の端子電極が前記第１の端面から前記第１の主面にわたって設けられており、前記第２の端子電極が前記第２の端面から前記第１の主面にわたって設けられている、請求項１〜３のいずれか１項に記載の積層セラミック電子部品。
5. 平面視において、前記第１の端子電極は、前記第１の主面に位置し、前記第１及び第２の内部電極の前記対向部と重なる第３の重複部を含み、該第３の重複部における一対の幅方向端部は、前記第１，第２の内部電極の前記対向部の一対の幅方向端部の間に位置しており、
   平面視において、前記第２の端子電極は、前記第１の主面に位置し、前記第１，第２の内部電極の対向部と第４の重複部を含み、該第４の重複部の一対の幅方向端部は、前記第１，第２の内部電極の前記対向部の一対の幅方向端部の間に位置している、請求項４に記載の積層セラミック電子部品。
6. 前記セラミック素体が、前記第１の主面及び前記第１の側面に連なる第３の稜線部と、前記第１の主面及び第２の側面に連なる第４の稜線部とを含み、
   前記第３の稜線部及び前記第４の稜線部が丸められており、前記第１，第２の端子電極が前記第３，第４の稜線部に至っており、かつ前記第１，第２の側面に至っていない、請求項４または５に記載の積層セラミック電子部品。
7. 前記セラミック素体の厚み方向の寸法と幅方向の寸法とが異なり、長手方向において前記第１，第２の端面が対向している、請求項１〜６のいずれか１項に記載の積層セラミック電子部品。

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