KR20190041274A - 적층형 전자 부품 및 그 실장 기판 - Google Patents

적층형 전자 부품 및 그 실장 기판 Download PDF

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KR20190041274A
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Abstract

본 발명은, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 및 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에서 제1 면의 일부까지 각각 연장되게 배치되는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제5 및 제6 면에서 제1 면의 일부까지 연장되게 배치되는 제3 외부 전극; 절연체로 이루어지고, 표면에 도체층이 형성되고, 상기 제1 내지 제3 외부 전극 상에 각각 배치되는 제1 내지 제3 랜드부; 및 상기 제1 및 제3 랜드부와 상기 제2 및 제3 랜드부 사이에 각각 배치되는 제1 및 제2 브릿지부; 를 포함하고, 상기 제1 내부 전극은 양단이 상기 제1 및 제2 외부 전극과 각각 접속되도록 상기 커패시터 바디의 제3 및 제4 면을 통해 각각 노출되고, 상기 제2 내부 전극은 상기 제3 외부 전극과 접속되도록 상기 커패시터 바디의 제5 및 제6 면을 통해 각각 노출되는 제1 및 제2 리드부를 포함하는 적층형 전자 부품을 제공한다.

Description

적층형 전자 부품 및 그 실장 기판{MULTILAYERED ELECTRONIC COMPONENT AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층형 전자 부품 및 그 실장 기판에 관한 것이다.
적층형 전자 부품의 하나로서 적층형 커패시터는 유전체 재료로 이루어지고, 이 유전체 재료는 압전성을 가지기 때문에 인가 전압에 동기화되어 변형될 수 있다.
인가 전압의 주기가 가청 주파수 대역에 있을 때, 그 변위는 진동이 되어 솔더를 통해 기판에 전해지고, 기판의 진동이 소리로 들리게 된다. 이러한 소리를 어쿠스틱 노이즈라고 한다.
상기 어쿠스틱 노이즈는 기기의 동작 환경이 조용한 경우 사용자가 이상한 소리로 인지하여 기기의 고장이라고 느낄 수 있다.
또한, 음성 회로를 가지는 기기에서는 음성 출력에 어쿠스틱 노이즈가 중첩되면서 기기의 품질을 저하시킬 수 있다.
또한, 사람의 귀가 인지하는 어쿠스틱 노이즈와 별개로, 적층형 커패시터의 압전 진동이 20kHz 이상의 고주파 영역에서 발생하는 경우, IT 및 산업/전장에서 사용되는 각종 센서류의 오작동을 발생시키는 원인이 될 수 있다.
한편, 적층형 커패시터의 외부 전극과 기판은 솔더로 연결되는데, 이때 솔더가 커패시터 바디의 양 측면 또는 양 단면에서 상기 외부 전극의 표면을 따라 일정한 높이로 경사지게 형성될 수 있다.
이때, 상기 솔더의 부피 및 높이가 커질수록 상기 적층형 커패시터의 진동이 상기 기판으로 보다 용이하게 전달되고, 이에 발생되는 어쿠스틱 노이즈의 크기가 심화되는 문제점이 있다.
일본공개특허 제2012-204572호 일본공개특허 제2014-042037호
본 발명의 목적은 20kHz 미만 가청주파수 영역의 어쿠스틱 노이즈 및 20kHz 이상의 고주파 진동을 저감시킬 수 있는 적층형 전자 부품 및 그 실장 기판을 제공하는 데 있다.
본 발명의 일 측면은, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 및 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에서 제1 면의 일부까지 각각 연장되게 배치되는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제5 및 제6 면에서 제1 면의 일부까지 연장되게 배치되는 제3 외부 전극; 절연체로 이루어지고, 표면에 도체층이 형성되고, 상기 제1 내지 제3 외부 전극 상에 각각 배치되는 제1 내지 제3 랜드부; 및 상기 제1 및 제3 랜드부와 상기 제2 및 제3 랜드부 사이에 각각 배치되는 제1 및 제2 브릿지부; 를 포함하고, 상기 제1 내부 전극은 양단이 상기 제1 및 제2 외부 전극과 각각 접속되도록 상기 커패시터 바디의 제3 및 제4 면을 통해 각각 노출되고, 상기 제2 내부 전극은 상기 제3 외부 전극과 접속되도록 상기 커패시터 바디의 제5 및 제6 면을 통해 각각 노출되는 제1 및 제2 리드부를 포함하는 적층형 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 내지 제3 랜드부의 폭이 상기 제1 내지 제3 외부 전극의 폭 보다 좁게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내지 제3 랜드부 중 적어도 하나에 절개부가 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 랜드부에 상기 커패시터 바디의 제3 및 제4 면의 방향으로 각각 개방되게 절개부가 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내지 제2 랜드부 중 적어도 하나에 상기 커패시터 바디의 제5 및 제6 면의 방향으로 개방되게 절개부가 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 브릿지부의 폭이 상기 제1 내지 제3 랜드부의 폭 보다 좁게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 브릿지부의 폭이 상기 제1 내지 제3 랜드부의 폭 보다 넓게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 커패시터 바디의 제2 면의 일부, 제5 및 제6 면의 일부까지 연장되고, 상기 제3 외부 전극은 상기 커패시터 바디의 제2 면의 일부까지 연장될 수 있다.
본 발명의 다른 측면은, 일면에 서로 이격되게 배치되는 제1 내지 제3 전극 패드를 가지는 기판; 및 상기 제1 내지 제3 전극 패드 상에 제1 내지 제3 랜드부가 각각 접속되도록 실장되는 상기 적층형 전자 부품; 을 포함하는 적층형 전자 부품의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 적층형 전자 부품의 20kHz 미만 가청 주파수 영역의 어쿠스틱 노이즈 및 20kHz 이상의 고주파 진동을 저감시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이다.
도 2(a) 및 도 2(b)는 본 발명의 일 실시 형태에 따른 적층형 전자 부품의 제1 및 제2 내부 전극을 각각 도시한 평면도이다.
도 3은 도 1의 I-I’선 단면도이다.
도 4 및 도 5는 도 1에서 랜드부의 변형 예를 나타낸 사시도이다.
도 6 및 도 7은 도 4에서 브릿지부의 변형 예를 나타낸 사시도이다.
도 8은 본 발명의 일 실시 형태에 따른 적층형 전자 부품이 기판에 실장된 상태를 개략적으로 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이고, 도 2(a) 및 도 2(b)는 본 발명의 일 실시 형태에 따른 적층형 전자 부품의 제1 및 제2 내부 전극을 각각 도시한 평면도이고, 도 3은 도 1의 I-I’선 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시 형태에 따른 적층형 전자 부품(100)은, 커패시터 바디(110), 제1 내지 제3 외부 전극(131-133), 제1 내지 제3 랜드부(141-143) 및 제1 및 제2 브릿지부(151, 152)를 포함한다.
이하, 본 발명의 실시 형태를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 형태에서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.
그리고, 커패시터 바디(110)의 Z방향으로 양측에 소정 두께의 커버(112, 113)가 더 형성될 수 있다.
이때, 커패시터 바디(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.
커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 실시 형태에서는 설명의 편의를 위해, 커패시터 바디(110)에서 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의하기로 한다. 본 실시 형태에서는 제1 면(1)이 실장 면이 될 수 있다.
또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3?등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 전이금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 사이에 두고 Z방향을 따라 서로 대향되게 번갈아 배치된다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 내부 전극(121)은 양단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출되고, 이에 후술하는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결된다.
제2 내부 전극(122)은 제1 내부 전극(121)과 Z방향으로 오버랩되는 바디부(122a)와 바디부(122a)에서 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 통해 각각 노출되도록 연장되어 제3 외부 전극(133)과 접속되어 전기적으로 연결되는 제1 및 제2 리드부(122b, 122c)룰 포함한다.
이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 전자 부품(100)의 정전 용량은 Z방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 오버랩된 면적과 비례하게 된다.
본 실시 형태에서, 제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 배치되고, 제1 내부 전극(121)의 일단과 접속되는 부분이다.
제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이고, 필요시 커패시터 바디(110)의 제 2, 제5 및 제6 면(2, 5, 6)의 일부까지 연장될 수 있다.
이때, 제1 밴드부(131b)는 고착 강도 향상 등의 목적으로 필요시 커패시터 바디(110)의 제2 면(2)의 일부와 제5 및 제6 면(5, 6)의 일부에 더 연장되어 형성될 수 있다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 배치되고, 제1 내부 전극(121)의 타단과 접속되는 부분이다.
제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이고, 필요시 커패시터 바디(110)의 제 2, 제5 및 제6 면(2, 5, 6)의 일부까지 연장될 수 있다.
이때, 제2 밴드부(132b)는 고착 강도 향상 등의 목적으로 필요시 커패시터 바디(110)의 제2 면(2)의 일부와 제5 및 제6 면(5, 6)의 일부에 더 연장되어 형성될 수 있다.
제3 외부 전극(133)은 커패시터 바디(110)의 제5 및 제6 면(5, 6)에서 제1 면(1)의 일부까지 연장되게 형성된다. 제3 외부 전극(133)은 제1 및 제2 외부 전극(100)과 이격되게 배치된다.
이러한 제3 외부 전극(133)에는 제2 내부 전극(122)의 제1 및 제2 리드부(122b, 122c)가 접속된다.
이때, 제3 외부 전극(133)은 고착 강도 향상 등의 목적으로 필요시 커패시터 바디(110)의 제2 면(2)의 일부까지 더 연장되어 형성될 수 있다.
이러한 제1 내지 제3 외부 전극(131-133)의 표면에는 필요시 도금층이 형성될 수 있다.
예컨대, 상기 도금층은 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성되는 주석(Sn) 도금층을 각각 포함할 수 있다.
제1 랜드부(141)는 절연체로 이루어지고, 예컨대 FR4, F-PCB 등의 절연 기판 또는 회로 기판으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 그리고, 제1 랜드부(141)의 표면에 도전성 금속으로 이루어진 도체층이 형성된다. 상기 도체층은 도금층으로 이루어질 수 있다.
제2 랜드부(142)는 절연체로 이루어지고, 예컨대 FR4, F-PCB 등의 절연 기판 또는 회로 기판으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 그리고, 제2 랜드부(142)의 표면에 도전성 금속으로 이루어진 도체층이 형성된다. 상기 도체층은 도금층으로 이루어질 수 있다.
제3 랜드부(143)는 절연체로 이루어지고, 예컨대 FR4, F-PCB 등의 절연 기판 또는 회로 기판으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 그리고, 제3 랜드부(143)의 표면에 도전성 금속으로 이루어진 도체층이 형성된다. 상기 도체층은 도금층으로 이루어질 수 있다.
본 실시 형태에서, 제1 내지 제3 랜드부(141-143)는 제1 외부 전극(131)의 제1 밴드부(131b), 제2 외부 전극(132)의 제2 밴드부(132b) 및 제3 외부 전극(133) 상에 각각 배치될 수 있다.
또한, 제1 내지 제3 랜드부(141-143)는 폭이 제1 내지 제3 외부 전극(131-133)의 폭 보다 좁게 형성될 수 있다.
이때, 랜드부와 외부 전극은 고융점 솔더 또는 도전성 페이스트 등의 도전성 접착제를 사용하여 서로 접합될 수 있다.
이러한 제1 내지 제3 랜드부(141-143)는 실장되는 기판과 커패시터 바디(110)를 소정 거리 이격시켜 커패시터 바디(110)에서 발생하는 압전 진동이 기판으로 유입되는 것을 감소시킬 수 있다.
제1 브릿지부(151)는 절연체로 이루어지고, X방향으로 제1 및 제3 랜드부(141, 143) 사이에 배치된다. 예컨대 제1 브릿지부(151)는 FR4, F-PCB 등의 절연 기판 또는 회로 기판으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 브릿지부(151)는 양단에 제1 및 제3 랜드부(141, 143)를 위치시켜 제1 및 제3 외부 전극(131, 133)에 부착되는 제1 및 제2 랜드부(141, 142)의 위치를 용이하게 맞추도록 하는 역할을 할 수 있다.
제2 브릿지부(152)는 절연체로 이루어지고, X방향으로 제2 및 제3 랜드부(142, 143) 사이에 배치된다. 예컨대 제2 브릿지부(152)는 FR4, F-PCB 등의 절연 기판 또는 회로 기판으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제2 브릿지부(152)는 양단에 제2 및 제3 랜드부(142, 143)를 위치시켜 제2 및 제3 외부 전극(132, 133)에 부착되는 제2 및 제3 랜드부(142, 143)의 위치를 용이하게 맞추도록 하는 역할을 할 수 있다.
본 실시 형태와 같이, 인접한 랜드부 사이에 제1 및 제2 브릿지부(151, 152)가 배치되면, 제1 및 제3 랜드부(141, 143) 또는 제2 및 제3 랜드부(142, 143) 사이의 절연을 위한 이격 거리를 제1 및 제2 브릿지부(151, 152)의 길이만큼 유지하여 적층형 전자 부품(100)에서 쇼트가 발생하는 것을 방지할 수 있으며, 특히 이러한 쇼트 방지 효과는 사이즈가 작은 적층형 전자 부품에서 더 효과적일 수 있다.
도 4를 참조하면, 제1 랜드부(141)에 제1 절개부(141a)가 형성될 수 있다. 제1 절개부(141a)는 제1 랜드부(141)의 Z방향의 마주보는 두 면을 연결하는 둘레 면 중 일부에 형성될 수 있다.
이에, 커패시터 바디(110)의 제1 면(1) 측으로 제1 외부 전극(131)의 제1 밴드부(131b) 상에 솔더 포켓으로서의 제1 솔더 수용부가 마련될 수 있다.
본 실시 형태에서, 제1 절개부(141a)는 X방향으로 커패시터 바디(110)의 제3 면(3)의 방향으로 개방되도록 형성될 수 있다.
이때, 제1 절개부(141a)는 곡면을 가지도록 형성될 수 있으나 본 발명이 이에 한정되는 것은 아니다.
그리고, 제2 랜드부(142)에 제2 절개부(142a)가 형성될 수 있다. 제2 절개부(142a)는 제2 랜드부(142)의 Z방향의 마주보는 두 면을 연결하는 둘레 면 중 일부에 형성될 수 있다.
이에 커패시터 바디(110)의 제1 면(1) 측으로 제2 외부 전극(132)의 제2 밴드부(132b) 상에 솔더 포켓으로서의 제2 솔더 수용부가 마련될 수 있다.
본 실시 형태에서, 제2 절개부(142a)는 X방향으로 커패시터 바디(110)의 제4 면(4)의 방향으로 개방되도록 형성될 수 있다.
이때, 제2 절개부(142a)는 제1 절개부(141a)와 X방향으로 서로 대향되는 방향을 향하도록 형성될 수 있다.
또한, 제2 절개부(142a)는 곡면을 가지도록 형성될 수 있으나 본 발명이 이에 한정되는 것은 아니다.
도 5를 참조하면, 제1 랜드부(141')의 제1 절개부(141b, 141c)는 제1 랜드부(141')의 Y방향의 마주보는 양면 중 일부에 형성될 수 있다.
이에, 커패시터 바디(110)의 제5 및 제6 면(5, 6) 측으로 제1 외부 전극(131)의 제1 밴드부(131b) 상에 솔더 포켓으로서의 제1 솔더 수용부가 마련될 수 있다.
그리고, 제2 랜드부(142')의 제2 절개부(142b. 142c)는 제2 랜드부(142')의 Y방향의 마주보는 양면 중 일부에 형성될 수 있다.
이에 커패시터 바디(110)의 제5 및 제6 면(5, 6) 측으로 제2 외부 전극(132)의 제2 밴드부(132b) 상에 솔더 포켓으로서의 제2 솔더 수용부가 마련될 수 있다.
그리고, 제3 랜드부(143')에 제3 절개부(143a, 143b)가 형성될 수 있다. 제3 절개부(143a, 143b)는 제3 랜드부(143')의 Y방향의 마주보는 양면 중 일부에 형성될 수 있다.
이에 커패시터 바디(110)의 제5 및 제6 면(5, 6) 측으로 제2 외부 전극(133) 상에 솔더 포켓으로서의 제3 솔더 수용부가 마련될 수 있다.
이렇게 랜드부에 형성된 절개부의 개수를 증가시키면, 기판에 실장시 솔더의 접합 면적이 증가되어 접합 강도 및 고착 강도를 향상시킬 수 있다.
도 6을 참조하면, 제1 및 제2 브릿지부(151', 152')는 폭이 제1 내지 제3 리드부(141-143)의 폭 보다 좁게 형성될 수 있다.
이렇게제1 및 제2 브릿지부(151', 152')의 폭이 제1 내지 제3 리드부(141-143)의 폭 보다 좁게 형성되면 기판에 실장시 솔더의 번짐에 의한 쇼트 발생을 방지할 수 있다.
도 7을 참조하면, 제1 및 제2 브릿지부(151", 152")는 폭이 제1 내지 제3 리드부(141-143)의 폭 보다 넓게 형성될 수 있다.
이에, 제1 및 제2 브릿지부(151", 152")는 인접한 랜드부 사이에서 커패시터 바디(110)의 제1 면(1)을 Y방향으로 2등분하는 격벽의 역할을 각각 하고, 기판에 실장시 제1 및 제2 브릿지부(151", 152")에 의해 단차진 커패시터 바디(110)의 제1 면(1)이 솔더 수용부의 역할을 하여 이 부분에 솔더가 유입되도록 하여 솔더 필렛의 Z방향으로의 형성을 억제함으로써 어쿠스틱 노이즈를 더 저감시킬 수 있다.
도 8은 본 발명의 일 실시 형태에 따른 적층형 전자 부품이 기판에 실장된 상태를 개략적으로 도시한 단면도이다.
적층형 전자 부품(100)이 기판(210)에 실장된 상태에서 적층형 전자 부품(100)에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 커패시터 바디(110)는 Z방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 커패시터 바디(110)의 Z방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 된다.
이러한 수축과 팽창은 진동을 발생시키게 된다. 또한, 상기 진동은 제 1 및 제2 외부 전극(131, 132)으로부터 기판(210)에 전달되고, 이에 기판(210)으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.
적층형 커패시터의 제1 내지 제2 외부 전극(131, 133)과 기판(210)의 일면에 형성된 제1 내지 제3 전극 패드(221-223) 사이에 형성된 솔더(230)가 커패시터 바디(110)의 제2 면을 향해 일정 높이 형성됨으로써 적층형 커패시터로부터 발생된 진동이 기판으로 많이 전달될 수 있다.
도 8을 참조하면, 본 실시 형태에 따른 적층형 전자 부품의 실장 기판은 일면에 제1 내지 제3 전극 패드(221-223)를 가지는 기판(210)과 기판(210)의 상면에서 제1 내지 제2 랜드부(141-143)가 제1 내지 제3 전극 패드(221-223) 상에 각각 접속되도록 실장되는 적층형 전자 부품(100)을 포함한다.
본 실시 형태에서, 적층형 전자 부품(100)은 솔더(230)에 의해 기판(210)에 실장되는 것으로 도시하여 설명하고 있지만, 필요시 솔더 대신에 도전성 페이스트를 사용할 수 있다.
본 실시 형태에 따르면, 적층형 전자 부품(100)의 제1 및 제2 외부 전극(131-133)을 통해 기판으로 전달되는 압전 진동이 소프트(soft)한 재질인 절연체로 이루어진 제1 내지 제3 랜드부(141-143)의 탄성을 통해 흡수됨으로써, 어쿠스틱 노이즈를 저감시킬 수 있다.
이때, 제1 내지 제3 랜드부(141-143)의 제1 및 제2 절개부에 의해 각각 마련되는 제1 및 제2 솔더 수용부와 제1 및 제2 브릿지부(151, 152)에 의해 마련되는 단차부가 커패시터 바디(110)의 제1 면(1)에 솔더(230)를 가두어둘 수 있는 솔더 포켓으로서의 역할을 하게 된다.
이에, 제1 및 제2 솔더 수용부(141, 152) 및 단차부에 솔더(2310)가 효과적으로 가두어지게 되고, 이에 커패시터 바디(110)의 제2 면을 향한 솔더 필렛(Solder Fillet)의 높이를 감소시킬 수 있다.
따라서, 적층형 전자 부품(100)의 압전 진동 전달 경로를 차단하고 솔더 필렛과 커패시터 바디(110)에서의 최대 변위 지점을 이격시켜, 종래의 3단자 적층형 전자 부품(100)의 어쿠스틱 노이즈 저감 효과를 크게 향상시킬 수 있다.
또한, 위와 같은 본 실시 형태의 적층형 전자 부품의 구조에 따르면, 상기 어쿠스틱 노이즈 감소 구조에 의해, 적층형 전자 부품의 20kHz 이내의 가청 주파수에서 적층형 전자 부품의 압전 진동이 기판으로 전달되는 진동량도 효과적으로 억제할 수 있다.
따라서, 적층형 전자 부품의 고주파 진동을 저감하여 IT 또는 산업/전장 분야에서 전자 부품의 20kHz 이상의 고주파 진동에 의해 문제가 될 수 있는 센서류의 오작동을 방지하고, 센서류의 장시간 진동에 의한 내부피로 축적을 억제할 수 있다.
또한, 본 실시 형태에서는, 다단자 접합 구조로 인해, 외부 전극과 랜드부, 랜드부와 기판의 전극 패드와 간의 접합 면적이 증가하여 제품의 접합 강도 및 고착강도를 향상시킬 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 전자 부품
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131-133: 제1 내지 제3 외부 전극
141-143: 제1 내지 제3 랜드부
151, 152: 제1 및 제2 브릿지부
210: 기판
221-222: 제1 내지 제3 전극 패드
230: 솔더

Claims (9)

  1. 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 및 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 커패시터 바디;
    상기 커패시터 바디의 제3 및 제4 면에서 제1 면의 일부까지 각각 연장되게 배치되는 제1 및 제2 외부 전극;
    상기 커패시터 바디의 제5 및 제6 면에서 제1 면의 일부까지 연장되게 배치되는 제3 외부 전극;
    절연체로 이루어지고, 표면에 도체층이 형성되고, 상기 제1 내지 제3 외부 전극 상에 각각 배치되는 제1 내지 제3 랜드부; 및
    상기 제1 및 제3 랜드부와 상기 제2 및 제3 랜드부 사이에 각각 배치되는 제1 및 제2 브릿지부; 를 포함하고,
    상기 제1 내부 전극은 양단이 상기 제1 및 제2 외부 전극과 각각 접속되도록 상기 커패시터 바디의 제3 및 제4 면을 통해 각각 노출되고,
    상기 제2 내부 전극은 상기 제3 외부 전극과 접속되도록 상기 커패시터 바디의 제5 및 제6 면을 통해 각각 노출되는 제1 및 제2 리드부를 포함하는 적층형 전자 부품.
  2. 제1항에 있어서,
    상기 제1 내지 제3 랜드부의 폭이 상기 제1 내지 제3 외부 전극의 폭 보다 좁게 형성되는 적층형 전자 부품.
  3. 제1항에 있어서,
    상기 제1 내지 제3 랜드부 중 적어도 하나에 절개부가 형성되는 적층형 전자 부품.
  4. 제3항에 있어서,
    상기 제1 및 제2 랜드부에 상기 커패시터 바디의 제3 및 제4 면의 방향으로 각각 개방되게 절개부가 형성되는 적층형 전자 부품.
  5. 제3항에 있어서,
    상기 제1 내지 제2 랜드부 중 적어도 하나에 상기 커패시터 바디의 제5 및 제6 면의 방향으로 개방되게 절개부가 형성되는 적층형 전자 부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 브릿지부의 폭이 상기 제1 내지 제3 랜드부의 폭 보다 좁게 형성되는 적층형 전자 부품.
  7. 제1항에 있어서,
    상기 제1 및 제2 브릿지부의 폭이 상기 제1 내지 제3 랜드부의 폭 보다 넓게 형성되는 적층형 전자 부품.
  8. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 커패시터 바디의 제2 면의 일부, 제5 및 제6 면의 일부까지 연장되고,
    상기 제3 외부 전극은 상기 커패시터 바디의 제2 면의 일부까지 연장되는 적층형 전자 부품.
  9. 일면에 서로 이격되게 배치되는 제1 내지 제3 전극 패드를 가지는 기판; 및
    상기 제1 내지 제3 전극 패드 상에 제1 내지 제3 랜드부가 각각 접속되도록 실장되는 제1항 내지 제8항 중 어느 한 항의 적층형 전자 부품; 을 포함하는 적층형 전자 부품의 실장 기판.
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