KR20210085669A - 적층형 전자 부품 및 그 실장 기판 - Google Patents
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Abstract
본 발명은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제1 면 측에서 상기 제1 밴드부와 접속되고, 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 서로 이격되게 배치되는 제1 및 제2 접속 단자; 및 상기 커패시터 바디의 제1 면 측에서 상기 제2 밴드부와 접속되고, 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 서로 이격되게 배치되는 제3 및 제4 접속 단자; 를 포함하고, 상기 제1 및 제2 접속 단자는 상기 제1 밴드부와 마주보는 제1 접속 면, 상기 제1 접속 면과 대향하는 제2 접속 면 및 상기 제1 및 제2 접속 면을 연결하는 제1 둘레 면을 포함하고, 상기 제1 둘레 면의 횡단면이 원 형상이고, 상기 제3 및 제4 접속 단자는 상기 제2 밴드부와 마주보는 제3 접속 면, 상기 제3 접속 면과 대향하는 제4 접속 면 및 상기 제3 및 제4 접속 면을 연결하는 제2 둘레 면을 포함하고, 상기 제2 둘레 면의 횡단면이 원 형상인 적층형 전자 부품 및 그 실장 기판을 제공한다.
Description
본 발명은 적층형 전자 부품 및 그 실장 기판에 관한 것이다.
적층형 커패시터와 같은 적층형 전자 부품은 유전체 재료로 이루어지는데, 이 유전체 재료는 압전성을 가지기 때문에 인가 전압에 동기화되어 변형될 수 있다.
이때 인가 전압의 주기가 가청 주파수 대역에 있으면 그 변위는 진동이 되어 솔더를 통해 기판에 전해지게 되고, 이에 기판의 진동이 소리로 들리게 되는데, 이러한 소리를 어쿠스틱 노이즈라고 한다.
상기 어쿠스틱 노이즈는 기기의 동작 환경이 조용한 경우 사용자가 이상한 소리로 인지하여 기기의 고장이라고 느낄 수 있다.
또한, 음성 회로를 가지는 기기에서는 음성 출력에 어쿠스틱 노이즈가 중첩되면서 기기의 품질을 저하시킬 수 있다.
또한, 사람의 귀가 인지하는 어쿠스틱 노이즈와 별개로, 적층형 커패시터의 압전 진동이 20kHz 이상의 고주파 영역에서 발생하는 경우, 상기 압전 진동은 IT 및 산업/전장에서 사용되는 각종 센서류의 오작동을 발생시키는 원인이 될 수 있다.
본 발명의 목적은 어쿠스틱 노이즈 및 20kHz 이상의 고주파 진동을 저감시킬 수 있는 적층형 전자 부품 및 그 실장 기판을 제공하는데 있다.
본 발명의 일 측면은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제1 면 측에서 상기 제1 밴드부와 접속되고, 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 서로 이격되게 배치되는 제1 및 제2 접속 단자; 및 상기 커패시터 바디의 제1 면 측에서 상기 제2 밴드부와 접속되고, 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 서로 이격되게 배치되는 제3 및 제4 접속 단자; 를 포함하고, 상기 제1 및 제2 접속 단자는 상기 제1 밴드부와 마주보는 제1 접속 면, 상기 제1 접속 면과 대향하는 제2 접속 면 및 상기 제1 및 제2 접속 면을 연결하는 제1 둘레 면을 포함하고, 상기 제1 둘레 면의 횡단면이 원 형상이고, 상기 제3 및 제4 접속 단자는 상기 제2 밴드부와 마주보는 제3 접속 면, 상기 제3 접속 면과 대향하는 제4 접속 면 및 상기 제3 및 제4 접속 면을 연결하는 제2 둘레 면을 포함하고, 상기 제2 둘레 면의 횡단면이 원 형상인 적층형 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 내지 제4 접속 단자는 원기둥 형상으로 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내지 제4 접속 단자는 내부에 실장 면을 향해 개방되는 홈이 각각 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내지 제4 접속 단자는 내부에 커패시터 바디의 제1 및 제2 면을 연결하는 방향으로 홀이 각각 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자가 상기 제1 밴드부의 가장자리로부터 이격되게 위치하고, 상기 제3 및 제4 접속 단자가 상기 제2 밴드부의 가장자리로부터 이격되게 위치할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자와 상기 제1 밴드부 사이에 제1 및 제2 도전성 접착층이 각각 형성되고, 상기 제3 및 제4 접속 단자와 상기 제2 밴드부 사이에 제3 및 제4 도전성 접착층이 각각 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내지 제4 접속 단자의 외부 면에 각각 도금되는 도금층을 더 포함하고, 상기 도금층이 주석(Sn) 또는 금(Au) 중 하나를 포함할 수 있다.
본 발명의 다른 측면은, 일면에 제1 및 제2 전극 패드를 가지는 기판; 및 상기 적층형 전자 부품; 을 포함하고, 상기 제1 전극 패드 상에 제1 및 제2 접속 단자가 접속되고 상기 제2 전극 패드 상에 제3 및 제4 접속 단자가 접속되도록 실장되는 적층형 전자 부품의 실장 기판을 제공한다..
본 발명의 일 실시 형태에 따르면, 적층형 전자 부품의 어쿠스틱 노이즈 및 20kHz 이상의 고주파 진동을 저감시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 전자 부품을 도시한 사시도이다.
도 2는 도 1의 분리사시도이다.
도 3(a) 및 도 3(b)는 본 발명의 일 실시 예에 따른 적층형 전자 부품의 제1 및 제2 내부 전극을 각각 도시한 평면도이다.
도 4는 도 1의 I-I’선 단면도이다.
도 5는 접속 단자의 다른 실시 예를 도시한 저면도이다.
도 6은 접속 단자의 또 다른 실시 예를 도시한 저면도이다.
도 7은 도 1의 적층형 전자 부품이 기판에 실장된 상태를 개략적으로 도시한 측면도이다.
도 2는 도 1의 분리사시도이다.
도 3(a) 및 도 3(b)는 본 발명의 일 실시 예에 따른 적층형 전자 부품의 제1 및 제2 내부 전극을 각각 도시한 평면도이다.
도 4는 도 1의 I-I’선 단면도이다.
도 5는 접속 단자의 다른 실시 예를 도시한 저면도이다.
도 6은 접속 단자의 또 다른 실시 예를 도시한 저면도이다.
도 7은 도 1의 적층형 전자 부품이 기판에 실장된 상태를 개략적으로 도시한 측면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 일 실시 예에 따른 적층형 전자 부품을 도시한 사시도이고, 도 2는 도 1의 분리사시도이고, 도 3(a) 및 도 3(b)는 본 발명의 일 실시 예에 따른 적층형 전자 부품의 제1 및 제2 내부 전극을 각각 도시한 평면도이다.
이하, 본 발명의 실시 예를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 형태에서, Z 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시 형태에 따른 적층형 전자 부품(101)은, 커패시터 바디(110), 제1 및 제2 외부 전극(131, 132) 및 제1 내지 제4 접속 단자(141, 142, 143, 144)를 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z 방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.
이때, 커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 실시 예에서는 설명의 편의를 위해, 커패시터 바디(110)에서 Z 방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X 방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 Y 방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의하기로 한다. 본 실시 예에서는, 제1 면(1)이 실장 면이 될 수 있다.
한편, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태의 도면에 도시된 것으로 한정되는 것은 아니다.
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 상기 액티브 영역의 상하에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.
상기 액티브영역은 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Z 방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이때, 상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브 영역의 상하 면에 각각 Z 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 사이에 두고 Z 방향을 따라 서로 대향되게 번갈아 배치되며, 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이때, 제1 및 제2 내부 전극 (121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 전자 부품(101)의 정전 용량은 Z 방향을 따라 서로 오버랩 되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
이러한 제1 및 제2 외부 전극(131, 132)의 표면에는 필요시 도금층이 형성될 수 있다.
예컨대, 제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 표면에 접하여 제1 및 제2 내부 전극(121, 122)과 각각 직접 접촉하는 제1 및 제2 도전층과, 상기 제1 및 제2 도전층 상에 형성되는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 도금층 상에 형성되는 제1 및 제2 주석(Sn) 도금층을 각각 포함할 수 있다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되어 제1 내부 전극(121)과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 실장 면인 제1 면(1)의 일부까지 연장되어 제1 및 제2 접속 단자(141, 142)가 접속되는 부분이다.
이때, 제1 밴드부(131b)와 제1 및 제2 접속 단자(141, 142) 사이에는 접합을 위해 솔더 또는 도전성 페이스트가 배치되어 제1 및 제2 도전성 접착층(151, 152)이 각각 형성될 수 있다.
한편, 제1 밴드부(131b)는 고착 강도 향상 등의 목적으로 필요시 커패시터 바디(110)의 제2 면(2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 형성되어 제2 내부 전극(122)과 접속되는 부분이고, 제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 실장 면인 제1 면(1)의 일부까지 연장되어 제3 및 제4 접속 단자(143, 144)가 접속되는 부분이다.
이때, 제2 밴드부(132b)와 제3 및 제4 접속 단자(143, 144) 사이에는 접합을 위해 솔더 또는 도전성 페이스트가 배치되어 제3 및 제4 도전성 접착층(153, 154)이 각각 형성될 수 있다.
한편, 제2 밴드부(132b)는 고착 강도 향상 등의 목적으로 필요시 커패시터 바디(110)의 제2 면(2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.
제1 및 제2 접속 단자(141, 142)는 커패시터 바디(110)의 제1 면(1) 측에서 제1 외부 전극(131)의 제1 밴드부(131b)와 마주보는 제1 접속 면, 상기 제1 접속 면과 Z 방향으로 대향하는 면인 제2 접속 면 및 상기 제1 및 제2 접속 면을 연결하는 제1 둘레 면을 각각 포함하여 대체로 원기둥과 같은 형상으로 형성될 수 있다.
제1 및 제2 접속 단자(141, 142)가 원기둥 형상으로 형성되면, 제작이 용이하고 박막화에도 유리하다.
이때, 제1 및 제2 접속 단자(141, 142)가 절연체인 경우 상기 제1 접속 면, 제2 접속 면 및 제1 둘레 면에 도체층이 형성될 수 있다.
또한, 제1 및 제2 접속 단자(141, 142)는 커패시터 바디(110)의 제1 면 측에서, 제1 밴드부(131b)의 일부를 덮도록 형성되고, Y방향으로 둘 사이에는 갭(gap)이 마련되어 서로 이격되게 배치된다.
제3 및 제4 접속 단자(143, 144)는 커패시터 바디(110)의 제1 면(1) 측에서 제2 외부 전극(132)의 제2 밴드부(132b)와 마주보는 제3 접속 면, 상기 제3 접속 면과 Z 방향으로 대향하는 면인 제4 접속면 및 상기 제3 및 제4 접속 면을 연결하는 제2 둘레 면을 각각 포함하여 대체로 원기둥과 같은 형상으로 형성될 수 있다.
제3 및 제4 접속 단자(143, 144)가 원기둥 형상으로 형성되면, 제작이 용이하고 박막화에도 유리하다.
이때, 제3 및 제4 접속 단자(143, 144)가 절연체인 경우 상기 제3 접속 면, 제4 접속 면 및 제2 둘레 면에 도체층이 형성될 수 있다.
또한, 제3 및 제4 접속 단자(143, 144)는 커패시터 바디(110)의 제1면 측에서, 제2 밴드부(132b)의 일부를 덮도록 형성되고, Y방향으로 둘 사이에는 갭(152)이 마련되어 서로 이격되게 배치된다.
이와 같이 구성된 제1 내지 제4 접속 단자(141, 142, 143, 144)는 적층형 전자 부품(101)을 기판에 실장할 때, 적층형 전자 부품(101)과 기판을 소정 거리 이격시켜 커패시터 바디(110)로부터 기판으로 전달되는 압전 진동을 저감시킬 수 있고, 접속 단자의 탄성 변형을 이용하여 압전 진동을 흡수할 수 있어서 어쿠스틱 노이즈를 저감시킬 수 있다.
또한, 커패시터 바디(110)의 실장 면인 제1 면(1) 측으로 제1 밴드부(131b)의 하측에 제1 및 제2 접속 단자(141, 142))가 서로 이격된 갭이 솔더 포켓이 되고, 제2 밴드부(132b)의 하측에 제3 및 제4 접속 단자(143, 144)가 서로 이격된 갭이 솔더 포켓이 될 수 있다.
또한, 제1 내지 제4 접속 단자(141-144)가 원기둥 형상으로 이루어지면, 기판 실장시 접속 단자의 둥근 형상 주변에서 용융 솔더의의 유동이 원활하게 진행되어, 기판 실장시 솔더의 퍼짐성이 좋아 접속 단자와 적층형 커패시터의 접합부에 솔더가 뭉치는 것을 방지할 수 있다.
이러한 구조에 따라, 적층형 커패시터의 제2 면으로의 솔더 필렛 형성을 억제시킬 수 있고, 이에 적층형 커패시터의 압전 진동이 기판으로 전달되는 것을 억제시켜 어쿠스틱 노이즈를 효과적으로 감소시킬 수 있다.
제1 내지 제4 접속 단자(141-144)는 금속 등의 도체로 이루어질 수 있다. 또한, 제1 내지 제4 접속 단자(141-144)는 금속 박(metal foil)으로 이루어질 수 있고, 이 경우 에칭 등을 통해 한번에 많은 수량을 최종 형상으로 손쉽게 가공할 수 있어 공정 효율성이 우수하다.
또한, 본 실시 예에서, 제1 및 제2 접속 단자(141, 142)는 제1 밴드부(131b) 상에 제1 밴드부(131b)의 가장자리로부터 이격되는 안쪽에 위치할 수 있고, 제3 및 제4 접속 단자(143, 144)는 제2 밴드부(132b) 상에 제2 밴드부(132b)의 가장자리로부터 이격되는 안쪽에 위치할 수 있다.
한편, 제1 내지 제4 접속 단자(141, 142, 143, 144)는 필요시 도금층을 포함할 수 있다.
상기 도금층은 제1 내지 제4 접속 단자(141, 142, 143, 144) 상에 형성되는 주석(Sn) 도금층 또는 금(Au) 도금층일 수 있다.
또한, 필요시 상기 주석 도금층 또는 그 도금층을 형성하기 전에, 제1 내지 제4 접속 단자(141, 142, 143, 144) 상에 니켈(Ni) 도금층과 같은 다른 도금층을 먼저 더 형성할 수 있다.
도 5는 접속 단자의 다른 실시 예를 도시한 저면도이다.
도 5를 참조하면, 제1 내지 제4 접속 단자(141'-144')는 내부에 홈(141a, 142a, 143a, 144a)이 각각 형성될 수 있다.
본 실시 예의 경우, 기판 실장시 솔더가 홈에 채워지면서 솔더 필렛의 높이가 감소되어 결과적으로 어쿠스틱 노이즈의 저감 효과를 향상시킬 수 있다.
도 6은 접속 단자의 또 다른 실시 예를 도시한 저면도이다.
도 6을 참조하면, 제1 내지 제4 접속 단자(141"-144")는 내부에 홀(141b, 142b, 143b, 144b)이 각각 형성될 수 있다.
홀(141b, 142b)은 제1 접속 면과 제2 접속 면을 관통하는 형태이고, 홀(143b, 144b)은 제3 접속 면과 제4 접속 면을 관통하는 형태이다.
본 실시 예의 경우, 제1 내지 제4 도전성 접착층의 크기가 도 2의 실시 예의 경우 보다 작아지지만, 기판 실장시 솔더가 홀에 채워지면서 솔더 필렛의 높이는 감소되어 결과적으로 어쿠스틱 노이즈의 저감 효과를 향상시키면서 외부 전극, 접속 단자 및 기판의 전극 패드를 결합하는 접합력은 향상될 수 있다.
적층형 전자 부품(101)이 기판(210)에 실장된 상태에서 적층형 전자 부품(101)에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 커패시터 바디(110)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 커패시터 바디(110)의 Z 방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 된다.
이러한 수축과 팽창은 진동을 발생시키게 된다. 또한, 상기 진동은 제 1 및 제2 외부 전극(131, 132)으로부터 기판(210)에 전달되고, 이에 기판(210)으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.
도 7은 도 1의 적층형 전자 부품이 기판에 실장된 상태를 개략적으로 도시한 측면도이다.
도 7을 참조하면, 본 실시 예에 따른 적층형 전자 부품의 실장 기판은 일면에 제1 및 제2 전극 패드(221, 222)를 가지는 기판(210)과, 기판(210)의 상면에서 제1 및 제2 접속 단자(141, 142)가 제1 전극 패드(221) 상에 접속되고 제3 및 제4 접속 단자(143, 144)가 제2 전극 패드(222) 상에 접속되도록 실장되는 적층형 전자 부품(101)을 포함한다.
이때, 본 실시 예에서는, 적층형 전자 부품(101)은 솔더(231, 232)에 의해 기판(210)에 실장되는 것으로 도시하여 설명하고 있지만, 필요시 솔더 대신에 도전성 페이스트를 사용할 수 있다.
본 실시 예에 따르면, 적층형 전자 부품(101)의 제1 및 제2 외부 전극(131, 132)을 통해 기판으로 전달되는 압전 진동이 제1 내지 제4 접속 단자(141, 142, 143, 144)의 탄성 변형을 통해 흡수됨으로써 어쿠스틱 노이즈를 저감시킬 수 있다.
또한, 접속 단자들이 서로 이격되어 커패시터 바디의 폭 방향 및 길이 방향의 최대 진동 변위 영역에 갭이 마련되므로, 적층형 전자 부품(101)의 압전 진동 전달 경로를 효과적으로 차단하여 적층형 전자 부품(101)의 어쿠스틱 노이즈 저감 효과를 크게 향상시킬 수 있다.
또한, 본 실시 형태에 따르면, 상기 어쿠스틱 노이즈 감소 구조에 의해, 적층형 전자 부품의 20kHz 이내의 가청 주파수에서 적층형 전자 부품의 압전 진동이 기판으로 전달되는 진동량을 효과적으로 억제할 수 있다.
따라서, 적층형 전자 부품의 고주파 진동을 저감하여 IT 또는 산업/전장 분야에서 전자 부품의 20kHz 이상의 고주파 진동에 의해 문제가 될 수 있는 센서류의 오작동을 방지하고, 센서류의 장시간 진동에 의한 내부피로 축적을 억제할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
101: 적층형 전자 부품
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
141, 142, 143, 144: 제1 내지 제4 접속 단자
151-154: 제1 내지 제4 도전성 접착층
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
141, 142, 143, 144: 제1 내지 제4 접속 단자
151-154: 제1 내지 제4 도전성 접착층
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더
Claims (14)
- 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디;
상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극;
상기 커패시터 바디의 제1 면 측에서 상기 제1 밴드부와 접속되고, 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 서로 이격되게 배치되는 제1 및 제2 접속 단자; 및
상기 커패시터 바디의 제1 면 측에서 상기 제2 밴드부와 접속되고, 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 서로 이격되게 배치되는 제3 및 제4 접속 단자; 를 포함하고,
상기 제1 및 제2 접속 단자는 상기 제1 밴드부와 마주보는 제1 접속 면, 상기 제1 접속 면과 대향하는 제2 접속 면 및 상기 제1 및 제2 접속 면을 연결하는 제1 둘레 면을 포함하고, 상기 제1 둘레 면의 횡단면이 원 형상이고,
상기 제3 및 제4 접속 단자는 상기 제2 밴드부와 마주보는 제3 접속 면, 상기 제3 접속 면과 대향하는 제4 접속 면 및 상기 제3 및 제4 접속 면을 연결하는 제2 둘레 면을 포함하고, 상기 제2 둘레 면의 횡단면이 원 형상인 적층형 전자 부품.
- 제1항에 있어서,
상기 제1 내지 제4 접속 단자가 원기둥 형상으로 형성되는 적층형 전자 부품.
- 제1항에 있어서,
상기 제1 내지 제4 접속 단자는 내부에 실장 면을 향해 개방되는 홈이 각각 형성되는 적층형 전자 부품.
- 제1항에 있어서,
상기 제1 내지 제4 접속 단자는 내부에 커패시터 바디의 제1 및 제2 면을 연결하는 방향으로 홀이 각각 형성되는 적층형 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 접속 단자가 상기 제1 밴드부의 가장자리로부터 이격되게 위치하고,
상기 제3 및 제4 접속 단자가 상기 제2 밴드부의 가장자리로부터 이격되게 위치하는 적층형 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 접속 단자와 상기 제1 밴드부 사이에 제1 및 제2 도전성 접착층이 각각 형성되고,
상기 제3 및 제4 접속 단자와 상기 제2 밴드부 사이에 제3 및 제4 도전성 접착층이 각각 형성되는 적층형 전자 부품.
- 제1항에 있어서,
상기 제1 내지 제4 접속 단자의 외부 면에 각각 도금되는 도금층을 더 포함하고,
상기 도금층이 주석(Sn) 또는 금(Au) 중 하나를 포함하는 적층형 전자 부품.
- 일면에 제1 및 제2 전극 패드를 가지는 기판; 및
복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제1 면 측에서 상기 제1 밴드부와 접속되고, 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 서로 이격되게 배치되는 제1 및 제2 접속 단자; 및 상기 커패시터 바디의 제1 면 측에서 상기 제2 밴드부와 접속되고, 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 서로 이격되게 배치되는 제3 및 제4 접속 단자; 를 포함하고, 상기 제1 및 제2 접속 단자는 상기 제1 밴드부와 마주보는 제1 접속 면, 상기 제1 접속 면과 대향하는 제2 접속 면 및 상기 제1 및 제2 접속 면을 연결하는 제1 둘레 면을 포함하고, 상기 제1 둘레 면의 횡단면이 원 형상이고, 상기 제3 및 제4 접속 단자는 상기 제2 밴드부와 마주보는 제3 접속 면, 상기 제3 접속 면과 대향하는 제4 접속 면 및 상기 제3 및 제4 접속 면을 연결하는 제2 둘레 면을 포함하고, 상기 제2 둘레 면의 횡단면이 원 형상인 적층형 전자 부품; 을 포함하고,
상기 제1 전극 패드 상에 제1 및 제2 접속 단자가 접속되고 상기 제2 전극 패드 상에 제3 및 제4 접속 단자가 접속되도록 실장되는 적층형 전자 부품의 실장 기판.
- 제8항에 있어서,
상기 제1 내지 제4 접속 단자가 원기둥 형상으로 형성되는 적층형 전자 부품의 실장 기판.
- 제8항에 있어서,
상기 제1 내지 제4 접속 단자는 내부에 실장 면을 향해 개방되는 홈이 각각 형성되는 적층형 전자 부품의 실장 기판.
- 제8항에 있어서,
상기 제1 내지 제4 접속 단자는 내부에 커패시터 바디의 제1 및 제2 면을 연결하는 방향으로 홀이 각각 형성되는 적층형 전자 부품의 실장 기판.
- 제8항에 있어서,
상기 제1 및 제2 접속 단자가 상기 제1 밴드부의 가장자리로부터 이격되게 위치하고,
상기 제3 및 제4 접속 단자가 상기 제2 밴드부의 가장자리로부터 이격되게 위치하는 적층형 전자 부품의 실장 기판.
- 제8항에 있어서,
상기 제1 및 제2 접속 단자와 상기 제1 밴드부 사이에 제1 및 제2 도전성 접착층이 각각 형성되고,
상기 제3 및 제4 접속 단자와 상기 제2 밴드부 사이에 제3 및 제4 도전성 접착층이 각각 형성되는 적층형 전자 부품의 실장 기판.
- 제8항에 있어서,
상기 제1 내지 제4 접속 단자의 외부 면에 각각 도금되는 도금층을 더 포함하고,
상기 도금층이 Sn, Au 중 적어도 하나를 포함하는 적층형 전자 부품의 실장 기판.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
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