JP2015095646A - 積層セラミック電子部品及び積層セラミック電子部品の実装基板 - Google Patents
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Abstract
【課題】本発明は、積層セラミック電子部品及び積層セラミック電子部品の実装基板に関する。【解決手段】本発明は、複数の誘電体層が積層されたセラミック本体、上記誘電体層を介して上記セラミック本体の両側面から交互に露出するように形成された複数の第１及び第２の内部電極、及び上記セラミック本体の両側面から上記セラミック本体の実装面の一部まで伸びて形成され上記第１及び第２の内部電極とそれぞれ連結された第１及び第２の外部電極を含む積層セラミックキャパシタと、上記積層セラミックキャパシタの実装面に接合された絶縁基板、及び上記絶縁基板上に形成され上記第１及び第２の外部電極とそれぞれ接続された第１及び第２の接続端子を有するインターポーザー基板と、を含む積層セラミック電子部品を提供する。【選択図】図１
Description
本発明は、積層セラミック電子部品及び積層セラミック電子部品の実装基板に関する。
積層チップ電子部品の一つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピューター、個人携帯用端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）及び携帯電話などの多様な電子製品の回路基板に装着されて電気を充填又は放電させる役割をするチップ型のコンデンサーである。
このような積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ‐Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型であり且つ高容量が保障され実装が容易であるという長所によって、多様な電子装置の部品として用いられることができる。
上記積層セラミックキャパシタは、複数の誘電体層と上記誘電体層の間に相違する極性の内部電極が交互に積層された構造を有することができる。
上記誘電体層は圧電性及び電歪性を有するため、積層セラミックキャパシタに直流又は交流電圧が印加されるときに内部電極の間で圧電現象が発生して振動が発生する可能性がある。
このような振動は、積層セラミックキャパシタの外部電極を介して上記積層セラミックキャパシタが実装された回路基板に伝達され、上記回路基板全体が音響反射面となり、雑音となる振動音を発生させる。
上記振動音は、人に不快感を与える２０〜２０，０００Ｈｚ領域の可聴周波数に該当する。このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）という。
下記特許文献１は、複数のコンデンサーと上記複数のコンデンサーが接続されたランドパターンを有するモジュール基板を開示しており、下記特許文献２は、電子部品と上記電子部品が下面に設置されたインターポーザーを開示している。
本発明の目的は、積層セラミックキャパシタのアコースティックノイズを低減させることである。
本発明の一実施形態によれば、複数の誘電体層が積層されたセラミック本体、上記誘電体層を介して上記セラミック本体の両側面から交互に露出するように形成された複数の第１及び第２の内部電極、及び上記セラミック本体の両側面から上記セラミック本体の実装面の一部まで伸びて形成され上記第１及び第２の内部電極とそれぞれ連結された第１及び第２の外部電極を含む積層セラミックキャパシタと、上記積層セラミックキャパシタの実装面に接合された絶縁基板、及び上記絶縁基板上に形成され上記第１及び第２の外部電極とそれぞれ接続された第１及び第２の接続端子を有するインターポーザー基板と、を含む積層セラミック電子部品が提供される。
本発明の一実施形態において、上記インターポーザー基板の上記第１及び第２の接続端子は、上記絶縁基板の両端部を覆うように形成された第１及び第２の端子部と、上記第１及び第２の端子部から上記絶縁基板の上面に沿って内側に伸びる第１及び第２の連結部と、上記第１及び第２の連結部の端部と連結され上記第１及び第２の外部電極とそれぞれ接続された第１及び第２の接続部と、を含むことができる。
本発明の一実施形態において、上記第１及び第２の接続端子の上記第１及び第２の端子部は、上記絶縁基板の表面に形成された導電性伝導層と、上記導電性伝導層を覆うように形成された導電性樹脂層と、を含むことができる。
本発明の一実施形態において、上記第１及び第２の接続端子は、上記第１及び第２の接続部上に形成された導電性接着層を含むことができる。
本発明の一実施形態において、上記導電性接着層は、導電性樹脂又は高融点ハンダを含むことができる。
本発明の一実施形態において、上記第１及び第２の接続端子は、上記第１及び第２の端子部に形成されたメッキ層を含むことができる。
本発明の一実施形態において、上記第１及び第２の端子部のメッキ層は、ニッケルメッキ層及び金メッキ層が順次形成されることができる。
本発明の一実施形態において、上記積層セラミックキャパシタは、上記第１及び第２の外部電極に形成されたメッキ層を含むことができる。
本発明の一実施形態において、上記積層セラミックキャパシタは、上記第１及び第２の外部電極が上記セラミック本体の両側面から上記セラミック本体の上面の一部まで伸びて形成されることができる。
本発明の一実施形態において、上記積層セラミックキャパシタは、上記第１及び第２の外部電極が上記セラミック本体の両側面の中央に形成されることができる。
本発明の一実施形態において、上記積層セラミックキャパシタは、上記セラミック本体の上下面に形成された上部及び下部カバー層を含むことができる。
本発明の一実施形態において、上記下部カバー層は、上記上部カバー層に比べて厚く形成されることができる。
本発明の一実施形態において、上記インターポーザー基板は、上記積層セラミックキャパシタの実装面より小さい面積で形成されることができる。
本発明の他の実施形態によれば、上部に第１及び第２の電極パッドを有する基板と、上記基板の上に設置された積層セラミック電子部品と、を含み、上記積層セラミック電子部品は、複数の誘電体層が積層されたセラミック本体、上記誘電体層を介して上記セラミック本体の両側面から交互に露出するように形成された複数の第１及び第２の内部電極、及び上記セラミック本体の両側面から上記セラミック本体の実装面の一部まで伸びて形成され上記第１及び第２の内部電極とそれぞれ連結された第１及び第２の外部電極を含む積層セラミックキャパシタと、上記積層セラミックキャパシタの実装面に接合された絶縁基板、及び上記絶縁基板上に形成され上面が上記第１及び第２の外部電極とそれぞれ接続され下面が上記第１及び第２の電極パッドとそれぞれ接続された第１及び第２の接続端子を有するインターポーザー基板と、を含む積層セラミック電子部品の実装基板が提供される。
本発明の一実施形態によれば、積層セラミックキャパシタの圧電性による応力や振動がインターポーザー基板の弾性力によって緩和されるため、回路基板で発生するアコースティックノイズのサイズを減らすことができる効果がある。
また、積層セラミックキャパシタの外部電極の表面がメッキ処理されていないことから、回路基板の上に実装するときにハンダの量が多くてもハンダが積層セラミックキャパシタの外部電極を伝って上ることが防止されるため、積層セラミックキャパシタから外部電極を介して基板に圧電応力が直接伝達されることを遮断してアコースティックノイズの低減効果をより向上させることができる。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
本発明の実施形態を明確に説明するために六面体の方向を定義すると、外部電極が形成された方向は幅方向、上記幅方向と交差する方向は長さ方向、誘電体層が積層された方向は厚さ方向又は積層方向である。
また、本実施形態では、説明の便宜のために、セラミック本体の厚さ方向に対向する面を上下面、長さ方向に対向する面を両端面、これと垂直に交差し対向する面を両側面とし、下面は実装面として説明する。
［積層セラミック電子部品］
図１は本発明の一実施形態による積層セラミック電子部品を示す斜視図であり、図２は図１の積層セラミック電子部品を積層セラミックキャパシタとインターポーザー基板に分離して示す分解斜視図であり、図３（ａ）から図３（ｃ）は本発明の一実施形態による積層セラミック電子部品の製作工程を示す斜視図であり、図４は図１の積層セラミック電子部品のうち積層セラミックキャパシタの内部電極構造を示す分解斜視図である。
図１は本発明の一実施形態による積層セラミック電子部品を示す斜視図であり、図２は図１の積層セラミック電子部品を積層セラミックキャパシタとインターポーザー基板に分離して示す分解斜視図であり、図３（ａ）から図３（ｃ）は本発明の一実施形態による積層セラミック電子部品の製作工程を示す斜視図であり、図４は図１の積層セラミック電子部品のうち積層セラミックキャパシタの内部電極構造を示す分解斜視図である。
図１〜図４を参照すると、本発明の一実施形態による積層セラミック電子部品は、積層セラミックキャパシタ１００と、積層セラミックキャパシタ１００の実装面に接合された絶縁基板２１０、及び絶縁基板２１０上に形成され積層セラミックキャパシタ１００の第１及び第２の外部電極１３１、１３２とそれぞれ接続された第１及び第２の接続端子２１１、２１２を有するインターポーザー基板２００と、を含む。
ここで、インターポーザー基板とは、ファンアウトやパッドのピッチの拡張を可能にするシート状又は板状の部材のことである。
即ち、インターポーザー基板とは電子部品を回路基板上に実装するときに用いられる電極端子のピッチ変換用の基板のことであり、上記インターポーザー基板によって電子部品と実装基板とが電気的に接続される。
以下では、本実施形態に適用される積層セラミックキャパシタ１００について詳細に説明する。
本実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、複数の第１及び第２の内部電極１２１、１２２と、セラミック本体１１０の両側面からセラミック本体１１０の実装面である下面の一部まで伸びて形成された第１及び第２の外部電極１３１、１３２と、を含む。
本実施形態では、第１及び第２の外部電極１３１、１３２がセラミック本体１１０の両側面の一部のみに形成されるため、実装時に外部電極と接触するハンダの面積を最小化してハンダの形成される高さを最小化することができる。
セラミック本体１１０は、複数の誘電体層１１１を積層した後に焼成することにより形成される。上記セラミック本体１１０の形状、寸法及び誘電体層１１１の積層数は本実施形態に限定されるものではない。
また、セラミック本体１１０を形成する複数の誘電体層１１１は焼結された状態で、隣接する誘電体層１１１間の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いなくては確認できない程度に一体化することができる。
上記セラミック本体１１０は、キャパシタの容量形成に寄与する部分としての内部電極を含む活性層と、上下マージン部であって活性層の上下面にそれぞれ形成された上部及び下部カバー層と、で構成されることができる。上部カバー層は第２カバー層の一例であってよく、下部カバー層は第１カバー層の一例であってよい。
上記上部及び下部カバー層は、内部電極を含まない以外は誘電体層１１１と同じ材質及び構成を有することができる。
また、上記上部及び下部カバー層は、単一の誘電体層又は二つ以上の誘電体層を上記活性層の上下面にそれぞれ厚さ方向に積層して形成され、基本的に物理的又は化学的ストレスによる第１及び第２の内部電極１２１、１２２の損傷を防止する役割を行うことができる。
この際、上記下部カバー層を上記上部カバー層に比べて厚く形成すると、アコースティックノイズをより減少させることができる。
上記活性層は、誘電体層１１１を介してセラミック本体１１０の両側面から交互に露出するように複数の第１及び第２の内部電極１２１、１２２を繰り返し積層して形成されることができる。
この際、誘電体層１１１の厚さは積層セラミックキャパシタ１００の容量設計に合わせて任意に変わっても良く、好ましくは一つの層の厚さが焼成後に０．０１〜１．００μｍとなるように構成することができるが、本発明はこれに限定されるものではない。
また、誘電体層１１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ３）系又はチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含むことができるが、本発明はこれに限定されるものではない。
第１及び第２の内部電極１２１、１２２は、相違する極性を有する電極であり、誘電体層１１１に所定の厚さで導電性金属を含む導電性ペーストを印刷して誘電体層１１１の積層方向に沿って両側面から交互に露出するように形成され、中間に配置された誘電体層１１１によって電気的に絶縁されることができる。
上記第１及び第２の内部電極１２１、１２２は、セラミック本体１１０の両側面から交互に露出する引出部１２１ａ、１２２ａを介してセラミック本体１１０の両側面に形成された第１及び第２の外部電極１３１、１３２とそれぞれ電気的に連結されることができる。
したがって、第１及び第２の外部電極１３１、１３２に電圧を印加すると、対向する第１及び第２の内部電極１２１、１２２の間に電荷が蓄積され、この際の積層セラミックキャパシタ１００の静電容量は上記活性層のうち第１及び第２の内部電極１２１、１２２の重なる領域の面積に比例する。
上記第１及び第２の内部電極１２１、１２２の厚さは、用途に応じて決められ、例えば、セラミック本体１１０のサイズを考慮して０．２〜１．０μｍの範囲内で決められることができるが、本発明はこれに限定されるものではない。
また、第１及び第２の内部電極１２１、１２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）又はこれらの合金であれば良いが、本発明はこれに限定されるものではない。
また、上記導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法等を用いることができるが、本発明はこれに限定されるものではない。
第１及び第２の外部電極１３１、１３２は導電性金属を含む導電性ペーストによって形成され、上記導電性金属はニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）又はこれらの合金であれば良いが、本発明はこれに限定されるものではない。
また、第１及び第２の外部電極１３１、１３２は、セラミック本体１１０の両側面の中央部分に形成されることができる。
上記第１及び第２の外部電極１３１、１３２は、外部からの機械的ストレス等を吸収することによりセラミック本体１１０と第１及び第２の内部電極１２１、１２２にクラック等の損傷が発生することを防止する役割を行うことができる。
この際、第１及び第２の外部電極１３１、１３２の表面には、必要に応じて、メッキ層１３３、１３４がさらに形成されることができる。メッキとしては、銅又はニッケル、金メッキ等を行うことができるが、本発明はこれに限定されるものではない。
また、第１及び第２の外部電極１３１、１３２は、セラミック本体１１０の両側面からセラミック本体１１０の上面の一部まで伸びて形成されることができる。
よって、積層セラミックキャパシタ１００が上下対称構造をなすため、実装時の上下方向性を除去することができる。
［インターポーザー基板］
図５（ａ）から図５（ｃ）は、図１の積層セラミック電子部品のうちインターポーザー基板の製作工程を示す斜視図である。
図５（ａ）から図５（ｃ）は、図１の積層セラミック電子部品のうちインターポーザー基板の製作工程を示す斜視図である。
図５（ａ）から図５（ｃ）を参照すると、本発明の積層セラミック電子部品に含まれるインターポーザー基板２００は次のように製作される。まず、絶縁基板２１０を所定のサイズに切断し、その絶縁基板２１０に第１及び第２の接続端子２１１、２１２を形成する。
第１及び第２の接続端子２１１、２１２の場合、まず、絶縁基板２１０の内側に導電性樹脂ペーストを塗布して第１及び第２の外部電極１３１、１３２と接続するための第１及び第２の接続部２１１ａ、２１２ａを形成する。その後、上記第１及び第２の接続部２１１ａ、２１２ａから絶縁基板２１０の両端部に伸びる第１及び第２の連結部２１１ｂ、２１２ｂを形成する。
次に、絶縁基板２１０の両端部を覆うように第１及び第２の端子部２１１ｃ、２１２ｃを形成する。
この際、第１及び第２の端子部２１１ｃ、２１２ｃは、絶縁基板２１０の表面に導電性ペーストを塗布して形成された導電性伝導層と、上記導電性伝導層を覆うように形成された導電性樹脂層と、を含むことができる。
次に、必要に応じて、第１及び第２の端子部２１１ｃ、２１２ｃにニッケルメッキ及び金メッキを施して第１及び第２のメッキ層を形成する。
この際、積層セラミックキャパシタ１００は、インターポーザー基板２００が製作された後に付着させるものであるため、インターポーザーの接続端子のメッキ時にメッキ液に浸らない。
インターポーザー基板２００の第１及び第２の接続部２１１ａ、２１２ａの上面には、積層セラミックキャパシタ１００の第１及び第２の外部電極１３１、１３２の実装面と接触して付着されるよう第１及び第２の導電性接着層２２０、２３０が設けられることができる。この際、第１及び第２の導電性接着層２２０、２３０は、導電性樹脂からなる電極であるか又は高融点ハンダを含むことができる。
したがって、積層セラミックキャパシタ１００とインターポーザー基板２００は、上記第１及び第２の導電性接着層２３０によって電気的に連結された状態で機械的に接合されることができる。
上記インターポーザー基板２００は、積層セラミックキャパシタ１００の圧電性による応力や振動を絶縁基板２１０の弾性力によって緩和させることにより基板で発生するアコースティックノイズのサイズを減らす役割をする。
一方、インターポーザー基板２００を構成する絶縁基板２１０の面積は、積層セラミックキャパシタ１００の実装面の面積より小さく形成されることができる。即ち、絶縁基板２１０の幅Ｗ２は、セラミック本体１１０の幅Ｗ１より小さく形成されることができる。
このようにインターポーザー基板２００が積層セラミックキャパシタ１００の実装面より小さい面積で形成され、積層セラミックキャパシタ１００の応力が絶縁基板２１０及び実装基板に伝達される面積が小さくなるため、アコースティックノイズのサイズをより一層減らすことができる。
また、インターポーザー基板２００が外部からの機械的ストレス及び実装基板の反りを吸収するため、積層セラミックキャパシタ１００にクラック等が発生することも減らすことができる。
［積層セラミック電子部品の実装基板］
図６は、図１の積層セラミック電子部品が基板に実装された態様を長さ方向に切断して示す断面図である。
図６は、図１の積層セラミック電子部品が基板に実装された態様を長さ方向に切断して示す断面図である。
図６を参照すると、本実施形態による積層セラミック電子部品の実装基板は、積層セラミック電子部品が水平に実装される基板３１０と、基板３１０の上面に離隔して形成された第１及び第２の電極パッド３１１、３１２と、を含む。
この際、積層セラミック電子部品は、インターポーザー基板２００が下側に配置され、第１及び第２の接続端子２１１、２１２の第１及び第２の端子部２１１ｃ、２１２ｃがそれぞれ第１及び第２の電極パッド３１１、３１２の上に接触するように位置した状態で付着されて基板３１０と電気的に連結されることができる。
上記のように積層セラミック電子部品が回路基板３１０に実装された状態で電圧を印加すると、アコースティックノイズが発生する可能性がある。
この際、第１及び第２の電極パッド３１１、３１２のサイズは、積層セラミックキャパシタ１００の第１及び第２の外部電極１３１、１３２とインターポーザー基板２００の第１及び第２の接続端子２１１、２１２と第１及び第２の電極パッド３１１、３１２を連結するハンダの量を決める目安となる。したがって、上記のようなハンダの量によってアコースティックノイズのサイズを調節することができる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１２１、１２２ 第１及び第２の内部電極
１３１、１３２ 第１及び第２の外部電極
２００ インターポーザー基板
２１０ 絶縁基板
２１１、２１２ 第１及び第２の接続端子
２２０、２３０ 導電性接着層
３１０ 基板
３１１、３１２ 第１及び第２の電極パッド
１１０ セラミック本体
１１１ 誘電体層
１２１、１２２ 第１及び第２の内部電極
１３１、１３２ 第１及び第２の外部電極
２００ インターポーザー基板
２１０ 絶縁基板
２１１、２１２ 第１及び第２の接続端子
２２０、２３０ 導電性接着層
３１０ 基板
３１１、３１２ 第１及び第２の電極パッド
Claims (15)
- 複数の誘電体層が積層されたセラミック本体、前記複数の誘電体層の各々の誘電体層を介して前記セラミック本体の両側面から交互に露出するように形成された複数の第１及び第２の内部電極、及び前記セラミック本体の両側面から前記セラミック本体の実装面の一部まで伸びて形成され前記複数の第１及び第２の内部電極とそれぞれ連結された第１及び第２の外部電極を含む積層セラミックキャパシタと、
前記積層セラミックキャパシタの実装面に接合された絶縁基板、及び前記絶縁基板上に形成され前記第１及び第２の外部電極とそれぞれ接続された第１及び第２の接続端子を有するインターポーザー基板と、
を含む、積層セラミック電子部品。 - 前記インターポーザー基板の前記第１及び第２の接続端子は、
前記絶縁基板の両端部を覆うように形成された第１及び第２の端子部と、
前記第１及び第２の端子部から前記絶縁基板の前記積層セラミックキャパシタと対向する面に沿って内側に伸びる第１及び第２の連結部と、
前記第１及び第２の連結部の端部と連結され、前記第１及び第２の外部電極とそれぞれ接続された第１及び第２の接続部と、
を含む、請求項１に記載の積層セラミック電子部品。 - 前記第１及び第２の接続端子の前記第１及び第２の端子部は、
前記絶縁基板の表面に形成された導電性伝導層と、
前記導電性伝導層を覆うように形成された導電性樹脂層と、
を含む、請求項２に記載の積層セラミック電子部品。 - 前記第１及び第２の接続端子は、前記第１及び第２の接続部上に形成された導電性接着層を含む、請求項２に記載の積層セラミック電子部品。
- 前記導電性接着層は、導電性樹脂を含む、請求項４に記載の積層セラミック電子部品。
- 前記導電性接着層は、高融点ハンダである、請求項４に記載の積層セラミック電子部品。
- 前記第１及び第２の接続端子は、前記第１及び第２の端子部に形成されたメッキ層を含む、請求項１に記載の積層セラミック電子部品。
- 前記第１及び第２の端子部のメッキ層は、ニッケルメッキ層及び金メッキ層が順次形成される、請求項７に記載の積層セラミック電子部品。
- 前記積層セラミックキャパシタは、前記第１及び第２の外部電極に形成されたメッキ層を含む、請求項１に記載の積層セラミック電子部品。
- 前記積層セラミックキャパシタは、前記第１及び第２の外部電極が前記セラミック本体の両側面から前記セラミック本体の前記実装面側の面と対向する面の一部まで伸びて形成される、請求項１に記載の積層セラミック電子部品。
- 前記積層セラミックキャパシタは、前記第１及び第２の外部電極が前記セラミック本体の両側面の中央に形成される、請求項１に記載の積層セラミック電子部品。
- 前記積層セラミックキャパシタは、前記セラミック本体の前記実装面側の面に形成された第１カバー層、及び前記実装面側の面と対向する面に形成された第２カバー層を含む、請求項１に記載の積層セラミック電子部品。
- 前記第１カバー層は、前記第２カバー層に比べて厚く形成される、請求項１２に記載の積層セラミック電子部品。
- 前記インターポーザー基板は、前記積層セラミックキャパシタの実装面より小さい面積で形成される、請求項１に記載の積層セラミック電子部品。
- 一面に第１及び第２の電極パッドを有する基板と、
前記基板の前記一面に設置された請求項１から１４の何れか１項に記載の積層セラミック電子部品と
を含む、積層セラミック電子部品の実装基板。
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