JP5319007B1 - 積層チップ電子部品、その実装基板及び包装体 - Google Patents
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Abstract
【解決手段】本発明による積層チップ電子部品は、内部電極及び誘電体層を含むセラミック本体と、このセラミック本体の長さ方向の両端部を覆うように形成される外部電極と、誘電体層を挟んで内部電極が対向して配置され、容量が形成される活性層と、この活性層の厚さ方向の上部または下部に形成され、厚さ方向の下部が厚さ方向の上部より大きい厚さを有する上部及び下部カバー層と、を含む。セラミック本体の全体厚さの1/2をA、下部カバー層の厚さをB、活性層の全体厚さの1/2をC、上部カバー層の厚さをDと規定したときに、上部カバー層の厚さDはD≧4μmの範囲を満たし、活性層の中心部がセラミック本体の中心部から外れる比率(B+C)/Aは1.063≦(B+C)/A≦1.745の範囲を満たす。
【選択図】図3
Description
また、特許文献2及び特許文献3には、積層キャパシタの上部カバー層と下部カバー層の厚さが異なることが記載されているが、アコースティックノイズの改善または低減という課題を解決するための方案は提案されていない。
さらに、アコースティックノイズを低減するために、本特許出願の請求項及び本発明の実施例が提案する活性層の中心部が積層チップキャパシタの中心部から外れる程度の範囲や上部カバー層と下部カバー層との間の比率、セラミック本体の厚さに対する下部カバー層が占める比率、又は活性層の厚さに対して下部カバー層が占める比率等を開示または予想していない。
図1は、本発明の一実施例による積層チップキャパシタを一部切開して図示した概略切開斜視図であり、図2は、図1の積層チップキャパシタを長さ方向及び厚さ方向に切断して図示した断面図であり、図3は、図1の積層チップキャパシタの寸法関係を説明するための長さ方向及び厚さ方向の概略断面図である。
図4は、図1の積層チップキャパシタが印刷回路基板に実装された状態を概略的に示した概略斜視図であり、図5は、図4の積層チップキャパシタが印刷回路基板に実装された状態を示した概略平面図であり、図6は、図4の積層チップキャパシタが印刷回路基板に実装された状態を長さ方向及び厚さ方向に切断して示した断面図である。
図9は、本発明の一実施例による積層チップキャパシタが包装体に実装される様子を示した概略斜視図であり、図10は、図9の包装体をリール状に巻取したことを示した概略断面図である。
本発明の実施例と比較例による積層セラミックキャパシタは、下記のようにして製作された。
42、44 第1及び第2外部電極
20 内部電極
50 誘電体層
53 上部カバー層
55 下部カバー層
Claims (17)
- 内部電極及び誘電体層を含むセラミック本体と、
前記セラミック本体の長さ方向の両端部を覆うように形成される外部電極と、 前記誘電体層を挟んで前記内部電極が対向して配置され、容量が形成される活性層と、
前記活性層の厚さ方向の上部または下部に形成され、厚さ方向の下部が厚さ方向の上部より大きい厚さを有する上部及び下部カバー層と、を含み、
前記セラミック本体の全体厚さの1/2をA、前記下部カバー層の厚さをB、前記活性層の全体厚さの1/2をC、前記上部カバー層の厚さをDと規定したときに、前記上部カバー層の厚さDは、D≧4μmの範囲を満たし、前記活性層の中心部が前記セラミック本体の中心部から外れる比率(B+C)/Aは、1.063≦(B+C)/A≦1.745の範囲を満たす、積層チップ電子部品。 - 前記上部カバー層の厚さDと下部カバー層の厚さBとの比率D/Bは、0.021≦D/B≦0.422の範囲を満たす、請求項1に記載の積層チップ電子部品。
- 前記セラミック本体の厚さの1/2であるAに対する前記下部カバー層の厚さBの比率B/Aは、0.329≦B/A≦1.522の範囲を満たす、請求項1に記載の積層チップ電子部品。
- 前記下部カバー層Bに対する前記活性層の厚さの1/2である比率C/Bは、0.146≦C/B≦2.458の範囲を満たす、請求項1に記載の積層チップ電子部品。
- 前記セラミック本体の上面及び底面のうち少なくとも一つには、上部及び下部を区分するためのマーキングが形成される、請求項1に記載の積層チップ電子部品。
- 六面体形状のセラミック本体の長さ方向の両端部に形成される外部電極と、
前記セラミック本体内に設けられ、容量を形成するように誘電体層を挟んで対向して配置される多数の内部電極からなる活性層と、
前記活性層の最上側の内部電極の上部に形成される上部カバー層と、
前記活性層の最下側の内部電極の下部に形成され、前記上部カバー層の厚さより大きい厚さを有する下部カバー層と、を含み、
電圧が印加されて前記活性層の中心部で発生する変形率と前記下部カバー層で発生する変形率との差により、前記セラミック本体の厚さ方向の中心部より下側の前記セラミック本体の長さ方向の両端部に変曲点が形成され、
前記セラミック本体の全体厚さの1/2をA、前記下部カバー層の厚さをB、前記活性層の全体厚さの1/2をCと規定したときに、前記活性層の中心部が前記セラミック本体の中心部から外れる比率(B+C)/Aは1.063≦(B+C)/A≦1.745の範囲を満たす、積層チップ電子部品。 - 前記上部カバー層の厚さをDと規定したときに、前記上部カバー層の厚さDと下部カバー層の厚さBとの比率D/Bは、0.021≦D/B≦0.422の範囲を満たす、請求項6に記載の積層チップ電子部品。
- 前記セラミック本体の厚さの1/2であるAに対する前記下部カバー層の厚さBの比率B/Aは、0.329≦B/A≦1.522の範囲を満たす、請求項6に記載の積層チップ電子部品。
- 前記下部カバー層の厚さBに対する前記活性層の1/2であるCの比率C/Bは、0.146≦C/B≦2.458の範囲を満たす、請求項6に記載の積層チップ電子部品。
- 請求項1または6に記載の積層チップ電子部品と、
前記外部電極と半田によって連結される電極パッドと、
前記電極パッドが形成されており、前記内部電極が水平となるように、また前記下部カバー層が前記上部カバー層より厚さ方向下側に配置されるように、前記積層電子部品が前記電極パッドに実装される印刷回路基板と、を含む、積層チップ電子部品の実装基板。 - 電圧が印加されて前記活性層の中心部で発生する変形率と前記下部カバー層で発生する変形率との差により、前記セラミック本体の長さ方向の両端部に形成される変曲点が前記半田の高さ以下に形成される、請求項10に記載の積層チップ電子部品の実装基板。
- 請求項1または6に記載の積層チップ電子部品と、
前記積層チップ電子部品が収納される収納部が形成された包装シートと、を含み、
前記収納部の底面を基準として前記内部電極が水平に配置されて整列される、積層チップ電子部品の包装体。 - 前記包装シートに結合され、前記積層チップ電子部品を覆う包装膜をさらに含む、請求項12に記載の積層チップ電子部品の包装体。
- 前記積層チップ電子部品が収納された包装シートは、リール状に巻取されて形成される、請求項12に記載の積層チップ電子部品の包装体。
- 前記収納部内に収納される前記積層チップ電子部品それぞれは、前記上部カバー層及び前記下部カバー層のうち何れか一つが前記収納部の底面に向かうように方向性を有し、前記上部カバー層及び前記下部カバー層のうち何れか一つが収納部の底面に向かう方向性を外部から認識するために、前記セラミック本体にマーキングが形成される、請求項12に記載の積層チップ電子部品の包装体。
- 前記収納部内に収納される前記積層チップ電子部品それぞれは、前記下部カバー層が前記収納部の底面に向かうように配置される、請求項12に記載の積層チップ電子部品の包装体。
- 前記セラミック本体の上面には、上部及び下部を区分するためのマーキングが形成される、請求項16に記載の積層チップ電子部品の包装体。
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