KR102127803B1 - 인터포저 및 이 인터포저를 포함하는 전자 부품 - Google Patents
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- 230000005534 acoustic noise Effects 0.000 claims abstract description 50
- 230000009467 reduction Effects 0.000 claims abstract description 36
- 239000003990 capacitor Substances 0.000 claims description 71
- 238000007747 plating Methods 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 22
- 230000007547 defect Effects 0.000 abstract description 26
- 230000000694 effects Effects 0.000 abstract description 6
- 239000000758 substrate Substances 0.000 description 21
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 16
- 239000000919 ceramic Substances 0.000 description 8
- 229910052759 nickel Inorganic materials 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 238000007639 printing Methods 0.000 description 5
- 239000000843 powder Substances 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 239000007767 bonding agent Substances 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010304 firing Methods 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- SWELZOZIOHGSPA-UHFFFAOYSA-N palladium silver Chemical compound [Pd].[Ag] SWELZOZIOHGSPA-UHFFFAOYSA-N 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- 229910018487 Ni—Cr Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- VNNRSPGTAMTISX-UHFFFAOYSA-N chromium nickel Chemical compound [Cr].[Ni] VNNRSPGTAMTISX-UHFFFAOYSA-N 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000002270 dispersing agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007646 gravure printing Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 239000004014 plasticizer Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000010970 precious metal Substances 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/012—Form of non-self-supporting electrodes
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/40—Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations
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- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
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- H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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- H01G4/002—Details
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- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
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- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
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- H05K2201/04—Assemblies of printed circuits
- H05K2201/049—PCB for one component, e.g. for mounting onto mother PCB
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10007—Types of components
- H05K2201/10015—Non-printed capacitor
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- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10227—Other objects, e.g. metallic pieces
- H05K2201/10378—Interposers
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Abstract
본 발명은, 인터포저 바디; 상기 인터포저 바디 하면에 서로 이격되게 배치되는 제1 및 제2 하부 패턴; 및 상기 인터포저 바디 상면에 서로 이격되게 배치되는 제1 및 제2 상부 패턴; 을 포함하고, 상기 제1 및 제2 상부 패턴은, 상기 인터포저 바디 상면에 서로 이격되게 배치되는 제1 및 제2 형상 확보층과, 상기 제1 및 제2 형상 확보층 위에 각각 배치되는 제1 및 제2 어쿠스틱 노이즈 저감층을 각각 포함하는 인터포저와 이 인터포저를 포함하는 전자 부품을 제공한다.
Description
본 발명은 인터포저 및 이 인터포저를 포함하는 전자 부품에 관한 것이다.
적층형 커패시터는 소형이면서 고용량 구현이 가능하여 여러 가지 전자 기기의 부품으로 사용되고 있다.
이러한 적층형 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가진다.
이때, 상기 유전체층은 압전성 및 전왜성을 갖기 때문에, 상기 적층형 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 커패시터 바디의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
기판 실장시 이러한 진동은 적층형 커패시터의 외부 전극과 기판을 연결하는 솔더(Solder)를 통해 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(Acoustic Noise)라고 한다.
한편, 이러한 어쿠스틱 노이즈를 줄이기 위한 방안으로, 적층형 커패시터와 기판 사이에 배치되는 인터포저를 이용한 전자 부품이 개시되어 있다.
그러나, 종래의 인터포저를 사용하는 전자 부품의 경우 인터포저 바디에 형성되는 전극 패턴이 설계대로 형성되지 못하여 SMT 작업시 불량이 발생하는 문제가 있다.
예를 들어, 적층 커패시터 위에 인터포저를 배치하는 SMT 작업시 전극 패턴의 불량으로 인해 인터포저가 한쪽으로 기울어지는 칩 툼스톤 불량 또는 적층형 커패시터의 바깥쪽으로 인터포저 중 일부가 돌출되는 칩 틀어짐 현상과 같은 불량이 발생할 수 있다.
이에 적층형 커패시터의 어쿠스틱 노이즈를 효과적으로 감소시키면서 SMT 불량을 방지할 수 있는 기술이 요구된다.
본 발명의 목적은, 어쿠스틱 노이즈 저감 효과를 감소시키면서 SMT 작업시 발생 가능한 여러 불량을 방지할 수 있는 인터포저와, 이 인터포저를 포함하는 전자 부품을 제공하는 것이다.
본 발명의 일 측면은, 인터포저 바디; 상기 인터포저 바디 하면에 서로 이격되게 배치되는 제1 및 제2 하부 패턴; 및 상기 인터포저 바디 상면에 서로 이격되게 배치되는 제1 및 제2 상부 패턴; 을 포함하고, 상기 제1 및 제2 상부 패턴은, 상기 인터포저 바디 상면에 서로 이격되게 배치되는 제1 및 제2 형상 확보층과, 상기 제1 및 제2 형상 확보층 위에 각각 배치되는 제1 및 제2 어쿠스틱 노이즈 저감층을 각각 포함하는 인터포저를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 하면 패턴의 두께가 각각 10㎛ 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 상부 패턴은, 상기 제1 및 제2 형상 확보층의 두께가 각각 10㎛ 이하일 수 있고, 상기 제1 및 제2 어쿠스틱 노이즈 저감층의 두께가 각각 20㎛ 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 상부 패턴은, 상기 제1 및 제2 어쿠스틱 노이즈 저감층의 면적이 상기 제1 및 제2 형상 확보층의 면적 보다 각각 작게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 형상 확보층의 면적 대비 상기 제1 어쿠스틱 노이즈 저감층의 면적 비 또는 상기 제2 형상 확보층의 면적 대비 상기 제2 어쿠스틱 노이즈 저감층의 면적 비가 81.42%를 초과할 수 있다.
본 발명의 일 실시 예에서, 상기 인터포저 바디의 상면에서 상기 제1 및 제2 상부 패턴 사이에 배치되는 마킹부를 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 단자의 표면에 형성되는 도금층을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 인터포저의 길이 방향으로 상기 제1 및 제2 상부 패턴의 각각의 길이가 0.450 내지 0.600mm일 수 있다.
본 발명의 다른 측면은, 커패시터 바디와 상기 커패시터 바디의 양단에 각각 형성되는 제1 및 제2 외부 전극을 포함하는 적층형 커패시터; 및 인터포저 바디와 상기 인터포저 바디의 양단에 각각 형성되는 제1 및 제2 외부 단자를 포함하는 인터포저; 를 포함하고, 상기 인터포저의 제1 및 제2 외부 단자는, 상기 인터포저 바디 하면에 서로 이격되게 배치되는 제1 및 제2 하부 패턴; 및 상기 인터포저 바디 상면에 서로 이격되게 배치되고, 상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 상부 패턴; 을 각각 포함하고, 상기 제1 및 제2 상부 패턴은, 상기 인터포저 바디 상면에 서로 이격되게 배치되는 제1 및 제2 형상 확보층과, 상기 제1 및 제2 형상 확보층 위에 각각 배치되는 제1 및 제2 어쿠스틱 노이즈 저감층을 각각 포함하는 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 적층형 커패시터의 상기 커패시터 바디는, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되어 제1 및 제2 외부 전극과 각각 접속될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 머리부; 및 상기 제1 및 제2 머리부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부; 를 각각 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 적층형 커패시터의 어쿠스틱 노이즈 저감 효과를 일정 수준 이상으로 유지하면서, SMT 작업시 발생 가능한 여러 가지 불량을 방지할 수 있는 효과가 있다.
도 1은 본 발명의 전자 부품에 적용되는 적층형 커패시터를 부분적으로 절개하여 나타낸 사시도이다.
도 2a 및 도 2b는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 3은 본 발명의 일 실시 예에 따른 전자 부품의 사시도이다.
도 4는 도 3의 분리사시도이다.
도 5는 도 3에서 인터포저의 정면도이다.
도 6은 도 3에서 인터포저의 평면도이다.
도 7은 도 3에서 인터포저의 저면도이다.
도 8은 도 3의 전자 부품이 기판에 실장된 상태를 도시한 단면도이다.
도 9는 인터포저의 유무 및 인터포저의 상부 패턴의 구조에 따른 적층형 커패시터의 어쿠스틱 노이즈를 비교하여 나타낸 것이다.
도 10은 본 발명의 다른 실시 예에 따른 인터포저의 정면도이다.
도 11은 도 10의 평면도이다.
도 12는 본 발명의 일 실시 예에 따른 인터포저에서 마킹부가 더 포함되는 것을 도시한 정면도이다.
도 13은 도 12의 평면도이다.
도 2a 및 도 2b는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 3은 본 발명의 일 실시 예에 따른 전자 부품의 사시도이다.
도 4는 도 3의 분리사시도이다.
도 5는 도 3에서 인터포저의 정면도이다.
도 6은 도 3에서 인터포저의 평면도이다.
도 7은 도 3에서 인터포저의 저면도이다.
도 8은 도 3의 전자 부품이 기판에 실장된 상태를 도시한 단면도이다.
도 9는 인터포저의 유무 및 인터포저의 상부 패턴의 구조에 따른 적층형 커패시터의 어쿠스틱 노이즈를 비교하여 나타낸 것이다.
도 10은 본 발명의 다른 실시 예에 따른 인터포저의 정면도이다.
도 11은 도 10의 평면도이다.
도 12는 본 발명의 일 실시 예에 따른 인터포저에서 마킹부가 더 포함되는 것을 도시한 정면도이다.
도 13은 도 12의 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 다음과 같이 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
본 발명의 실시 예를 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 적층형 커패시터와 인터포저의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
여기서 Z방향은 본 실시 예에서, 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 전자 부품에 적용되는 적층형 커패시터를 부분적으로 절개하여 나타낸 사시도이고, 도 2a 및 도 2b는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극을 나타낸 평면도이다.
먼저 도 1 내지 도 2b를 참조하여, 본 실시 예의 전자 부품에 적용되는 적층형 커패시터(100)의 구조에 대해 설명한다.
본 실시 예의 적층형 커패시터(100)는 커패시터 바디(110)와 커패시터 바디(110)의 X방향의 양단에 각각 형성되는 제1 및 제2 외부 전극(131, 132)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 커패시터 바디(110)는 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 서로 다른 극성을 가지는 제1 및 제2 내부 전극(121, 122)을 포함한다.
또한, 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 마진부로서 Y방향으로 커패시터 바디(110)의 양측부와 Z방향으로 상기 액티브 영역의 상하부에 각각 마련되는 커버 영역을 포함할 수 있다.
이러한 커패시터 바디(110)는 그 형상에 특별히 제한은 없지만, 육면체 형상일 수 있으며, Z방향으로 서로 대향하는 제1 및 제2 면(1, 2)과, 제1 및 제2 면(1, 2)과 서로 연결되고 X방향으로 서로 대향하는 제3 및 제4 면(3, 4)과, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다.
유전체층(111)은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.
상기 BaTiO3계 세라믹 분말은 BaTiO3에 Ca 또는 Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있을 수 있으며, 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 포함될 수 있다
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111) 상에 형성되어 Z방향으로 적층될 수 있으며, 하나의 유전체층(111)을 사이에 두고 커패시터 바디(110)의 내부에 Z방향을 따라 서로 대향되게 번갈아 배치될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
한편, 본 발명에서는 내부 전극이 Z방향으로 적층된 구조를 도시하여 설명하고 있지만, 본 발명은 이에 한정되는 것은 아니며, 필요에 따라 내부 전극이 Y방향으로 적층되는 구조에도 적용할 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)은 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 X방향의 양 단부에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 상기 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 커패시터 바디(110)의 X방향의 양 단부에 배치되고, 제1 및 제2 내부 전극(121, 122)의 노출되는 단부와 각각 접속되어 전기적으로 연결될 수 있다.
제1 외부 전극(131)은 제1 머리부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 머리부(131a)는 커패시터 바디(110)의 제3 면(3)에 배치되며, 제1 내부 전극(121)에서 커패시터 바디(110)의 제3 면(3)을 통해 외부로 노출되는 단부와 접촉하여 제1 내부 전극(121)과 제1 외부 전극(131)을 서로 전기적으로 연결하는 역할을 한다.
제1 밴드부(131b)는 고착 강도 향상 등을 위해 제1 머리부(131a)에서 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 부분이다.
제2 외부 전극(132)은 제2 머리부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 머리부(132a)는 커패시터 바디(110)의 제4 면(4)에 배치되며, 제2 내부 전극(122)에서 커패시터 바디(110)의 제4 면(4)을 통해 외부로 노출되는 단부와 접촉하여 제2 내부 전극(122)과 제2 외부 전극(132)을 서로 전기적으로 연결하는 역할을 한다.
제2 밴드부(132b)는 고착 강도 향상 등을 위해 제2 머리부(132a)에서 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 부분이다.
한편, 제1 및 제2 외부 전극(131, 132)은 도금층을 더 포함할 수 있다.
상기 도금층은, 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층을 각각 커버하는 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 전자 부품의 사시도이고, 도 4는 도 3의 분리사시도이고, 도 5는 도 3에서 인터포저의 정면도이고, 도 6은 도 3에서 인터포저의 평면도이고, 도 7은 도 3에서 인터포저의 저면도이고, 도 8은 도 3의 전자 부품이 기판에 실장된 상태를 도시한 단면도이다.
도 3 내지 도 7을 참조하면, 본 실시 예에 따른 전자 부품(101)은 적층형 커패시터(100) 및 인터포저(200)를 포함한다.
인터포저(200)는 인터포저 바디(210)와 인터포저 바디(210)의 X방향의 양 단부에 각각 형성되는 제1 및 제2 외부 단자(220, 230)를 포함한다.
인터포저 바디(210)는 세라믹 재질로 이루어질 수 있고, 바람직하게는 알루미나(Al2O3)로 이루어질 수 있다.
제1 및 제2 외부 단자(220, 230)는 서로 다른 극성의 전압이 제공되며, 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)와 각각 접속되어 전기적으로 연결될 수 있다.
제1 외부 단자(220)는 제1 하부 패턴(222)과 제1 상부 패턴을 포함한다.
제1 하부 패턴(222)은 인터포저 바디(210)의 하면에 배치되어 기판에 실장시 단자의 역할을 할 수 있다.
이때, 제1 하부 패턴(222)은 X방향으로 인터포저 바디(210)의 일 단면 쪽에 배치되고, 인터포저 바디(210)의 일 단면과 양 측면을 통해 노출되도록 배치될 수 있다.
또한, 제1 하면 패턴(222)의 두께는 좌우 대칭성 및 설계대로 정확한 형상을 형성할 수 있도록 10㎛ 이하일 수 있다.
제1 하면 패턴(222)의 두께가 10㎛를 초과하면 제1 하면 패턴(222)이 좌우 대칭으로 이루어지지 않거나 설계대로의 형상이 제대로 구현되지 않는 문제가 발생할 수 있다.
구체적으로, 제1 하면 패턴(222)의 좌우 대칭성이 좋지 않거나 설계대로 정확한 형상이 형성되지 않으면, 인터포저의 전극 형상 불량이 발생하게 되고, 이로 인해 인터포저 자체 도금 공정 및 커패시터 접합 후 추가 도금 공정 등을 진행할 때 전극 번짐으로 인한 쇼트 불량 또는 IR 불량 등이 발생될 수 있다.
또한, 적층 커패시터 위에 인터포저를 배치하는 SMT 작업시 인터포저가 한쪽으로 기울어지는 칩 툼스톤 불량 또는 적층형 커패시터의 바깥쪽으로 인터포저 중 일부가 돌출되는 칩 틀어짐 현상과 같은 불량이 발생할 수 있다.
따라서, 본 실시 예에 따르면, 제1 하면 패턴의 형상을 확보하여 인터포저의 SMT 작업시 발생하는 불량을 감소시킬 수 있다.
상기 제1 상부 패턴은 적층형 커패시터(100)의 제1 외부 전극(131)의 제1 밴드부(131b)가 접합되는 부분으로, 제1 하부 패턴(222)과 Z방향으로 마주보게 배치될 수 있으며, 제1 형상 확보층(221)과 제1 어쿠스틱 노이즈 저감층(223)을 포함한다.
제1 형상 확보층(221)은 인터포저 바디(210)의 상면에 배치되고, 얇게 형성됨으로써 제1 상부 패턴의 형상 및 면적이 SMT의 대칭성 확보가 가능한 설계대로 형성될 수 있도록 하는 역할을 할 수 있다.
따라서, 본 실시 예에 따르면, 제1 형상 확보층에 의해 제1 하면 패턴에서와 같이 인터포저의 SMT 작업시 발생하는 불량을 감소시킬 수 있다.
이때 제1 형상 확보층(221)은 인터포저 바디(210)의 일 단면과 양 측면을 통해 노출되도록 배치될 수 있다.
제1 어쿠스틱 노이즈 저감층(223)은 제1 형상 확보층(221)의 상면에 배치되어 제1 밴드부(131b)와 접속되는 부분이고, 적층형 커패시터(100)로부터 전달되는 진동을 저감시키는 범퍼의 역할을 할 수 있다.
이때, 제1 어쿠스틱 노이즈 저감층(223)과 제1 밴드부(131b) 사이에는 도전성 접합재(310)가 배치되어 제1 외부 단자(220)와 제1 외부 전극(131)을 서로 접합할 수 있다.
이러한 도전성 접합제(310)는 고융점 솔더 등으로 이루어질 수 있다.
그리고, 제1 외부 단자(220)는 상단과 하단이 노출되도록 인터포저 바디(210)를 Z방향으로 관통하는 제1 비아(224)를 가질 수 있다.
제1 비아(224)는, 인터포저 바디(210)의 상면으로 노출되는 상단이 제1 형상 확보층(221)과 접속될 수 있고, 인터포저 바디(210)의 하면으로 노출되는 하단이 제1 하부 패턴(222)과 접속될 수 있다.
이에 제1 비아(224)는 제1 하부 패턴(222)과 제1 상부 패턴을 물리적 및 전기적으로 연결할 수 있다.
제2 외부 단자(230)는 제2 하부 패턴(232)과 제2 상부 패턴을 포함한다.
제2 하부 패턴(232)은 인터포저 바디(210)의 하면에 제1 하부 패턴(222)과 X방향으로 이격되게 배치되어 기판에 실장시 단자의 역할을 할 수 있다.
이때, 제2 하부 패턴(232)은 X방향으로 인터포저 바디(210)의 타 단면 쪽에 배치되고, 인터포저 바디(210)의 타 단면과 양 측면을 통해 노출되도록 배치될 수 있다.
또한, 제2 하면 패턴(232)의 두께는 좌우 대칭성 및 설계대로 정확한 형상을 형성할 수 있도록 10㎛ 이하일 수 있다.
제2 하면 패턴(232)의 두께가 10㎛를 초과하면 제2 하면 패턴(232)이 좌우 대칭으로 이루어지지 않거나 설계대로의 형상이 제대로 구현되지 않는 문제가 발생할 수 있다.
구체적으로, 제2 하면 패턴(232)의 좌우 대칭성이 좋지 않거나 설계대로 정확한 형상이 형성되지 않으면, 인터포저의 전극 형상 불량이 발생하게 되고, 이로 인해 인터포저 자체 도금 공정 및 커패시터 접합 후 추가 도금 공정 등을 진행할 때 전극 번짐으로 인한 쇼트 불량 또는 IR 불량 등이 발생될 수 있다.
또한, 적층 커패시터 위에 인터포저를 배치하는 SMT 작업시 인터포저가 한쪽으로 기울어지는 칩 툼스톤 불량 또는 적층형 커패시터의 바깥쪽으로 인터포저 중 일부가 돌출되는 칩 틀어짐 현상과 같은 불량이 발생할 수 있다.
따라서, 본 실시 예에 따르면, 제2 하면 전극 패턴의 형상을 확보하여 인터포저의 SMT 작업시 발생하는 불량을 감소시킬 수 있다.
상기 제2 상부 패턴은 적층형 커패시터(100)의 제2 외부 전극(132)의 제2 밴드부(132b)가 접합되는 부분으로, 제2 하부 패턴(232)과 Z방향으로 마주보게 배치될 수 있으며, 제2 형상 확보층(231)과 제2 어쿠스틱 노이즈 저감층(233)을 포함한다.
제2 형상 확보층(231)은 인터포저 바디(210)의 상면에 제1 형상 확보층(221)과 X방향으로 이격되게 배치되고, 얇게 형성됨으로써 SMT의 대칭성 확보가 가능한 제2 상부 패턴의 형상 및 면적이 설계대로 형성될 수 있도록 하는 역할을 할 수 있다.
따라서, 본 실시 예에 따르면, 제2 형상 확보층에 의해 제2 하면 패턴에서와 같이 인터포저의 SMT 작업시 발생하는 불량을 감소시킬 수 있다.
이때 제2 형상 확보층(231)은 인터포저 바디(210)의 타 단면과 양 측면을 통해 노출되도록 배치될 수 있다.
제2 어쿠스틱 노이즈 저감층(233)은 제2 형상 확보층(231)의 상면에 배치되어 제2 밴드부(132b)와 접속되는 부분이고, 적층형 커패시터(100)로부터 전달되는 진동을 저감시키는 범퍼의 역할을 할 수 있다.
이때, 제2 어쿠스틱 노이즈 저감층(233)과 제2 밴드부(132b) 사이에는 도전성 접합재(320)가 배치되어 제2 외부 단자(230)와 제2 외부 전극(132)을 서로 접합할 수 있다.
이러한 도전성 접합제(320)는 고융점 솔더 등으로 이루어질 수 있다.
그리고, 제2 외부 단자(230)는 상단과 하단이 노출되도록 인터포저 바디(210)를 Z방향로 관통하는 제2 비아(234)를 가질 수 있다.
제2 비아(234)는, 인터포저 바디(210)의 상면으로 노출되는 상단이 제2 형상 확보층(231)과 접속될 수 있고, 인터포저 바디(210)의 하면으로 노출되는 하단이 제2 하부 패턴(232)과 접속될 수 있다.
이에 제2 비아(234)는 제2 하부 패턴(232)과 제2 상부 패턴을 물리적 및 전기적으로 연결할 수 있다.
이때, 제1 및 제2 상부 패턴은, 제1 및 제2 형상 확보층(221, 231)의 두께가 각각 10㎛ 이하일 수 있고, 제1 및 제2 어쿠스틱 노이즈 저감층(223, 233)의 두께가 각각 5㎛ 이하일 수 있다.
즉, 인터포저 바디(210)의 상면에 X방향으로 서로 이격되게 도전성 페이스트를 1회 인쇄하되 두께가 10㎛ 이하로 인쇄하여 균일한 형상으로 된 제1 및 제2 형상 확보층(221, 231)을 형성하고, 제1 및 제2 상부 패턴의 두께를 더 증가시키기 위해 제1 및 제2 형상 확보층(221, 231) 위에 20㎛ 이하로 도전성 페이스트를 각각 추가로 인쇄하여 제1 및 제2 어쿠스틱 노이즈 저감층(223, 233)을 각각 형성하는 것이다.
이때, 제1 및 제2 형상 확보층(221, 231)의 두께가 10㎛를 초과하면 제1 및 제2 형상 확보층(221, 231)의 형상 및 면적이 설계대로 형성되지 않고 제1 및 제2 상부 패턴의 두께 편차가 발생하거나 표면이 평평하지 못하게 되는 문제가 발생할 수 있고, 제1 및 제2 어쿠스틱 노이즈 저감층(223, 233)의 두께가 20㎛를 초과하면 어쿠스틱 노이즈 저감 효과가 저하되는 문제가 발생할 수 있다.
한편, 이러한 인터포저를 형성하기 위해서는, 먼저 세라믹 기판 위에 레이저 스크라이빙((Laser Scribing) 공법을 통해 분할 슬릿(Slit)을 형성한 후 전극 패턴을 인쇄하여 소성하고, 칩 크기로 분할한 후 PCB 기판과의 부착성을 위해 도금층을 형성한다.
다음으로, 인터포저는 비아 홀 가공된 세라믹 기판 위에 DFR(Dry Film PhotoResiste)을 도포하고 노광을 통해 전극 패턴을 형성한 후 니켈-크롬 등의 시드 금속을 스퍼터링 공법으로 도포한다.
그 후 DFR을 제거하고 다이싱(Dicing)으로 칩으로 분할하여 도금층을 형성한다.
다음으로, 인쇄 공법과 포토레지스트 공법을 접목시켜, 스트립퍼플 페이스트(Strippable paste)를 포토레지스트 공법에 적용하여 페이스트 인쇄 후 노출면에 금속 스퍼터링으로 외부 단자를 생성시킨 후, 스트리퍼블 페이스트를 제거한다. 이에 공정 리드 타임이 빠르고 대량 생산에 유리하면서도 다양한 구조의 칩 형상을 만들 수 있다.
도 8을 보면, 전자 부품(101)이 기판(410)에 실장된 상태에서 전자 부품(101)에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 커패시터 바디(110)는 Z방향으로 팽창과 수축을 하게 된다.
이에 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 커패시터 바디(110)의 Z방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 되고, 이러한 수축과 팽창은 진동을 발생시키게 된다.
그리고, 상기 진동은 제 1 및 제2 외부 전극(131, 132)과 제1 및 제2 외부 단자(220, 230)를 통해 기판(410)에 전달되고, 이에 기판(410)으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.
도 8에서 도면부호 421과 422는 제1 및 제2 외부 단자(220, 230)의 제1 및 제2 하부 패턴(222, 232)이 각각 접촉되어 접속되는 제1 및 제2 랜드 패턴을 나타내고, 도면부호 310, 320, 431 및 432는 모두 도전성 접합재를 나타낸다
도 9는 인터포저의 유무 및 인터포저의 상부 패턴의 구조에 따른 적층형 커패시터의 어쿠스틱 노이즈를 비교하여 나타낸 것이다.
도 9에서 비교 예 1은 인터포저가 없이 적층형 커패시터를 기판에 직접 실장하는 경우이고, 비교 예 2는 종래의 구조로서 인터포저의 상부 패턴을 2층 구조가 아닌 1층 구조로 하고 적층형 커패시터의 하측에 부착하여 기판에 실장하는 경우이고, 실시 예 1은 도 8에서와 같이 인터포저(200)의 제1 및 제2 상부 패턴을 제1 및 제2 형상 확보층(221, 231)과 제1 및 제2 어쿠스틱 노이즈 저감층(223, 233)의 2층 구조로 형성하여 기판에 실장하는 경우이다.
본 실시 예의 인터포저(200)는 적층형 커패시터(100)의 실장 방향인 제1 면 측에 부착되어 적층형 커패시터(100)의 진동이 기판(410)으로 전달되는 것을 막아주는 역할을 하여 적층형 커패시터(100)의 어쿠스틱 노이즈를 감소시킬 수 있다
도 9를 참조하면, 비교 예 1의 경우, 어쿠스틱 노이즈가 약 44dB 수준으로 발생하는 것을 알 수 있다.
또한, 비교 예 2의 경우, 어쿠스틱 노이즈가 약 37db까지 저감되어 인터포저에 의해 어쿠스틱 노이즈가 비교 예 1에 비해 낮아지는 것을 확인할 수 있다.
그리고, 실시 예 1의 경우, 동일한 두께의 1층으로 된 상부 패턴을 형성하는 비교 예 1과 비교할 때, 어쿠스틱 노이즈를 약 31dB까지 크게 저감시킬 수 있음을 확인할 수 다.
한편, 본 실시 예에서, 제1 및 제2 어쿠스틱 노이즈 저감층(223, 233)은 X-Y축 면적이 제1 및 제2 형상 확보층(221, 231)과 각각 동일한 면적으로 형성될 수 있다.
다른 실시 예로서, 도 10 및 도 11에서와 같이, 제1 및 제2 어쿠스틱 노이즈 저감층(223', 233')은 X-Y축 면적이 제1 및 제2 형상 확보층(221, 231)의 면적 보다 각각 작게 형성될 수 있다.
이때, 제1 상부 패턴은, 제1 형상 확보층(221)의 면적 대비 제1 어쿠스틱 노이즈 저감층(223')의 면적 비 또는 제2 형상 확보층(231)의 면적 대비 제2 어쿠스틱 노이즈 저감층(233')의 면적 비가 81.43%를 초과할 수 있다.
제1 형상 확보층(221)의 면적 대비 제1 어쿠스틱 노이즈 저감층(223')의 면적 비가 81.43%를 초과하면 인터포저의 외관에서 불량이 발생할 수 있다.
제2 형상 확보층(231)의 면적 대비 제2 어쿠스틱 노이즈 저감층(233')의 면적 비가 81.43%를 초과하면 인터포저의 외관에서 불량이 발생할 수 있다.
한편, 제1 및 제2 외부 단자(220, 230)의 표면에는 필요시 도금층이 더 형성될 수 있다.
상기 도금층은, 니켈 도금층과, 상기 니켈 도금층을 커버하는 주석 도금층을 포함할 수 있다.
다른 실시 예로서, 도 12 및 도 13에서와 같이, 인터포저는 마킹부(330)를 더 포함할 수 있다.
마킹부(330)는, 인터포저 바디(210)의 상면에서 제1 및 제2 상부 패턴 사이에 배치된다.
이때, 마킹부(330)는 X방향으로 양단이 제1 및 제2 상부 패턴 중에서 제1 및 제2 형상 확보층(221, 231)과 각각 접촉될 수 있고, Y방향으로는 인터포저 바디(210)의 양측 선단으로부터 이격되게 형성될 수 있다.
또한, 마킹부(330)은 에폭시 등의 절연 물질로 형성될 수 있고, 본 발명이 이에 한정되는 것은 아니다.
이러한 마킹부(330)는, 제1 및 제2 외부 단자(220, 230) 간의 쇼트를 방지할 수 있고, 인터포저 바디(210)의 상면에 이물질이 묻는 것을 방지할 수 있고, 더불어, 인터포저 바디(210)의 상하 면의 구분이 가능한 마킹의 역할을 할 수 있다.
아래 표 1은 상부 패턴의 형상 확보층과 어쿠스틱 노이즈 저감층의 X-Y축 방향의 면적 비율에 따른 인터포저 외관의 불량률의 변화를 나타낸 것이다. 본 실시 예에서는 #1, #2, #3 마다 각각 1000개씩의 제품을 실험하여 불량률을 측정하였다.
여기서, 인터포저 기판의 사이즈는 길이와 폭이 각각 1.18mm와 1.66mm이다.
| # | 형상 확보층의 면적층의 길이/폭/면적 (mm) |
어쿠스틱 노이즈 저감층의 길이/폭/면적 (mm) |
어쿠스틱 노이즈 저감층의 면적 /형상확보층의 면적(%) |
인터포저 외관 불량률(%) |
| 1 | 1.080/0.390/ 0.421 |
0.980/0.370/ 0.363 |
85.23 | 1.5% |
| 2 | 1.100/0.320/0.352 | 1.000/0.300/0.300 | 85.23 | 1.0% |
| 3 | 1.080/0.390/0.421 | 0.980/0.350/ 0.343 |
81.43 | 0% |
표 1을 참조하면, 형상확보층의 면적 대비 어쿠스틱 노이즈 저감층의 면적이 81.43%를 초과하는 샘플 1과 2의 경우 인터포저의 외관에서 불량이 발생하는 것을 확인할 수 있다.
한편, 제1 및 제2 외부 단자(220, 230)의 표면에는 필요시 도금층이 더 형성될 수 있다.
상기 도금층은, 니켈 도금층과, 상기 니켈 도금층을 커버하는 주석 도금층을 포함할 수 있다.
또한, 도금층을 형성한 이후에, 제1 및 제2 상부 패턴의 X방향의 각각의 길이는 0.450 내지 0.600mm로 설정할 수 있다. 만약, 제1 또는 제2 상부 패턴의 X방향의 길이가 0.450mm 미만이면 외부 전극과의 전기적 연결성이 저하될 수 있고, 제1 또는 제2 상부 패턴의 X방향의 길이가 0.600mm을 초과하면 후술하는 바와 같이 상부 패턴에 도금 공정을 진행할 때 상부 패턴의 X방향의 길이가 더 증가되면서 외관 불량이 더 심화될 수 있다.
본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것은 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
101: 전자 부품
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
200: 인터포저
210: 인터포저 바디
220, 230: 제1 및 제2 외부 단자
221, 231: 제1 및 제2 형상 확보층
222, 232: 제1 및 제2 하부 패턴
223, 233: 제1 및 제2 어쿠스틱 노이즈 저감층
224, 234: 제1 및 제2 비아
310, 320: 도전성 접합제
330: 마킹부
410: 기판
421, 422: 제1 및 제2 랜드 패턴
101: 전자 부품
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
200: 인터포저
210: 인터포저 바디
220, 230: 제1 및 제2 외부 단자
221, 231: 제1 및 제2 형상 확보층
222, 232: 제1 및 제2 하부 패턴
223, 233: 제1 및 제2 어쿠스틱 노이즈 저감층
224, 234: 제1 및 제2 비아
310, 320: 도전성 접합제
330: 마킹부
410: 기판
421, 422: 제1 및 제2 랜드 패턴
Claims (16)
- 인터포저 바디;
상기 인터포저 바디 하면에 서로 이격되게 배치되는 제1 및 제2 하부 패턴; 및
상기 인터포저 바디 상면에 서로 이격되게 배치되는 제1 및 제2 상부 패턴; 을 포함하고,
상기 제1 및 제2 상부 패턴은, 상기 인터포저 바디 상면에 서로 이격되게 배치되는 제1 및 제2 형상 확보층과, 상기 제1 및 제2 형상 확보층 위에 각각 배치되는 제1 및 제2 어쿠스틱 노이즈 저감층을 각각 포함하는 인터포저.
- 제1항에 있어서,
상기 제1 및 제2 하면 패턴의 두께가 각각 10㎛ 이하인 인터포저.
- 제1항에 있어서,
상기 제1 및 제2 상부 패턴은, 상기 제1 및 제2 형상 확보층의 두께가 각각 10㎛ 이하이고, 상기 제1 및 제2 어쿠스틱 노이즈 저감층의 두께가 각각 20㎛ 이하인 인터포저.
- 제1항에 있어서,
상기 제1 및 제2 상부 패턴은, 상기 제1 및 제2 어쿠스틱 노이즈 저감층의 면적이 상기 제1 및 제2 형상 확보층의 면적 보다 각각 작게 형성되는 인터포저.
- 제4항에 있어서,
상기 제1 형상 확보층의 면적 대비 상기 제1 어쿠스틱 노이즈 저감층의 면적 비 또는 상기 제2 형상 확보층의 면적 대비 상기 제2 어쿠스틱 노이즈 저감층의 면적 비가 81.43%를 초과하는 인터포저.
- 제1항에 있어서,
상기 인터포저 바디의 상면에서 상기 제1 및 제2 상부 패턴 사이에 배치되는 마킹부를 더 포함하는 인터포저.
- 제1항에 있어서,
상기 제1 및 제2 외부 단자의 표면에 형성되는 도금층을 더 포함하는 인터포저.
- 제7항에 있어서,
상기 인터포저의 길이 방향으로 상기 제1 및 제2 상부 패턴의 각각의 길이가 0.450 내지 0.600mm인 인터포저.
- 커패시터 바디와 상기 커패시터 바디의 양단에 각각 형성되는 제1 및 제2 외부 전극을 포함하는 적층형 커패시터; 및
인터포저 바디와 상기 인터포저 바디의 양단에 각각 형성되는 제1 및 제2 외부 단자를 포함하는 인터포저; 를 포함하고,
상기 인터포저의 제1 및 제2 외부 단자는, 상기 인터포저 바디 하면에 서로 이격되게 배치되는 제1 및 제2 하부 패턴; 및 상기 인터포저 바디 상면에 서로 이격되게 배치되고, 상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 상부 패턴; 을 각각 포함하고,
상기 제1 및 제2 상부 패턴은, 상기 인터포저 바디 상면에 서로 이격되게 배치되는 제1 및 제2 형상 확보층과, 상기 제1 및 제2 형상 확보층 위에 각각 배치되는 제1 및 제2 어쿠스틱 노이즈 저감층을 각각 포함하는 전자 부품.
- 제9항에 있어서,
상기 인터포저의 상기 제1 및 제2 하면 패턴의 두께가 각각 10㎛ 이하인 전자 부품.
- 제9항에 있어서,
상기 인터포저의 상기 제1 및 제2 상부 패턴은, 상기 제1 및 제2 형상 확보층의 두께가 각각 10㎛ 이하이고, 상기 제1 및 제2 어쿠스틱 노이즈 저감층의 두께가 각각 20㎛ 이하인 전자 부품.
- 제9항에 있어서,
상기 인터포저의 상기 제1 및 제2 상부 패턴은, 상기 제1 및 제2 어쿠스틱 노이즈 저감층의 면적이 상기 제1 및 제2 형상 확보층의 면적 보다 각각 작게 형성되는 전자 부품.
- 제12항에 있어서,
상기 제1 형상 확보층의 면적 대비 상기 제1 어쿠스틱 노이즈 저감층의 면적 비 또는 상기 제2 형상 확보층의 면적 대비 상기 제2 어쿠스틱 노이즈 저감층의 면적 비가 81.42%를 초과하는 전자 부품.
- 제9항에 있어서,
상기 인터포저 바디의 상면에서 상기 제1 및 제2 상부 패턴 사이에 배치되는 마킹부를 더 포함하는 전자 부품.
- 제9항에 있어서,
상기 적층형 커패시터의 상기 커패시터 바디는, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고,
상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되어 제1 및 제2 외부 전극과 각각 접속되는 전자 부품.
- 제15항에 있어서, 상기 제1 및 제2 외부 전극은,
상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 머리부; 및
상기 제1 및 제2 머리부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부; 를 각각 포함하는 전자 부품.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190048884A KR102127803B1 (ko) | 2019-04-26 | 2019-04-26 | 인터포저 및 이 인터포저를 포함하는 전자 부품 |
| US16/593,692 US11264166B2 (en) | 2019-04-26 | 2019-10-04 | Interposer and electronic component including the same |
| CN202210621132.0A CN115083778A (zh) | 2019-04-26 | 2019-12-11 | 中介体及包括该中介体的电子组件 |
| CN201911266650.XA CN111863450B (zh) | 2019-04-26 | 2019-12-11 | 中介体及包括该中介体的电子组件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190048884A KR102127803B1 (ko) | 2019-04-26 | 2019-04-26 | 인터포저 및 이 인터포저를 포함하는 전자 부품 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR102127803B1 true KR102127803B1 (ko) | 2020-06-29 |
Family
ID=71400732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190048884A KR102127803B1 (ko) | 2019-04-26 | 2019-04-26 | 인터포저 및 이 인터포저를 포함하는 전자 부품 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11264166B2 (ko) |
| KR (1) | KR102127803B1 (ko) |
| CN (2) | CN111863450B (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021174863A (ja) * | 2020-04-24 | 2021-11-01 | 株式会社村田製作所 | 積層セラミックコンデンサ |
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| JP2022183974A (ja) * | 2021-05-31 | 2022-12-13 | 株式会社村田製作所 | 電子部品 |
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| KR101309479B1 (ko) | 2012-05-30 | 2013-09-23 | 삼성전기주식회사 | 적층 칩 전자부품, 그 실장 기판 및 포장체 |
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| KR20150051668A (ko) | 2013-11-05 | 2015-05-13 | 삼성전기주식회사 | 적층 세라믹 전자 부품 및 적층 세라믹 전자 부품의 실장 기판 |
| KR20150089277A (ko) | 2014-01-27 | 2015-08-05 | 삼성전기주식회사 | 적층 세라믹 전자 부품 및 그 실장 기판 |
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| KR101934579B1 (ko) * | 2017-07-15 | 2019-01-02 | 조인셋 주식회사 | 표면실장기술에 부응하는 인터포저 및 이를 응용한 세라믹 부품 어셈블리 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101395715B (zh) * | 2006-03-07 | 2010-10-13 | 日本电气株式会社 | 电子器件封装、模块以及电子器件 |
| KR100826391B1 (ko) * | 2006-07-18 | 2008-05-02 | 삼성전기주식회사 | 칩형 고체 전해콘덴서 |
| JP6014581B2 (ja) * | 2013-02-18 | 2016-10-25 | 太陽誘電株式会社 | インターポーザ付き積層セラミックコンデンサと、積層セラミックコンデンサ用インターポーザ |
| KR101630029B1 (ko) | 2014-03-07 | 2016-06-13 | 삼성전기주식회사 | 적층 세라믹 전자부품 및 적층 세라믹 전자부품의 실장 기판 |
| KR20150118385A (ko) * | 2014-04-14 | 2015-10-22 | 삼성전기주식회사 | 적층 세라믹 커패시터, 그 제조 방법 및 그 실장 기판 |
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| JP2017005221A (ja) * | 2015-06-16 | 2017-01-05 | 株式会社村田製作所 | 複合電子部品 |
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| US10062511B1 (en) | 2017-06-08 | 2018-08-28 | Samsung Electro-Mechanics Co., Ltd. | Multilayer electronic component and board having the same |
-
2019
- 2019-04-26 KR KR1020190048884A patent/KR102127803B1/ko active IP Right Grant
- 2019-10-04 US US16/593,692 patent/US11264166B2/en active Active
- 2019-12-11 CN CN201911266650.XA patent/CN111863450B/zh active Active
- 2019-12-11 CN CN202210621132.0A patent/CN115083778A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101309479B1 (ko) | 2012-05-30 | 2013-09-23 | 삼성전기주식회사 | 적층 칩 전자부품, 그 실장 기판 및 포장체 |
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| KR20150051668A (ko) | 2013-11-05 | 2015-05-13 | 삼성전기주식회사 | 적층 세라믹 전자 부품 및 적층 세라믹 전자 부품의 실장 기판 |
| KR20150089277A (ko) | 2014-01-27 | 2015-08-05 | 삼성전기주식회사 | 적층 세라믹 전자 부품 및 그 실장 기판 |
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| KR101934579B1 (ko) * | 2017-07-15 | 2019-01-02 | 조인셋 주식회사 | 표면실장기술에 부응하는 인터포저 및 이를 응용한 세라믹 부품 어셈블리 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN115083778A (zh) | 2022-09-20 |
| US11264166B2 (en) | 2022-03-01 |
| US20200343044A1 (en) | 2020-10-29 |
| CN111863450B (zh) | 2022-06-21 |
| CN111863450A (zh) | 2020-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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