JP2014103371A - 積層セラミックキャパシタ、積層セラミックキャパシタの回路基板実装構造及び積層セラミックキャパシタの包装体 - Google Patents

Abstract

【課題】積層セラミックキャパシタ、その回路基板実装構造及び積層セラミックキャパシタの包装体に関する。
【解決手段】複数の誘電体層が積層されるセラミック本体と、誘電体層を挟んで上記本体の両端面から交互に露出して形成された複数の第１及び第２内部電極を含んで容量が形成されるアクティブ層と、アクティブ層の上部及び下部に形成される上部及び下部カバー層と、上記本体の両端面を覆って形成される第１及び第２外部電極と、アクティブ層の内部において第１及び第２外部電極から長さ方向の内側に延長して第１及び第２内部電極に各々対向する複数の第１及び第２ダミー電極とを含み、上記本体の全体厚さの１／２をＡ、下部及び上部カバー層の厚さをＢ、Ｄ、アクティブ層の全体厚さの１／２をＣと規定したとき、アクティブ層の中心部が上記本体の中心部から外れる割合（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５を満たす積層セラミックキャパシタを提供する。
【選択図】図１

Description

本発明は、積層セラミックキャパシタ、積層セラミックキャパシタの回路基板実装構造及び積層セラミックキャパシタの包装体に関する。

積層チップ電子部品の一つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ；Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ；Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、個人携帯用端末機（ＰＤＡ；Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）及び携帯電話などの各種電子製品の印刷回路基板に装着されて電気を充電又は放電させる機能を果すチップ形態のコンデンサである。

このような積層セラミックキャパシタ（ＭＬＣＣ；Ｍｕｌｔｉ‐Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型でかつ高容量が保障され、実装が容易であるという長所により、様々な電子装置の部品として用いられることができる。

上記積層セラミックキャパシタは、複数の誘電体層と、上記誘電体層の間に互いに異なる極性の内部電極が交互に積層された構造を有することができる。

このような誘電体層は圧電性及び電歪性を有するため、積層セラミックキャパシタに直流又は交流電圧が印加される際に上記内部電極の間で圧電現象が生じ、振動が起こり得る。

このような振動は、積層セラミックキャパシタの外部電極を介して上記積層セラミックキャパシタが実装された印刷回路基板に伝達され、上記印刷回路基板の全体が音響反射面となり、雑音となる振動音を発生させる。

上記振動音は人に不快感を与える２０〜２００００Ｈｚ領域の可聴周波数に該当するおそれがあり、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）と言う。

上記アコースティックノイズを減少させるために、積層セラミックキャパシタ内に形成される内部電極の印刷回路基板への実装方向に対する研究が進められてきた。

より詳細には、内部電極が上記印刷回路基板に垂直な方向性を有するように積層セラミックキャパシタを印刷回路基板に実装すると、内部電極が印刷回路基板に水平な方向性を有するように実装する場合よりもアコースティックノイズが減少するということである。

しかし、内部電極が印刷回路基板に垂直な方向性を有するように積層セラミックキャパシタを印刷回路基板に実装してアコースティックノイズを測定しても騒音水準が一定水準以上になるため、アコースティックノイズをさらに低減させることができる方法が求められている。

当技術分野において、積層セラミックキャパシタを印刷回路基板に実装する際に圧電現象による振動によって発生する騒音をさらに減少させることができる方法が求められてきた。

本発明の一側面は、複数の誘電体層が積層されるセラミック本体と、上記誘電体層を挟んで上記セラミック本体の両端面から交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成されるアクティブ層と、上記アクティブ層の上部に形成される上部カバー層と、上記アクティブ層の下部に形成され、上記上部カバー層より大きい厚さを有する下部カバー層と、上記セラミック本体の両端面を覆うように形成される第１及び第２外部電極と、上記アクティブ層の内部において上記第１及び第２外部電極から長さ方向の内側に延長して上記第１及び第２内部電極にそれぞれ対向する複数の第１及び第２ダミー電極と、を含み、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記アクティブ層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定したときに、上記アクティブ層の中心部が上記セラミック本体の中心部から外れる割合（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす積層セラミックキャパシタを提供する。

本発明の一実施例において、上記上部カバー層の厚さ（Ｄ）と上記下部カバー層の厚さ（Ｂ）との割合Ｄ／Ｂが０．０２１≦Ｄ／Ｂ≦０．４２５の範囲を満たすことができる。

本発明の一実施例において、上記セラミック本体の厚さの１／２（Ａ）に対する上記下部カバー層の厚さ（Ｂ）の割合Ｂ／Ａが０．３６５≦Ｂ／Ａ≦１．５２３の範囲を満たすことができる。

本発明の一実施例において、上記下部カバー層の厚さ（Ｂ）に対する上記アクティブ層の厚さの１／２（Ｃ）の割合Ｃ／Ｂが０．１４６≦Ｃ／Ｂ≦２．１７６の範囲を満たすことができる。

本発明の一実施例において、上記下部カバー層がダミーパターンを含み、上記ダミーパターンは、上記第１及び第２外部電極から長さ方向の内側にそれぞれ延長して互いに対向する第１及び第２ダミーパターンからなることができる。

本発明の一実施例において、上記第１及び第２ダミーパターンは同一の長さに形成されることができる。

本発明の一実施例において、上記ダミーパターンの全体厚さを（Ｅ）と規定したときに、上記下部カバー層の厚さ（Ｂ）に対する上記ダミーパターンの全体厚さ（Ｅ）の割合Ｅ／Ｂが０．３≦Ｅ／Ｂ≦１の範囲を満たすことができる。

本発明の一実施例において、電圧印加時に上記アクティブ層の中心部で発生する変形率と上記下部カバー層で発生する変形率との差により、上記セラミック本体の両端面に形成される変曲点が上記セラミック本体の厚さの中心部以下に形成されることができる。

本発明の他の側面は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられる積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、複数の誘電体層が積層されるセラミック本体と、上記誘電体層を挟んで上記セラミック本体の両端面から交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成されるアクティブ層と、上記アクティブ層の上部に形成される上部カバー層と、上記アクティブ層の下部に上記上部カバー層より厚く形成される下部カバー層と、上記セラミック本体の両端面に形成されて上記第１及び第２内部電極の露出した部分と電気的に連結され、上記第１及び第２電極パットと半田付けによって連結される第１及び第２外部電極と、上記アクティブ層の内部において上記第１及び第２外部電極から長さ方向の内側に延長して上記第１及び第２内部電極にそれぞれ対向する複数の第１及び第２ダミー電極と、を含み、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記アクティブ層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定したときに、上記アクティブ層の中心部が上記セラミック本体の中心部から外れる割合（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす積層セラミックキャパシタの回路基板実装構造を提供する。

本発明の一実施例において、上記下部カバー層がダミーパターンを含み、上記ダミーパターンは、上記第１及び第２外部電極から長さ方向の内側にそれぞれ延長して互いに対向する第１及び第２ダミーパターンからなることができる。

本発明の一実施例において、電圧印加時に上記アクティブ層の中心部で発生する変形率と上記下部カバー層で発生する変形率との差により、上記セラミック本体の両端面に形成される変曲点が上記半田付けの高さ以下に形成されることができる。

本発明のさらに他の側面は、複数の誘電体層が積層されるセラミック本体と、上記誘電体層を挟んで上記セラミック本体の両端面から交互に露出するように形成された複数の第１及び第２内部電極を有するアクティブ層と、上記アクティブ層の上部に形成される上部カバー層と、上記アクティブ層の下部に上記上部カバー層より厚く形成される下部カバー層と、上記セラミック本体の両端面に形成されて上記第１及び第２内部電極の露出した部分と電気的に連結される第１及び第２外部電極と、上記アクティブ層の内部において上記第１及び第２外部電極から長さ方向の内側に延長して上記第１及び第２内部電極にそれぞれ対向する複数の第１及び第２ダミー電極と、を含み、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記アクティブ層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定したときに、上記アクティブ層の中心部が上記セラミック本体の中心部から外れる割合（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす少なくとも一つの積層セラミックキャパシタと、上記それぞれの積層セラミックキャパシタを下部カバー層が底面に向かうように収納する複数の収納部が形成された包装シートと、を含む積層セラミックキャパシタの包装体を提供する。

本発明の一実施例において、上記積層セラミックキャパシタが収納された収納部を密封するように上記包装シートの一面に付着された包装膜をさらに含むことができる。

本発明の一実施例において、上記包装シートはリールタイプに巻線して形成されることができる。

本発明の一実施形態によると、アクティブ層の内部にダミー電極を形成して、上記ダミー電極の長さ方向への膨張によって積層セラミックキャパシタに発生する振動を抑制することにより、印刷回路基板で発生するアコースティックノイズを著しく減少させることができる効果がある。

本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に図示した斜視図である。 図１の積層セラミックキャパシタを長さ方向に切断して図示した断面図である。 図１の積層セラミックキャパシタに含まれる構成要素の寸法関係を説明するために、積層セラミックキャパシタを長さ方向に切断して概略的に図示した断面図である。 本発明の他の実施形態による積層セラミックキャパシタを長さ方向に切断して図示した断面図である。 図１の積層セラミックキャパシタが印刷回路基板に実装された状態を図示した斜視図である。 図５の積層セラミックキャパシタ及び印刷回路基板を長さ方向に切断して図示した断面図である。 図５の積層セラミックキャパシタが印刷回路基板に実装された状態で電圧が印加されて積層セラミックキャパシタが変形される状態を概略的に図示した断面図である。 本発明の一実施形態による積層セラミックキャパシタが包装体に実装される状態を概略的に図示した斜視図である。 図８の包装体をリール形状に巻取して概略的に図示した断面図である。

以下、添付の図面を参照して本発明の好ましい実施形態を説明する。

但し、本発明の実施形態は様々な他の形態に変形することができ、本発明の範囲は以下で説明する実施形態に限定されるものではない。

また、本発明の実施形態は当技術分野において平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。

従って、図面における要素の形状及び大きさ等はより明確な説明のために誇張されることがある。

また、各実施例の図面に示された同一の思想の範囲内の機能が同一の構成要素には同一の参照符号を用いて説明する。

本発明の実施例を明確に説明するために六面体の方向を定義すると、図面上に表示されたＬ、Ｗ及びＴはそれぞれ、長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は誘電体層が積層された積層方向と同一の概念に用いられることができる。

また、本実施形態において、説明の便宜上、セラミック本体の長さ方向に第１及び第２外部電極が形成される面を左右両端面と設定し、これと垂直に交差する面を左右側面と設定して併せて説明する。

[積層セラミックキャパシタ]
図１及び図２を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、複数の第１及び第２内部電極１２１、１２２を有するアクティブ層１１５と、アクティブ層１１５の上部及び下部にそれぞれ形成される上部及び下部カバー層１１２、１１３と、セラミック本体１１０の両端面を覆うように形成される第１及び第２外部電極１３１、１３２と、を含む。

アクティブ層１１５の内部には、第１及び第２外部電極１３１、１３２から長さ方向の内側に延長して第１及び第２内部電極１２１、１２２にそれぞれ対向する複数の第１及び第２ダミー電極１２３、１２４が形成されることができる。

セラミック本体１１０は、複数の誘電体層１１１を積層してから焼成して形成され、このようなセラミック本体１１０の形状、寸法及び誘電体層１１１の積層数は、本実施形態に図示されたものに限定されない。

また、セラミック本体１１０を形成する複数の誘電体層１１１は焼結された状態であり、隣接する誘電体層１１１の間の境界は走査型電子顕微鏡（ＳＥＭ；Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用しなくては確認できないほど一体化されることができる。

このようなセラミック本体１１０は、キャパシタの容量形成に寄与する部分としてのアクティブ層１１５と、上下マージン部としてアクティブ層１１５の上部及び下部にそれぞれ形成される上部及び下部カバー層１１２、１１３と、で構成されることができる。

アクティブ層１１５は、誘電体層１１１を挟んで複数の第１及び第２内部電極１２１、１２２を繰り返して積層して形成されることができる。

この際、誘電体層１１１の厚さは積層セラミックキャパシタ１００の容量設計に合わせて任意に変更することができ、好ましくは、１層の厚さは焼成後に０．０１〜１．００μｍになるように構成することができるが、本発明はこれに限定されるものではない。

また、誘電体層１１１は、高誘電率を有するセラミック粉末、例えばチタン酸バリウム（ＢａＴｉＯ_３）系又はチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末を含むことができるが、本発明はこれに限定されるものではない。

上部及び下部カバー層１１２、１１３は、内部電極を含まないこと以外は、誘電体層１１１と同一の材質及び構成を有することができる。

上部及び下部カバー層１１２、１１３は、単一の誘電体層又は二つ以上の誘電体層をアクティブ層１１５の上下面にそれぞれ上下方向に積層して形成することができ、基本的に、物理的又は化学的なストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する機能を果たすことができる。

また、下部カバー層１１３は、上部カバー層１１２より誘電体層の積層数を増やすことにより、上部カバー層１１２より大きい厚さを有することができる。

第１及び第２内部電極１２１、１２２は、互いに異なる極性を有する一対の電極であって、誘電体層１１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷して、誘電体層１１１の積層方向に沿って両端面から交互に露出するように形成されることができ、中間に配置された誘電体層１１１によって互いに電気的に絶縁されることができる。

このように形成される第１及び第２内部電極１２１、１２２は、セラミック本体１１０の両端面から交互に露出する部分が、第１及び第２外部電極１３１、１３２とそれぞれ電気的に連結されることができる。

従って、第１及び第２外部電極１３１、１３２に電圧を印加すると、互いに対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積され、この際、積層セラミックキャパシタ１００の静電容量は、第１及び第２内部電極１２１、１２２が互いに重なる領域の面積に比例する。

このような第１及び第２内部電極１２１、１２２の厚さは用途に応じて決定されることができる。例えば、セラミック本体１１０の大きさを考慮して、０．２〜１．０μｍの範囲内であるように決定されることができるが、本発明はこれに限定されるものではない。

また、第１及び第２内部電極１２１、１２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はこれらの合金であることができるが、本発明はこれに限定されるものではない。

また、上記導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法などを用いることができるが、本発明はこれに限定されるものではない。

第１及び第２ダミー電極１２３、１２４は、アクティブ層１１５の内部において、好ましくは、第１及び第２内部電極１２１、１２２と同一の水平面上に位置し、第１及び第２内部電極１２１、１２２と同一の方法により誘電体層１１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷して、誘電体層１１１の第１及び第２内部電極１２１、１２２が露出する一面と反対の端面から交互に露出するように形成されることができる。

従って、第１内部電極１２１と第１ダミー電極１２３との間のギャップと、第２内部電極１２２と第２ダミー電極１２４との間のギャップが積層方向に沿ってオフセットされることができる。

このような第１及び第２ダミー電極１２３、１２４は、積層セラミックキャパシタのマージン部の電界が長さ方向に印加されると、既存のポアソン効果による第１及び第２外部電極１３１、１３２の頭部の長さ方向への収縮とは反対方向に膨張が発生する。このような膨張作用が第１及び第２外部電極１３１、１３２の収縮作用と互いに相殺して第１及び第２外部電極１３１、１３２の頭部で発生する振動を減少させ、結局、アコースティックノイズをさらに低減させることができる。

第１及び第２外部電極１３１、１３２は、導電性金属を含む導電性ペーストにより形成されることができ、上記導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）又はこれらの合金であることができるが、本発明はこれに限定されるものではない。

以下、本実施形態による積層セラミックキャパシタ１００に含まれる構成要素の寸法とアコースティックノイズの関係について説明する。

図３を参照してセラミック本体１１０の全体厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、アクティブ層１１５の全体厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定する。

ここで、セラミック本体１１０の全体厚さは、セラミック本体１１０の上面Ｓ_Ｔから下面Ｓ_Ｂまでの距離を意味し、アクティブ層１１５の全体厚さは、アクティブ層１１５の最上部に形成された第１内部電極１２１の上面からアクティブ層１１５の最下部に形成された第２内部電極１２２の下面までの距離を意味する。

また、下部カバー層１１３の厚さ（Ｂ）は、アクティブ層１１５の厚さ方向の最下部に形成された第２内部電極１２２の下面からセラミック本体１１０下面Ｓ_Ｂまでの距離を意味し、上部カバー層１１２の厚さ（Ｄ）は、アクティブ層１１５の厚さ方向の最上部に形成された第１内部電極１２１の上面からセラミック本体１１０の上面Ｓ_Ｔまでの距離を意味する。

積層セラミックキャパシタ１００の両端部に形成された第１及び第２外部電極１３１、１３２に異なる極性の電圧が印加されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によってセラミック本体１１０が厚さ方向に膨張及び収縮するようになり、第１及び第２外部電極１３１、１３２の両端部は、ポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によってセラミック本体１１０の厚さ方向の膨張及び収縮とは反対に収縮及び膨張するようになる。

ここで、アクティブ層１１５の中心部は、第１及び第２外部電極１３１、１３２の長さ方向の両端部で最大に膨張及び収縮される部分であり、アコースティックノイズが発生する原因となる。

即ち、本実施形態では、アコースティックノイズを減少させるために、電圧が印加されてアクティブ層１１５の中心部ＣＬ_Ａで発生する変形率と下部カバー層１１３で発生する変形率との差により、セラミック本体１１０の両端面に形成された変曲点（ＰＩ；ｐｏｉｎｔ ｏｆ ｉｎｆｌｅｃｔｉｏｎ）がセラミック本体１１０の厚さの中心部ＣＬ_Ｃ以下に形成されることができる。

この際、アコースティックノイズをさらに減少させるために、アクティブ層１１５の中心部ＣＬ_Ａがセラミック本体１１０の中心部ＣＬ_Ｃから外れる割合（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことが好ましい。

また、上部カバー層１１２の厚さ（Ｄ）と下部カバー層１１３の厚さ（Ｂ）との割合Ｄ／Ｂが０．０２１≦Ｄ／Ｂ≦０．４２５の範囲を満たすことができる。

また、セラミック本体１１０の厚さの１／２（Ａ）に対する下部カバー層１１３の厚さ（Ｂ）の割合Ｂ／Ａが０．３６５≦Ｂ／Ａ≦１．５２３の範囲を満たすことができる。

また、下部カバー層１１３の厚さ（Ｂ）に対するアクティブ層１１５の厚さの１／２（Ｃ）の割合Ｃ／Ｂが０．１４６≦Ｃ／Ｂ≦２．１７６の範囲を満たすことができる。

[積層セラミックキャパシタの変形例]
図４は本発明の他の実施形態による積層セラミックキャパシタを示すものである。

図４を参照すると、本実施形態の積層セラミックキャパシタは、下部カバー層１１３に厚さ方向に沿って複数のダミーパターン１２５をさらに含むことができる。

ダミーパターン１２５は、第１及び第２外部電極１３１、１３２から長さ方向の内側にそれぞれ延長して互いに対向する第１及び第２ダミーパターン１２５ａ、１２５ｂを厚さ方向に所定間隔をおいて形成して構成されることができる。

この際、それぞれの第１及び第２ダミーパターン１２５ａ、１２５ｂは同一の長さに形成されて下部カバー層１１３の中央に厚さ方向にギャップを形成することができる。

上記のように下部カバー層１１３の内部にダミーパターン１２５がさらに適用されると、積層セラミックキャパシタ１００で発生する振動が印刷回路基板に伝達されることをより効果的に遮断してアコースティックノイズをさらに減少させることができる。

[実験例]
本発明の実施例と比較例による積層セラミックキャパシタは、下記のように製作された。

チタン酸バリウム（ＢａＴｉＯ_３）などの粉末を含んでなるスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して、１．８μｍの厚さに製造された複数個のセラミックグリーンシートを準備する。

次に、上記セラミックグリーンシート上に、スクリーンを利用してニッケル内部電極用導電性ペーストを塗布して内部電極を形成する。

上記セラミックグリーンシートを約３７０層程度に積層するが、内部電極が形成されていないセラミックグリーンシートを内部電極が形成されたセラミックグリーンシートの下部に、上部より多く積層した。その後、上記積層体を８５℃及び１０００ｋｇｆ／ｃｍ^２（９８００Ｎ／ｃｍ^２）の圧力条件で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）した。

次に、圧着が完了したセラミック積層体を個別チップの形態に切断し、切断したチップは大気雰囲気で２３０℃にて６０時間維持して脱バインダを行った。

次に、１２００℃にて内部電極が酸化されないように、Ｎｉ／ＮｉＯ平衡酸素分圧より低い１０^−１１〜１０^−１０ａｔｍ（１．０１３×１０^−１２〜１０^−１１ＭＰａ）の酸素分圧下の還元雰囲気で焼成し、外部電極形成及びメッキなどの工程を経て、積層セラミックキャパシタを製作した。

この際、焼成後の積層セラミックキャパシタのチップサイズは、長さ×幅（Ｌ×Ｗ）が約２．０３ｍｍ×１．２６ｍｍ（Ｌ×Ｗ、２０１２サイズ）であった。ここで、製作公差は長さ×幅（Ｌ×Ｗ）が±０．１ｍｍ内の範囲となるように定め、これを満たすと、実験を行ってアコースティックノイズを測定した。

上記表１のデータは、図３のように、積層セラミックキャパシタ１００のセラミック本体１１０の幅方向（Ｗ）の中心部を長さ方向（Ｌ）及び厚さ方向（Ｔ）に切開した断面を走査型電子顕微鏡（ＳＥＭ；Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で撮影した写真を基準として、それぞれの寸法を測定したものである。

ここで、Ａ、Ｂ、Ｃ及びＤは、上述したように、セラミック本体１１０の全体厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、アクティブ層１１５の全体厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定したものである。

また、下部カバー層１１３にダミーパターン１２５が備えられる他の実施形態において、ダミーパターン１２５の全体厚さをＥと規定した。

アコースティックノイズを測定するために、アコースティックノイズ測定用基板当たり一つのサンプル（積層セラミックキャパシタ）を上下方向に区分して印刷回路基板に実装した後、その基板を測定用治具（Ｊｉｇ）に装着した。

そして、ＤＣパワーサプライ（Ｐｏｗｅｒ ｓｕｐｐｌｙ）及び信号発生器（Ｆｕｎｃｔｉｏｎ ｇｅｎｅｒａｔｏｒ）を用いて、測定治具に装着されたサンプルの両端子にＤＣ電圧及び電圧変動を印加した。

その後、上記印刷回路基板の真上に設けられたマイクを用いてアコースティックノイズを測定した。

上記表１において、サンプル１‐１〜１‐３は、下部カバー層１１３の厚さ（Ｂ）と上部カバー層１１２の厚さ（Ｄ）がほぼ類似したカバー対称構造を有する比較例であり、サンプル１‐４〜１‐１４は、上部カバー層１１２の厚さ（Ｄ）が下部カバー層１１３の厚さ（Ｂ）より厚い構造を有する比較例である。

また、サンプル１‐１５は、下部カバー層１１３の厚さ（Ｂ）が上部カバー層１１２の厚さ（Ｄ）より厚い構造を有するがその割合Ｄ／Ｂが０．５５２であり、本実施形態の上限値である０．４２５から外れる比較例である。また、サンプル１‐３５〜１‐３７は、下部カバー層１１３の厚さ（Ｂ）が上部カバー層１１２の厚さ（Ｄ）より厚い構造を有するが、その割合Ｄ／Ｂが０．０２１未満である比較例である。

また、サンプル１‐３８及び１‐３９は、積層セラミックキャパシタに含まれる構成要素の数値関係が本発明の好ましい数値範囲を全て満たすが、アクティブ層１１５にダミー電極１２３、１２４が形成されていない構造を有する比較例である。

さらに、サンプル１‐１６〜１‐３４は、本発明の一実施形態によってアクティブ層１１５にダミー電極１２３、１２４が形成され、本発明の積層セラミックキャパシタに含まれる構成要素の数値関係が好ましい数値範囲を全て満たす実施例である。

サンプル２‐１及び２‐６は、本発明の他の実施形態によってアクティブ層１１５にダミー電極１２３、１２４を有するとともに、下部カバー層１１３にダミーパターン１２５が形成された構造を有する積層セラミックキャパシタであって、このうち、サンプル２‐１及び２‐２は、下部カバー層１１３に対するダミーパターン１２５の全体厚さの割合が本実施形態の好ましい数値範囲の下限値である０．４を外れる比較例であり、サンプル２‐２〜２‐６は、本発明の他の実施形態における下部カバー層１１３に対するダミーパターン１２５の全体厚さの割合が好ましい数値範囲を満たす実施例である。

ここで、（Ｂ＋Ｃ）／Ａの値がほぼ１である場合にはアクティブ層１１５の中心部がセラミック本体１１０の中心部からあまり外れていないことを意味する。

下部カバー層１１３の厚さ（Ｂ）と上部カバー層１１２の厚さ（Ｄ）がほぼ類似したカバー対称構造を有するサンプル１‐１〜１‐３の（Ｂ＋Ｃ）／Ａ 値がほぼ１であり、アコースティックノイズが３０ｄＢ以上と高いことが分かる。

（Ｂ＋Ｃ）／Ａ 値が１より大きい場合にはアクティブ層１１５の中心部がセラミック本体１１０の中心部から上部方向に外れていることを意味し、（Ｂ＋Ｃ）／Ａ 値が１より小さい場合にはアクティブ層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れていることを意味することができる。上記表１を参照すると、アクティブ層１１５の中心部がセラミック本体１１０の中心部から外れる割合（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす実施例であるサンプル１‐１６〜１‐３４において、アコースティックノイズが３０ｄＢ未満に著しく減少することを確認することができる。

また、アクティブ層１１５の中心部がセラミック本体１１０の中心部から外れる割合（Ｂ＋Ｃ）／Ａが１．０６３未満であるサンプル１‐１〜１‐１５は、アクティブ層１１５の中心部がセラミック本体１１０の中心部からほとんど外れていないか、アクティブ層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れた構造を有する。

この際、上記（Ｂ＋Ｃ）／Ａが１．０６３未満であるサンプル１‐１〜１‐１５は、アコースティックノイズが３０ｄＢ以上であり、本発明による実施例としてのサンプル１‐１６〜１‐３４に比べてアコースティックノイズの減少効果がほとんどないことが分かる。

また、アクティブ層１１５の中心部がセラミック本体１１０の中心部から外れる割合（Ｂ＋Ｃ）／Ａが１．７４５を超えるサンプル１‐３５〜１‐３７の場合にはアコースティックノイズが３０ｄＢ以下と安定しているが、目標容量に対する静電容量が低すぎて容量不良が発生した。

上記表１において、サンプル１‐３５〜１‐３７における容量具現率（即ち、目標容量に対する静電容量の割合）が「ＮＧ」と表示されたものは、目標容量値を１００％としたときに、目標容量に対する静電容量値が８０％未満である場合の容量不良を意味する。

一方、このような結果は上部カバー層１１２の厚さと下部カバー層１１３の厚さの割合にも適用されることが分かる。

即ち、上部カバー層１１２の厚さ（Ｄ）と下部カバー層１１３の厚さ（Ｂ）との割合Ｄ／Ｂが０．０２１≦Ｄ／Ｂ≦０．４２５の範囲を満たす実施例は、アコースティックノイズが著しく減少することが分かる。

反面、上部カバー層１１２の厚さ（Ｄ）と下部カバー層１１３の厚さ（Ｂ）との割合Ｄ／Ｂが０．４２５を超える比較例としてのサンプル１‐１〜１‐１５は、アコースティックノイズの減少効果がほとんどないことが分かる。

また、上部カバー層１１２の厚さ（Ｄ）と下部カバー層１１３の厚さ（Ｂ）との割合Ｄ／Ｂが０．０２１未満である場合には、上部カバー層１１２の厚さ（Ｄ）より下部カバー層１１３の厚さ（Ｂ）が大きすぎてクラック又はデラミネーションが発生する可能性があり、目標容量に対する静電容量が低くて容量不良が発生する可能性もある。

また、実施例のうち、セラミック本体１１０の厚さ（Ａ）に対する下部カバー層１１３の厚さ（Ｂ）の割合Ｂ／Ａ及び下部カバー層１１３の厚さ（Ｂ）に対するアクティブ層１１５の厚さ（Ｃ）の割合Ｃ／Ｂそれぞれが０．３６５≦Ｂ／Ａ≦１．５２３及び０．１４６≦Ｃ／Ｂ≦２．１７６の範囲を満たす実施例であるサンプル１‐２０〜１‐３４は、アコースティックノイズが２８．５ｄＢ未満であり、サンプル１‐１６〜サンプル１‐１９より減少することが分かる。

反面、セラミック本体１１０の厚さ（Ａ）に対する下部カバー層１１３の厚さ（Ｂ）の割合Ｂ／Ａが１．５２３を超えるか、下部カバー層１１３の厚さ（Ｂ）に対するアクティブ層１１５の厚さ（Ｃ）の割合Ｃ／Ｂが０．１４６未満であるサンプル１‐３５〜１‐３７の場合には、目標容量に対する静電容量が低くて容量不良が発生する問題点があった。

一方、アクティブ層１１５の内部に第１及び第２ダミー電極１２３、１２４を形成し、下部カバー層１１３の内部にダミーパターン１２５が形成された他の実施形態としてのサンプル２‐１〜２‐６は、アコースティックノイズが３０ｄＢであり、上述した比較例であるサンプル１‐１〜１‐１５より減少することが分かる。

特に、下部カバー層１１３の厚さ（Ｂ）に対するダミーパターン１２５の全体厚さ（Ｅ）の割合が０．３以上であるサンプル２‐３〜２‐６は、アコースティックノイズが２５ｄＢ未満であり、サンプル２‐１及び２‐２より減少することが分かる。

従って、下部カバー層１１３の内部にダミーパターン１２５を形成し、下部カバー層１１３の厚さ（Ｂ）に対するダミーパターン１２５の全体厚さ（Ｅ）の割合を０．３以上とする場合、アコースティックノイズ改善に効果的であることが分かる。

[積層セラミックキャパシタの回路基板実装構造]
図５及び図６を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が水平に実装される印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離隔するように形成された第１及び第２電極パッド２２１、２２２と、を含む。

この際、積層セラミックキャパシタ１００は、下部カバー層１１３が下側に配置され、第１及び第２外部電極１３１、１３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触するように位置した状態で、半田付け２３０により印刷回路基板２１０と電気的に連結されることができる。

上記のように積層セラミックキャパシタ１００が印刷回路基板２１０に実装された状態で電圧を印加すると、アコースティックノイズが生じ得る。

この際、第１及び第２電極パッド２２１、２２２の大きさは、積層セラミックキャパシタ１００の第１及び第２外部電極１３１、１３２と第１及び第２電極パッド２２１、２２２を連結する半田付け２３０の量を決定する指標になることができ、このような半田付け２３０の量に応じてアコースティックノイズの大きさが調節されることができる。

図７を参照すると、積層セラミックキャパシタ１００が印刷回路基板２１０に実装された状態で積層セラミックキャパシタ１００の両端部に形成された第１及び第２外部電極１３１、１３２に異なる極性の電圧が印加されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によってセラミック本体１１０は厚さ方向に膨張及び収縮するようになり、第１及び第２外部電極１３１、１３２の両端部は、ポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によってセラミック本体１１０の厚さ方向の膨張及び収縮とは反対に収縮及び膨張するようになる。

ここで、アクティブ層１１５の中心部は、第１及び第２外部電極１３１、１３２の長さ方向の両端部で最大に膨張及び収縮される部分であり、アコースティックノイズが発生する原因となる。

積層セラミックキャパシタ１００の長さ方向の両端面が最大に膨張されると、半田付け２３０の上部には膨脹によって外部に押し出される力（丸１）が生じ、半田付け２３０の下部には膨脹によって外部に押し出される力によって外部電極の方に押す、収縮される力（丸２）が生じる。

従って、本実施形態のように、電圧が印加されてアクティブ層１１５の中心部ＣＬ_Ａで発生する変形率と下部カバー層１１３で発生する変形率との差により、セラミック本体１１０の両端面に形成された変曲点が半田付け２３０の高さ以下に形成されると、アコースティックノイズをさらに減少させることができる。

また、第１及び第２ダミー電極１２３、１２４は、積層セラミックキャパシタのマージン部の電界が長さ方向に印加されると、既存のポアソン効果による第１及び第２外部電極１３１、１３２の頭部の長さ方向への収縮とは反対方向に膨張が発生する。このような膨張作用が第１及び第２外部電極１３１、１３２の収縮作用と互いに相殺して第１及び第２外部電極１３１、１３２の頭部で発生する振動を減少させ、結局、アコースティックノイズをさらに低減させることができる。

[積層セラミックキャパシタの包装体]
図８を参照すると、本実施形態による積層セラミックキャパシタの包装体３００は、それぞれの積層セラミックキャパシタ１００を収納するために積層セラミックキャパシタ１００に対応する形状からなる複数の収納部３１１が形成された包装シート３１０を含むことができる。

この際、それぞれの積層セラミックキャパシタ１００は、電子部品整列装置４２０によって第１及び第２内部電極１２１、１２２が水平に整列された状態を維持し、移送装置４１０によって包装シート３１０に運搬されることができる。

このように運搬された積層セラミックキャパシタ１００は、下部カバー層１１３が収納部３１１の底面３１１ａに向かうように収納部３１１に収納されることができる。

また、包装シート３１０の一面には、それぞれの積層セラミックキャパシタ１００が収納された収納部３１１を密封するように覆う包装膜３２０が付着されることができる。

一方、図９を参照すると、このように形成された包装シート３１０はリールタイプに連続して巻線して形成されることができる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されるものではなく、特許請求の範囲に記載の本発明の技術的事項から外れない範囲内で様々な修正及び変形が可能であるということは当技術分野において通常の知識を有する者にとって自明であろう。

１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１１２ 上部カバー層
１１３ 下部カバー層
１１５ アクティブ層
１２１、１２２ 第１及び第２内部電極
１２３、１２４ 第１及び第２ダミー電極
１２５ ダミーパターン
１２５ａ、１２５ｂ 第１及び第２ダミーパターン
１３１、１３２ 第１及び第２外部電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ 半田付け
３００ 包装体
３１０ 包装シート
３１１ 収納部
３２０ 包装膜
４１０ 移送装置
４２０ 電子部品整列装置

Claims (14)

1. 複数の誘電体層が積層されるセラミック本体と、
   前記誘電体層を挟んで前記セラミック本体の両端面から交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成されるアクティブ層と、
   前記アクティブ層の上部に形成される上部カバー層と、
   前記アクティブ層の下部に形成され、前記上部カバー層より大きい厚さを有する下部カバー層と、
   前記セラミック本体の両端面を覆うように形成される第１及び第２外部電極と、
   前記アクティブ層の内部において前記第１及び第２外部電極から長さ方向の内側に延長して前記第１及び第２内部電極にそれぞれ対向する複数の第１及び第２ダミー電極と、を含み、
   前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記アクティブ層の全体厚さの１／２をＣ、前記上部カバー層の厚さをＤと規定したときに、前記アクティブ層の中心部が前記セラミック本体の中心部から外れる割合（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす、積層セラミックキャパシタ。
2. 前記上部カバー層の厚さ（Ｄ）と前記下部カバー層の厚さ（Ｂ）との割合Ｄ／Ｂが０．０２１≦Ｄ／Ｂ≦０．４２５の範囲を満たすことを特徴とする、請求項１に記載の積層セラミックキャパシタ。
3. 前記セラミック本体の厚さの１／２（Ａ）に対する前記下部カバー層の厚さ（Ｂ）の割合Ｂ／Ａが０．３６５≦Ｂ／Ａ≦１．５２３の範囲を満たすことを特徴とする、請求項１に記載の積層セラミックキャパシタ。
4. 前記下部カバー層の厚さ（Ｂ）に対する前記アクティブ層の厚さの１／２（Ｃ）の割合Ｃ／Ｂが０．１４６≦Ｃ／Ｂ≦２．１７６の範囲を満たすことを特徴とする、請求項１に記載の積層セラミックキャパシタ。
5. 前記下部カバー層がダミーパターンを含み、前記ダミーパターンは、前記第１及び第２外部電極から長さ方向の内側にそれぞれ延長して互いに対向する第１及び第２ダミーパターンからなることを特徴とする、請求項１に記載の積層セラミックキャパシタ。
6. 前記第１及び第２ダミーパターンは同一の長さに形成されることを特徴とする、請求項５に記載の積層セラミックキャパシタ。
7. 前記ダミーパターンの全体厚さを（Ｅ）と規定したときに、前記下部カバー層の厚さ（Ｂ）に対する前記ダミーパターンの全体厚さ（Ｅ）の割合Ｅ／Ｂが０．３≦Ｅ／Ｂ≦１の範囲を満たすことを特徴とする、請求項５に記載の積層セラミックキャパシタ。
8. 電圧印加時に前記アクティブ層の中心部で発生する変形率と前記下部カバー層で発生する変形率との差により、前記セラミック本体の両端面に形成される変曲点が前記セラミック本体の厚さの中心部以下に形成されることを特徴とする、請求項１に記載の積層セラミックキャパシタ。
9. 上部に第１及び第２電極パッドを有する印刷回路基板と、
   前記印刷回路基板上に設けられる積層セラミックキャパシタと、を含み、
   前記積層セラミックキャパシタは、複数の誘電体層が積層されるセラミック本体と、前記誘電体層を挟んで前記セラミック本体の両端面から交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成されるアクティブ層と、前記アクティブ層の上部に形成される上部カバー層と、前記アクティブ層の下部に前記上部カバー層より厚く形成される下部カバー層と、前記セラミック本体の両端面に形成されて前記第１及び第２内部電極の露出した部分と電気的に連結され、前記第１及び第２電極パットと半田付けによって連結される第１及び第２外部電極と、前記アクティブ層の内部において前記第１及び第２外部電極から長さ方向の内側に延長して前記第１及び第２内部電極にそれぞれ対向する複数の第１及び第２ダミー電極と、を含み、前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記アクティブ層の全体厚さの１／２をＣ、前記上部カバー層の厚さをＤと規定したときに、前記アクティブ層の中心部が前記セラミック本体の中心部から外れる割合（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす、積層セラミックキャパシタの回路基板実装構造。
10. 前記下部カバー層がダミーパターンを含み、前記ダミーパターンは、前記第１及び第２外部電極から長さ方向の内側にそれぞれ延長して互いに対向する第１及び第２ダミーパターンからなることを特徴とする、請求項９に記載の積層セラミックキャパシタの回路基板実装構造。
11. 電圧印加時に前記アクティブ層の中心部で発生する変形率と前記下部カバー層で発生する変形率との差により、前記セラミック本体の両端面に形成される変曲点が前記半田付けの高さ以下に形成されることを特徴とする、請求項９に記載の積層セラミックキャパシタの回路基板実装構造。
12. 複数の誘電体層が積層されるセラミック本体と、前記誘電体層を挟んで前記セラミック本体の両端面から交互に露出するように形成された複数の第１及び第２内部電極を有するアクティブ層と、前記アクティブ層の上部に形成される上部カバー層と、前記アクティブ層の下部に前記上部カバー層より厚く形成される下部カバー層と、前記セラミック本体の両端面に形成されて前記第１及び第２内部電極の露出した部分と電気的に連結される第１及び第２外部電極と、前記アクティブ層の内部において前記第１及び第２外部電極から長さ方向の内側に延長して前記第１及び第２内部電極にそれぞれ対向する複数の第１及び第２ダミー電極と、を含み、前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記アクティブ層の全体厚さの１／２をＣ、前記上部カバー層の厚さをＤと規定したときに、前記アクティブ層の中心部が前記セラミック本体の中心部から外れる割合（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす少なくとも一つの積層セラミックキャパシタと、
    前記それぞれの積層セラミックキャパシタを下部カバー層が底面に向かうように収納する複数の収納部が形成された包装シートと、を含む、積層セラミックキャパシタの包装体。
13. 前記積層セラミックキャパシタが収納された収納部を密封するように前記包装シートの一面に付着された包装膜をさらに含むことを特徴とする、請求項１２に記載の積層セラミックキャパシタの包装体。
14. 前記包装シートはリールタイプに巻線して形成されることを特徴とする、請求項１２に記載の積層セラミックキャパシタの包装体。

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