JP5587443B2 - 積層セラミックキャパシタ、積層セラミックキャパシタの回路基板実装構造及び積層セラミックキャパシタの包装体 - Google Patents

Description

本発明は、積層セラミックキャパシタ、積層セラミックキャパシタの回路基板実装構造及び積層セラミックキャパシタの包装体に関する。

積層チップ電子部品の一つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ；Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ；Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、個人携帯用端末（ＰＤＡ；Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）及び携帯電話などの各種電子製品の印刷回路基板に装着されて電気を充電又は放電させる機能を果たすチップ形態のコンデンサである。

このような積層セラミックキャパシタ（ＭＬＣＣ；Ｍｕｌｔｉ‐Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型でかつ高容量が保障され、実装が容易であるという長所により、様々な電子装置の部品として用いられることができる。

上記積層セラミックキャパシタは、複数の誘電体層と、上記誘電体層の間に互いに異なる極性の内部電極が交互に積層された構造を有することができる。

このような誘電体層は圧電性及び電歪性を有するため、積層セラミックキャパシタに直流又は交流電圧が印加される際に上記内部電極の間で圧電現象が生じ、振動が起こり得る。

このような振動は、積層セラミックキャパシタの外部電極を介して、上記積層セラミックキャパシタが実装された印刷回路基板に伝達され、上記印刷回路基板全体が音響反射面となり、雑音となる振動音を発生させる。

上記振動音はヒトに不快感を与える２０〜２０，０００Ｈｚ領域の可聴周波数に該当する。このようにヒトに不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）と言う。

上記アコースティックノイズを低減するために、積層セラミックキャパシタの下部カバー層を増加させた形態の製品が研究されている。

また、このような下部カバー層が増加された積層セラミックキャパシタは、印刷回路基板に実装する際にアコースティックノイズの減少に有利であるように、厚い下部カバー層が下部に位置し、水平実装タイプに実装されることができる。

この際、上記積層セラミックキャパシタの薄い上部カバー層と厚い下部カバー層が設けられる方向を区分するために画像認識などの方法が用いられるが、上記画像認識のような作業は多くの時間と費用がかかり、実装基板の組立性を低下させ得るという問題点があった。

下記特許文献１にはダミー電極について開示されておらず、下記特許文献２には上部カバー層よりも厚い厚さを有する下部カバー層について開示されていない。

特開平０６‐２１５９７８号公報 韓国特許公開第１０‐２００５‐００７１７３３号公報

当技術分野において、積層セラミックキャパシタの圧電現象による振動によって発生する騒音を減少させるとともに、積層セラミックキャパシタを印刷回路基板に実装する際に設けられる上下方向を容易に確認することができる新たな方法が求められてきた。本発明はかかる課題を解決するためにされたものである。

本発明は、一側面は、複数の誘電体層が積層されるセラミック本体と、上記誘電体層を挟んで上記セラミック本体の両断面を介して交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成されるアクティブ層と、上記アクティブ層の上部に形成される上部カバー層と、上記アクティブ層の下部に形成され、上記上部カバー層よりも厚い厚さを有する下部カバー層と、上記上部又は下部カバー層のうち少なくとも一つの内部に、上記セラミック本体の上面又は下面を通して透けて見えるように、容量形成と無関係に形成されるダミー電極と、上記セラミック本体の両断面を覆うように形成される第１及び第２外部電極と、を含み、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記アクティブ層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤとそれぞれ規定したときに、上記アクティブ層の中心部が、上記セラミック本体の中心部から外れる割合（Ｂ＋Ｃ）／Ａが、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす積層セラミックキャパシタを提供する。

本発明の一実施例において、上記上部カバー層の厚さ（Ｄ）と上記下部カバー層の厚さ（Ｂ）との割合Ｄ／Ｂが、０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすようにすることができる。

本発明の一実施例において、上記セラミック本体の厚さの１／２（Ａ）に対する上記下部カバー層の厚さ（Ｂ）の割合Ｂ／Ａが、０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすようにすることができる。

本発明の一実施例において、上記下部カバー層の厚さ（Ｂ）に対する上記アクティブ層の厚さの１／２（Ｃ）の割合Ｃ／Ｂが、０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすようにすることができる。

本発明の一実施例において、上記上部カバー層においてダミー電極が形成されていない上端部の厚さが４〜３０μｍとすることができる。

この際、上記上部カバー層に形成されるダミー電極は、上記セラミック本体の上面に近接するように形成することができ、上記アクティブ層の最上部に配置された内部電極と同一方向の内部電極で形成することができる。

本発明の一実施例では、上記下部カバー層においてダミー電極が形成されていない下端部の厚さが４〜３０μｍとすることができる。

この際、上記下部カバー層に形成されるダミー電極は、上記セラミック本体の下面に近接するように形成することができ、上記アクティブ層の最下部に配置された内部電極と同一方向の内部電極で形成することができる。

本発明の一実施例において、上記ダミー電極は上記上部及び下部カバー層の両方に形成され、上記上部及び下部カバー層に形成されたダミー電極は、上下方向を容易に区分するために、互いに異なる形状を有することができる。

本発明の一実施例において、上記ダミー電極は、上記上部又は下部カバー層の一断面を介して露出する第１ダミー電極と、上記上部又は下部カバー層の他断面を介して露出し、上記第１ダミー電極と同一水平線上に互いに間隔をおいて対向するように形成される第２ダミー電極と、を含むことができる。

本発明の一実施例において、上記ダミー電極は、上記上部又は下部カバー層の両断面から離隔するように形成することができる。

本発明の一実施例において、上記ダミー電極は、上記第１及び第２外部電極が、上記セラミック本体の上下面を覆う部分と上記セラミック本体の厚さ方向に沿って互いに重なる部分とを有する長さにするか、又は上記第１及び第２外部電極が、上記セラミック本体の上下面を覆う部分と上記セラミック本体の厚さ方向に沿って互いに重なる部分とがなくなる長さにすることができる。

本発明の一実施例において、上記下部カバー層の上記アクティブ層の下端に近接する位置に、容量形成と無関係に形成されるダミー電極をさらに含むことができる。

本発明の一実施例において、上記下部カバー層の上記アクティブ層の下端に近接する位置に形成されたダミー電極は、上記上部カバー層に形成されたダミー電極に対向する内部電極で形成することができる。

本発明の一実施例において、電圧印加時に、上記アクティブ層の中心部で発生する変形率と上記下部カバー層で発生する変形率との差により、上記セラミック本体の両断面に形成された変曲点を、上記セラミック本体の厚さの中心部以下に形成することができる。

本発明の他の側面は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられる積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、複数の誘電体層が積層されるセラミック本体と、上記誘電体層を挟んで上記セラミック本体の両断面を介して交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成されるアクティブ層と、上記アクティブ層の上部に形成される上部カバー層と、上記アクティブ層の下部に、上記上部カバー層よりも厚く形成された下部カバー層と、上記上部又は下部カバー層のうち少なくとも一つの内部に、上記セラミック本体の上面又は下面から透けて見えるように、容量形成と無関係に形成されるダミー電極と、上記セラミック本体の両断面に形成され、上記第１及び第２電極パッドと半田付けによって連結される第１及び第２外部電極と、を含み、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記アクティブ層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤとそれぞれ規定したときに、上記アクティブ層の中心部が上記セラミック本体の中心部から外れる割合（Ｂ＋Ｃ）／Ａが、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす積層セラミックキャパシタの回路基板実装構造を提供する。

本発明の一実施例において、電圧印加時に上記アクティブ層の中心部で発生する変形率と上記下部カバー層で発生する変形率との差により、上記セラミック本体の両断面に形成された変曲点を上記半田付けの高さ以下に形成することができる。

本発明のさらに他の側面は、複数の誘電体層が積層されるセラミック本体と、上記誘電体層を挟んで上記セラミック本体の両断面を介して交互に露出するように形成された複数の第１及び第２内部電極を有するアクティブ層と、上記アクティブ層の上部に形成される上部カバー層と、上記アクティブ層の下部に、上記上部カバー層よりも厚く形成された下部カバー層と、上記上部又は下部カバー層のうち少なくとも一つの内部に、上記セラミック本体の上面又は下面から透けて見えるように、容量形成と無関係に形成されるダミー電極と、上記セラミック本体の両断面に形成され、上記第１及び第２内部電極の露出した部分と電気的に連結される第１及び第２外部電極と、を含み、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記アクティブ層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤとそれぞれ規定したときに、上記アクティブ層の中心部が上記セラミック本体の中心部から外れる割合（Ｂ＋Ｃ）／Ａが、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす少なくとも一つの積層セラミックキャパシタと、上記それぞれの積層セラミックキャパシタを、下部カバー層が底面に向かうように収納する複数の収納部が形成された包装シートと、を含む積層セラミックキャパシタの包装体を提供する。

本発明の一実施例において、上記積層セラミックキャパシタが収納された収納部を密封するように、上記包装シートの一面に付着された包装膜をさらに含むことができる。

本発明の一実施例において、上記包装シートは、リールタイプに巻線して形成することができる。

本発明の一実施形態によると、積層セラミックキャパシタで発生する振動を減少させることで、積層セラミックキャパシタを印刷回路基板に実装する際にアコースティックノイズを減少させるとともに、積層セラミックキャパシタを印刷回路基板に実装する際に上下方向を容易に確認して積層セラミックキャパシタの上下が逆になって実装されることを防止することにより、実装基板の組立性を向上させ、実装基板の不良率を減少させる効果がある。

本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に図示した斜視図である。 図１の積層セラミックキャパシタを長さ方向に切断して図示した断面図である。 積層セラミックキャパシタに含まれる構成要素の寸法関係を説明するために、図１の積層セラミックキャパシタを長さ方向に切断して概略的に図示した断面図である。 図１の積層セラミックキャパシタが印刷回路基板に実装された状態を図示した斜視図である。 図４の積層セラミックキャパシタ及び印刷回路基板を長さ方向に切断して図示した断面図である。 図４の積層セラミックキャパシタが印刷回路基板に実装された状態で電圧が印加されて、積層セラミックキャパシタが変形される状態を概略的に図示した断面図である。 本発明の一実施形態による積層セラミックキャパシタが包装体に実装される状態を概略的に図示した斜視図である。 図７の包装体をリール状に巻取して概略的に図示した断面図である。 本発明の他の実施形態による積層セラミックキャパシタをそれぞれ長さ方向に切断して図示した断面図である。 本発明の他の実施形態による積層セラミックキャパシタをそれぞれ長さ方向に切断して図示した断面図である。 本発明の他の実施形態による積層セラミックキャパシタを、それぞれ長さ方向に切断して図示した断面図である。 本発明の他の実施形態による積層セラミックキャパシタを、それぞれ長さ方向に切断して図示した断面図である。 本発明の他の実施形態による積層セラミックキャパシタを、それぞれ長さ方向に切断して図示した断面図である。

以下、添付の図面を参照して本発明の好ましい実施形態を説明する。

但し、本発明の実施形態は様々な他の形態に変形することができ、本発明の範囲は以下で説明する実施形態に限定されるものではない。

また、本発明の実施形態は当技術分野において平均的な知識を有する者に、本発明をより完全に説明するために提供される。

従って、図面における要素の形状及び大きさ等は、より明確な説明のために誇張されることがある。

また、各実施例の図面に表示された同一の思想の範囲内の機能が同一の構成要素は、同一の参照符号を用いて説明する。

本発明の実施例を明確に説明するために六面体の方向を定義すると、図面上に表示されたＬ、Ｗ及びＴは、それぞれ、長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は、誘電体層が積層された積層方向と同一の概念に用いることができる。

また、本実施形態において、説明の便宜上、セラミック本体の長さ方向に第１及び第２外部電極が形成される面を左右両断面に設定し、これと垂直に交差する面を左右側面に設定して、併せて説明する。

積層セラミックキャパシタ
図１及び図２を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、第１及び第２内部電極１２１、１２２を有するアクティブ層１１５と、上部及び下部カバー層１１２、１１３と、セラミック本体１１０の両断面を覆うように形成される第１及び第２外部電極１３１、１３２と、を含み、上部カバー層１１２の内部には、容量形成と無関係に、少なくとも一つの上下方向確認用のダミー電極１２３を形成することができる。

セラミック本体１１０は、複数の誘電体層１１１を積層してから焼成して形成したものであり、このようなセラミック本体１１０の形状、寸法及び誘電体層１１１の積層数は、本実施形態に図示されたものに限定されない。

また、セラミック本体１１０を形成する複数の誘電体層１１１は焼結された状態であり、隣接する誘電体層１１１の間の境界は、走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認することが困難であるほど一体化することができる。

このようなセラミック本体１１０は、キャパシタの容量形成に寄与する部分としてのアクティブ層１１５と、上下マージン部としてアクティブ層１１５の上下部にそれぞれ形成された上部及び下部カバー層１１２、１１３と、で構成することができる。

アクティブ層１１５は、誘電体層１１１を挟んで複数の第１及び第２内部電極１２１、１２２を繰り返して積層して形成することができる。

この際、誘電体層１１１の厚さは、積層セラミックキャパシタ１００の容量設計に合わせて任意に変更することができ、好ましくは、１層の厚さが焼成後に０．０１〜１．００μｍになるように構成することができるが、本発明はこれに限定されるものではない。

また、誘電体層１１１は、高誘電率を有するセラミック粉末、例えばチタン酸バリウム（ＢａＴｉＯ_３）系又はチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末を含むことができ、本発明はこれに限定されるものではない。

上部及び下部カバー層１１２、１１３は、内部電極を含まない点以外は、誘電体層１１１と同一の材質及び構成を有することができる。

上部及び下部カバー層１１２、１１３は、単一の誘電体層又は二つ以上の誘電体層をアクティブ層１１５の上下面にそれぞれ上下方向に積層して形成することができ、基本的に、物理的又は化学的なストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する機能を果たすことができる。

また、下部カバー層１１３は、上部カバー層１１２より誘電体層の積層数を増やすことにより、上部カバー層より大きい厚さを有することができる。

ダミー電極１２３は、上部カバー層１１２の内部にセラミック本体１１０の上面Ｓ_Ｔから透けて見えるように、セラミック本体１１０の厚さ方向に沿って少なくとも一層以上積層して形成することができる。

これにより、セラミック本体１１０の上部カバー層１１２が形成された上面Ｓ_Ｔと、下部カバー層１１３が形成された下面Ｓ_Ｂとを明確に区別することができ、積層セラミックキャパシタ１００を印刷回路基板に実装する際に、上下方向を容易に確認して積層セラミックキャパシタの上下が逆になって実装されることが防止されるので、実装基板の組立性が向上して、実装基板の不良率を減少させることができる。

この際、ダミー電極１２３がセラミック本体１１０の上面Ｓ_Ｔを通して容易に透けて見えるように、上部カバー層１１２においてダミー電極１２３が形成されていない上端部の厚さ（Ｅ）を、信頼性を有する範囲内で最小限の厚さに形成することができる。

また、ダミー電極１２３がセラミック本体１１０の上面Ｓ_Ｔを通して容易に透けて見えるように、最上部に配置されたダミー電極１２３を、上部カバー層１１２の内部で可能な限りセラミック本体１１０の上面Ｓ_Ｔに近接するように形成することができる。

このようなダミー電極１２３は、アクティブ層１１５の最上部に配置された第１内部電極１２１と同一方向の内部電極で形成することができ、誘電体層を挟んで互いに異なる極性の内部電極が重なる構造ではない。

従って、ダミー電極１２３は、セラミック本体１１０の長さ方向の両端部に形成された外部電極１３１、１３２又は容量を形成するアクティブ層１１５の影響により発生する寄生キャパシタンス以外には、容量形成に寄与することができない。

一方、本実施形態において、ダミー電極１２３が、アクティブ層１１５の最上部に配置された第１内部電極１２１と同一方向の内部電極で形成されたものとして図示されているが、本発明のダミー電極の構造は、必要に応じて様々に変更することができ、本発明はこれに限定されるものではない。

上記ダミー電極の様々な実施例については、下記の本発明の他の実施例において関連図面と併せて具体的に説明する。

第１及び第２内部電極１２１、１２２は、互いに異なる極性を有する一対の電極であって、誘電体層１１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷して、誘電体層１１１の積層方向に沿って、両断面を介して交互に露出するように形成することができ、中間に配置された誘電体層１１１によって互いに電気的に絶縁することができる。

即ち、第１及び第２内部電極１２１、１２２は、セラミック本体１１０の両断面を介して、交互に露出する部分を介して第１及び第２外部電極１３１、１３２に、それぞれ電気的に連結することができる。

従って、第１及び第２外部電極１３１、１３２に電圧を印加すると、互いに対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積され、この際、積層セラミックキャパシタ１００の静電容量は、第１及び第２内部電極１２１、１２２の互いに重なる領域の面積に比例する。

このような第１及び第２内部電極１２１、１２２の厚さは用途に応じて決定することができる。例えば、セラミック本体１１０の大きさを考慮して、０．２〜１．０μｍの範囲内になるように決定することができ、本発明はこれに限定されるものではない。

また、第１及び第２内部電極１２１、１２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はこれらの合金とすることができ、本発明はこれに限定されるものではない。

また、上記導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法などが挙げられるが、本発明はこれに限定されるものではない。

第１及び第２外部電極１３１、１３２は導電性金属を含む導電性ペーストにより形成することができ、上記導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）又はこれらの合金とすることができるが、本発明はこれに限定されるものではない。

以下、本実施形態による積層セラミックキャパシタに含まれる構成要素の寸法とアコースティックノイズの関係について説明する。

図３を参照してセラミック本体１１０の全体厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、アクティブ層１１５の全体厚さの１／２をＣ、上部カバー層１１２の厚さをＤ、上部カバー層１１２においてダミー電極１２３が存在しない部分の厚さをＥとそれぞれ規定する。

ここで、セラミック本体１１０の全体厚さは、セラミック本体１１０の上面Ｓ_Ｔから下面Ｓ_Ｂまでの距離を意味し、アクティブ層１１５の全体厚さは、アクティブ層１１５の最上部に形成された第１内部電極１２１の上面からアクティブ層１１５の最下部に形成された第２内部電極１２２の下面までの距離を意味する。

また、下部カバー層１１３の厚さ（Ｂ）は、アクティブ層１１５の厚さ方向の最下部に形成された第２内部電極１２２の下面からセラミック本体１１０下面Ｓ_Ｂまでの距離を意味し、上部カバー層１１２の厚さ（Ｄ）は、アクティブ層１１５の厚さ方向の最上部に形成された第１内部電極１２１の上面からセラミック本体１１０の上面Ｓ_Ｔまでの距離を意味する。

積層セラミックキャパシタ１００の両端部に形成された第１及び第２外部電極１３１、１３２に異なる極性の電圧が印加されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によってセラミック本体１１０が厚さ方向に膨張及び収縮するようになり、第１及び第２外部電極１３１、１３２の両端部は、ポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によってセラミック本体１１０の厚さ方向の膨張及び収縮とは反対に収縮及び膨張するようになる。

ここで、アクティブ層１１５の中心部は、第１及び第２外部電極１３１、１３２の長さ方向の両端部で最大に膨張及び収縮される部分であり、アコースティックノイズが発生する原因となる。

即ち、本実施形態では、アコースティックノイズを減少させるために、電圧が印加されてアクティブ層１１５の中心部ＣＬ_Ａで発生する変形率と下部カバー層１１３で発生する変形率との差により、セラミック本体１１０の両断面に形成された変曲点（ＰＩ；ｐｏｉｎｔ ｏｆ ｉｎｆｌｅｃｔｉｏｎ）をセラミック本体１１０の厚さの中心部ＣＬ_Ｃ以下に形成することができる。

その際、アコースティックノイズをさらに減少させるために、アクティブ層１１５の中心部ＣＬ_Ａがセラミック本体１１０の中心部ＣＬ_Ｃから外れる割合（Ｂ＋Ｃ）／Ａが、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことが好ましい。

また、上部カバー層１１２の厚さ（Ｄ）と下部カバー層１１３の厚さ（Ｂ）との割合Ｄ／Ｂが、０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすようにすることができる。

また、セラミック本体１１０の厚さの１／２（Ａ）に対する下部カバー層１１３の厚さ（Ｂ）の割合Ｂ／Ａが、０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすようにすることができる。

また、下部カバー層１１３の厚さ（Ｂ）に対するアクティブ層１１５の厚さの１／２（Ｃ）の割合Ｃ／Ｂが、０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすようにすることができる。

実験例
本発明の実施例と比較例による積層セラミックキャパシタは、下記のようにして製作された。

チタン酸バリウム（ＢａＴｉＯ_３）などの粉末を含んでなるスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して、１．８μｍの厚さに製造された複数個のセラミックグリーンシートを準備する。

次に、上記セラミックグリーンシート上に、スクリーンを利用してニッケル内部電極用導電性ペーストを塗布して内部電極を形成する。

上記セラミックグリーンシートが３７０層ほど積層されるが、内部電極が形成されていないセラミックグリーンシートを、内部電極が形成されたセラミックグリーンシートの上部より下部に多く積層した。この積層体を、８５℃にて１０００ｋｇｆ／ｃｍ^２の圧力条件で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）した。

圧着が完了したセラミック積層体を個別チップの形態に切断し、切断したチップは、大気雰囲気で２３０℃に６０時間維持して脱バインダを行った。

次に、１２００℃で内部電極が酸化されないように、Ｎｉ／ＮｉＯ平衡酸素分圧より低い１０^−１１〜１０^−１０ａｔｍの酸素分圧下の還元雰囲気で焼成した。焼成後の積層チップキャパシタのチップサイズは、長さ×幅（Ｌ×Ｗ）が約１．６４ｍｍ×０．８８ｍｍ（Ｌ×Ｗ、１６０８サイズ）であった。ここで、製作公差は、長さ×幅（Ｌ×Ｗ）が±０．１ｍｍ内の範囲となるように定め、これを満たす場合には実験を行って、アコースティックノイズを測定した。

次に、外部電極、メッキなどの工程を経て、積層セラミックキャパシタを製作した。

＊は比較例、ＡＮ：アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）

上記表１のデータは、図３のように、積層セラミックキャパシタ１００をセラミック本体１１０の幅方向（Ｗ）の中心部で長さ方向（Ｌ）及び厚さ方向（Ｔ）に切開した断面を、走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で撮影した写真を基準として、それぞれの寸法を測定したものである。

ここで、Ａ、Ｂ、Ｃ及びＤは、上述したように、セラミック本体１１０の全体厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、アクティブ層１１５の全体厚さの１／２をＣ、上部カバー層１１２の厚さをＤとそれぞれ規定したものである。

アコースティックノイズを測定するために、アコースティックノイズ測定用基板当たり一つのサンプル（積層チップキャパシタ）を上下方向に区分して印刷回路基板に実装した後、その基板を測定用治具（Ｊｉｇ）に装着した。

そして、ＤＣパワーサプライ（Ｐｏｗｅｒ ｓｕｐｐｌｙ）及び信号発生器（Ｆｕｎｃｔｉｏｎ ｇｅｎｅｒａｔｏｒ）を用いて、測定治具に装着されたサンプルの両端子にＤＣ電圧及び電圧変動を印加し、上記印刷回路基板の真上に設けられたマイクを用いてアコースティックノイズを測定した。

上記表１において、サンプル１〜３は、下部カバー層１１３の厚さ（Ｂ）と上部カバー層１１２の厚さ（Ｄ）がほぼ類似したカバー対称構造を有する比較例であり、サンプル４〜１３は、上部カバー層１１２の厚さ（Ｄ）が下部カバー層の厚さ（Ｂ）よりも厚い構造を有する比較例である。

また、サンプル１４、１５及びサンプル３５〜３７は、下部カバー層１１３の厚さ（Ｂ）が上部カバー層１１２の厚さ（Ｄ）よりも厚い構造を有する比較例であり、サンプル１６〜３４は、本発明の実施形態による実施例である。

ここで、（Ｂ＋Ｃ）／Ａの値がほぼ１である場合には、アクティブ層１１５の中心部がセラミック本体１１０の中心部からほとんど外れていないことを意味する。下部カバー層１１３の厚さ（Ｂ）と上部カバー層１１２の厚さ（Ｄ）がほぼ類似したカバー対称構造を有するサンプル１〜３の（Ｂ＋Ｃ）／Ａの値は、ほぼ１である。

（Ｂ＋Ｃ）／Ａの値が１よりも大きい場合には、アクティブ層１１５の中心部がセラミック本体１１０の中心部から上部方向に外れていることを意味し、（Ｂ＋Ｃ）／Ａの値が１よりも小さい場合には、アクティブ層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れていることを意味すると考えられる。

上記表１を参照すると、アクティブ層１１５の中心部がセラミック本体１１０の中心部から外れる割合（Ｂ＋Ｃ）／Ａが、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす実施例であるサンプル１６〜３４において、アコースティックノイズが、２０ｄＢ未満に著しく減少することを確認することができる。

また、アクティブ層１１５の中心部がセラミック本体１１０の中心部から外れる割合（Ｂ＋Ｃ）／Ａが、１．０６３未満であるサンプル１〜１５は、アクティブ層１１５の中心部が、セラミック本体１１０の中心部からほとんど外れていないか、アクティブ層１１５の中心部が、セラミック本体１１０の中心部から下部方向に外れた構造を有する。

上記（Ｂ＋Ｃ）／Ａが１．０６３未満であるサンプル１〜１５は、アコースティックノイズが２５〜３２．５ｄＢであり、本発明による実施例よりもアコースティックノイズの減少効果が少ないことが分かる。

また、アクティブ層１１５の中心部がセラミック本体１１０の中心部から外れる割合（Ｂ＋Ｃ）／Ａが、１．７４５を超えるサンプル３５〜３７では、目標容量に対する静電容量が低く容量不良が発生した。

上記表１において、容量具現率（即ち、目標容量に対する静電容量の割合）が「ＮＧ」と表示されたものは、目標容量値を１００％としたときに、目標容量に対する静電容量値が８０％未満である場合を意味する。

また、表１から、上部カバー層１１２の厚さ（Ｄ）と下部カバー層１１３の厚さ（Ｂ）との割合（Ｄ／Ｂ）が、０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たす実施例において、アコースティックノイズが著しく減少することが分かる。

反面、上部カバー層１１２の厚さ（Ｄ）と下部カバー層１１３の厚さ（Ｂ）との割合（Ｄ／Ｂ）が、０．４２２を超える比較例は、アコースティックノイズの減少効果が少ないことが分かる。

上部カバー層１１２の厚さ（Ｄ）と下部カバー層１１３の厚さ（Ｂ）との割合（Ｄ／Ｂ）が、０．０２１未満である場合には、上部カバー層１１２の厚さ（Ｄ）より下部カバー層１１３の厚さ（Ｂ）が大きすぎて、クラック又はデラミネーションが発生する可能性があり、目標容量に対する静電容量が低く容量不良が発生する可能性もある。

実施例のうち、セラミック本体１１０の厚さ（Ａ）に対する下部カバー層１１３の厚さ（Ｂ）の割合（Ｂ／Ａ）、及び下部カバー層１１３の厚さ（Ｂ）に対するアクティブ層１１５の厚さ（Ｃ）の割合（Ｃ／Ｂ）のそれぞれが、０．３２９≦Ｂ／Ａ≦１．５２２、及び０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たす実施例であるサンプル１９〜３４においては、アコースティックノイズが１８ｄＢ未満にさらに減少することが分かる。

反面、セラミック本体１１０の厚さ（Ａ）に対する下部カバー層１１３の厚さ（Ｂ）の割合（Ｂ／Ａ）が、１．５２２を超えるか、下部カバー層１１３の厚さ（Ｂ）に対するアクティブ層１１５の厚さ（Ｃ）の割合（Ｃ／Ｂ）が、０．１４６未満であるサンプル３５〜３７においては、目標容量に対する静電容量が低く容量不良が発生する問題点があった。

次に、下記表２は、上部カバー層１１２においてダミー電極１２３が形成されていない上端部の厚さ（Ｅ）によって、ダミー電極１２３がセラミック本体１１０の上面Ｓ_Ｔから透けて見えるか否かを示すものである。

上記表２を参照すると、上部カバー層１１２においてダミー電極１２３が形成されていない上端部の厚さ（Ｅ）が３０μｍを超える場合、セラミック本体１１０の上面Ｓ_Ｔから、ダミー電極１２３が透けて見えるか否かを確認することが容易でないことが分かる。

また、上部カバー層１１２においてダミー電極１２３が形成されていない上端部の厚さ（Ｅ）が４μｍの未満の場合は、外部から湿気が流入したり、外部衝撃によってダミー電極１２３が外部に露出して信頼性が低下する可能性があるので好ましくない。

従って、上部カバー層１１２において、ダミー電極１２３が形成されていない上端部の好ましい厚さ（Ｅ）は、４〜３０μｍであることができる。

また、ダミー電極１２３が、セラミック本体１１０の上面Ｓ_Ｔを通して容易に透けて見えるように、最上部に配置されたダミー電極１２３は、上部カバー層１１２内部で、可能な限りセラミック本体１１０の上面Ｓ_Ｔに近接するように形成することができる。

また、全てのサンプルにおいて、１７ｄＢ未満のアコースティックノイズが現われており、ダミー電極１２３が挿入されても下部カバー層１１３によるアコースティックノイズの低減効果が継続的に発生していることを確認することができる。

積層セラミックキャパシタの回路基板実装構造
図４及び図５を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が水平に実装される印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離隔するように形成された第１及び第２電極パッド２２１、２２２と、を含む。

その際、積層セラミックキャパシタ１００は、下部カバー層１１３が下側に配置され、第１及び第２外部電極１３１、１３２が、それぞれ第１及び第２電極パッド２２１、２２２上に接触するように位置した状態で、半田付け２３０により印刷回路基板２１０と電気的に連結することができる。

上記のように積層セラミックキャパシタ１００が、印刷回路基板２１０に実装された状態で電圧を印加するとアコースティックノイズが生じ得る。

その際、第１及び第２電極パッド２２１、２２２の大きさは、積層セラミックキャパシタ１００の第１及び第２外部電極１３１、１３２と第１及び第２電極パッド２２１、２２２を連結する半田付け２３０の量を決定する指標とすることができ、このような半田付け２３０の量に応じてアコースティックノイズの大きさを調節することができる。

図６を参照すると、積層セラミックキャパシタ１００が印刷回路基板２１０に実装された状態で、積層セラミックキャパシタ１００の両端部に形成された第１及び第２外部電極１３１、１３２に異なる極性の電圧が印加されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によって、セラミック本体１１０は厚さ方向に膨張及び収縮するようになり、第１及び第２外部電極１３１、１３２の両端部は、ポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によって、セラミック本体１１０の厚さ方向の膨張及び収縮とは反対に収縮及び膨張するようになる。

ここで、アクティブ層１１５の中心部は、第１及び第２外部電極１３１、１３２の長さ方向の両端部で最大に膨張及び収縮される部分であり、アコースティックノイズが発生する原因となる。

積層セラミックキャパシタ１００の長さ方向の両断面が最大に膨張すると、半田付け２３０の上部には膨脹によって外部に押し出される力（１）が生じ、半田付け２３０の下部には膨脹によって外部に押し出される力によって外部電極の方に押す、収縮される力（２）が生じる。

従って、本実施形態のように、電圧が印加されてアクティブ層１１５の中心部ＣＬ_Ａで発生する変形率と、下部カバー層１１３で発生する変形率との差により、セラミック本体１１０の両断面に形成された変曲点が、半田付け２３０の高さ以下に形成されるとき、アコースティックノイズをさらに減少させることができる。

積層セラミックキャパシタの包装体
図７を参照すると、本実施形態による積層チップキャパシタの包装体３００は、それぞれの積層セラミックキャパシタ１００を収納するために、積層セラミックキャパシタ１００に対応する形状からなる複数の収納部３１１が形成された包装シート３１０を含むことができる。

その際、それぞれの積層セラミックキャパシタ１００は、電子部品整列装置４２０によって、第１及び第２内部電極１２１、１２２が水平に整列された状態を維持し、移送装置４１０によって包装シート３１０へ運搬されることができる。

このように運搬された積層セラミックキャパシタ１００は、下部カバー層１１３が収納部３１１の底面３１１ａに向かうように、収納部３１１に収納することができる。

また、包装シート３１０の一面には、それぞれの積層セラミックキャパシタ１００が収納された収納部３１１を、密封するように覆う包装膜３２０を付着させることができる。

一方、図８を参照すると、このように形成された包装シート３１０はリールタイプに連続的に巻線して形成することができる。

ダミー電極の変形例
図９は、本発明のさらに他の実施例による積層セラミックキャパシタを概略的に示すものである。

上述した実施例のように、上部カバー層１１２の厚さと下部カバー層１１３の厚さが互いに異なる非対称構造に形成され、上部カバー層１１２にのみダミー電極１２３が形成される場合、アクティブ層１１５と下部カバー層１１３が焼結収縮される際に収縮率が相違するため、セラミック本体１１０に対するデラミネーション又はクラック発生率が増加する可能性がある。

図９を参照すると、本実施形態の積層セラミックキャパシタは、下部カバー層１１３の内部に、容量形成と無関係に、セラミック本体１１０の厚さ方向に沿って、少なくとも一層以上のダミー電極１２４を積層してさらに形成することができる。

上記のように下部カバー層１１３の内部にダミー電極１２４をさらに形成すると、セラミック本体１１０のＬ方向マージンの段差非対称が低減して、アクティブ層１１５と下部カバー層１１３との収縮率の差を低減し、これにより、セラミック本体１１０のデラミネーション又はクラック発生率を減少させることができ、デラミネーション又はクラックが発生してもアクティブ層１１５に及ぼす影響を最小化することができ、アコースティックノイズの大きさも減少させることができる。

このような効果を高めるために、下部カバー層１１３に形成されたダミー電極１２４を、上部カバー層１１２に形成されたダミー電極１２３に対向するように形成することができ、アクティブ層１１５の下端に近接するように形成することができる。

ここで、セラミック本体１１０のアクティブ層１１５と、第１及び第２内部電極１２１、１２２と、上部及び下部カバー層１１２、１１３と、第１及び第２外部電極１３１、１３２の構造は、上述した一実施形態と類似しており、重複を避けるために具体的な説明は省略する。

図１０は、本発明のさらに他の実施例による積層セラミックキャパシタを概略的に示すものである。

上述した実施例のように、上部カバー層１１２の内部にダミー電極１２３を形成する際に、上部カバー層１１２の厚さが厚すぎる場合、ダミー電極１２３を上部カバー層１１２の厚さだけさらに積層しなければならないという問題点があった。

図１０を参照すると、本実施形態の積層セラミックキャパシタは、厚さが厚い上部カバー層１１２の内部に、ダミー電極１２３を形成する代りに、下部カバー層１１３の内部にダミー電極１２３を形成したものである。

このような構造は、上部カバー層が厚すぎる積層セラミックキャパシタにおいて有用であり、上記で積層セラミックキャパシタを印刷回路基板に実装する際に説明した実施例とは反対に、印刷回路基板に積層セラミックキャパシタを実装する際に、ダミー電極が透けて見えない面を上面と判断して実装すれば良い。

また、ダミー電極１２３がセラミック本体１１０の上面Ｓ_Ｔを通して容易に透けて見えるように、最下部に配置されたダミー電極１２３を、下部カバー層１１３の内部で、可能な限りセラミック本体１１０下面Ｓ_Ｂに近接するように形成することができる。

このようなダミー電極１２３は、アクティブ層１１５の最下部に配置された第２内部電極１２２と同一方向の内部電極で形成することができ、誘電体層を挟んで互いに異なる極性の内部電極が重なる構造ではない。

従って、ダミー電極１２３は、セラミック本体１１０の長さ方向の両端部に形成された外部電極１３１、１３２、又は容量を形成するアクティブ層１１５の影響により発生する寄生キャパシタンス以外には容量形成に寄与することができない。

ここで、セラミック本体１１０のアクティブ層１１５と、第１及び第２内部電極１２１、１２２と、上部及び下部カバー層１１２、１１３と、第１及び第２外部電極１３１、１３２との構造は、上述した一実施形態と類似しており、重複を避けるために具体的な説明は省略する。

図１１は、本発明のさらに他の実施例による積層セラミックキャパシタを概略的に示すものである。

図１１を参照すると、ダミー電極は上部カバー層１１２の一断面を介して露出した第１ダミー電極１２５ａと、上部カバー層１１２の他断面を介して露出した第２ダミー電極１２５ｂと、を含むことができ、第１及び第２ダミー電極１２５ａ、１２５ｂが同一水平線上に互いに間隔をおいて対向するように形成されることができる。

本実施形態において、第１及び第２ダミー電極１２５ａ、１２５ｂは、上部カバー層１１２の内部に厚さ方向に沿って２層に積層されたものに図示されているが、本発明はこれに限定されず、必要に応じて、単層又は３層以上の第１及び第２ダミー電極１２５ａ、１２５ｂを厚さ方向に沿って積層して形成することができる。

ここで、セラミック本体１１０のアクティブ層１１５と、第１及び第２内部電極１２１、１２２と、上部及び下部カバー層１１２、１１３と、第１及び第２外部電極１３１、１３２の構造は、上述した一実施形態と類似しており、重複を避けるために具体的な説明は省略する。

図１２及び図１３は本発明のさらに他の実施例による積層セラミックキャパシタを概略的に示すものである。

本実施形態の第１及び第２外部電極１３１、１３２は、信頼性を高めるために、その上下端部がセラミック本体１１０の上下面の一部を覆うように形成されることができる。

また、ダミー電極は、上部カバー層１１２の両断面から離隔するように形成されることができ、この際、ダミー電極の長さは限定されず、様々に変更されることができる。

例えば、図１２を参照すると、ダミー電極１２６の長さは、第１及び第２外部電極１３１、１３２がセラミック本体１１０の上下面を覆う部分の一部分と、セラミック本体１１０の厚さ方向に沿って互いに重なるように形成されることができる。

また、図１３を参照すると、ダミー電極１２７の長さは、第１及び第２外部電極１３１、１３２がセラミック本体１１０の上下面を覆う部分と、セラミック本体１１０の厚さ方向に沿って互いに重なる部分がないように形成されることができる。

ここで、セラミック本体１１０のアクティブ層１１５と、第１及び第２内部電極１２１、１２２と、上部及び下部カバー層１１２、１１３と、第１及び第２外部電極１３１、１３２の構造は、上述した一実施形態と類似しており、重複を避けるために具体的な説明は略する。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求範囲に記載された本発明の技術的事項から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野において通常の知識を有した者には明らかである。

１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１１２ 上部カバー層
１１３ 下部カバー層
１１５ アクティブ層
１２１、１２２ 第１及び第２内部電極
１２３、１２４、１２５ａ、１２５ｂ、１２６、１２７ ダミー電極
１３１、１３２ 第１及び第２外部電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ 半田付け
３００ 包装体
３１０ 包装シート
３１１ 収納部
３２０ 包装膜
４１０ 移送装置
４２０ 電子部品整列装置

Claims (22)

1. 複数の誘電体層が積層されるセラミック本体と、
   前記誘電体層を挟んで前記セラミック本体の両断面を介して交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成されるアクティブ層と、
   前記アクティブ層の上部に形成される上部カバー層と、
   前記アクティブ層の下部に形成され、前記上部カバー層より大きい厚さを有する下部カバー層と、
   前記上部又は下部カバー層のうち少なくとも一つの内部に、前記セラミック本体の上面又は下面を通して透けて見えるように、容量形成と無関係に形成されるダミー電極と、
   前記セラミック本体の両断面を覆うように形成される第１及び第２外部電極と、を含み、
   前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記アクティブ層の全体厚さの１／２をＣ、前記上部カバー層の厚さをＤとそれぞれ規定したときに、前記アクティブ層の中心部が前記セラミック本体の中心部から外れる割合（Ｂ＋Ｃ）／Ａが、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たし、前記セラミック本体の厚さの１／２（Ａ）に対する前記下部カバー層の厚さ（Ｂ）の割合Ｂ／Ａが、０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たす、積層セラミックキャパシタ。
2. 前記上部カバー層の厚さ（Ｄ）と前記下部カバー層の厚さ（Ｂ）との割合Ｄ／Ｂが、０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことを特徴とする、請求項１に記載の積層セラミックキャパシタ。
3. 前記下部カバー層の厚さ（Ｂ）に対する前記アクティブ層の厚さの１／２（Ｃ）の割合Ｃ／Ｂが、０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことを特徴とする、請求項１に記載の積層セラミックキャパシタ。
4. 前記上部カバー層においてダミー電極が形成されていない上端部の厚さが、４〜３０μｍであることを特徴とする、請求項１に記載の積層セラミックキャパシタ。
5. 前記ダミー電極は、前記セラミック本体の上面に近接するように形成されることを特徴とする、請求項４に記載の積層セラミックキャパシタ。
6. 前記ダミー電極は、前記アクティブ層の最上部に配置された内部電極と同一方向の内部電極で形成されることを特徴とする、請求項４に記載の積層セラミックキャパシタ。
7. 前記下部カバー層においてダミー電極が形成されていない下端部の厚さが４〜３０μｍであることを特徴とする、請求項１に記載の積層セラミックキャパシタ。
8. 前記ダミー電極は、前記セラミック本体の下面に近接するように形成されることを特徴とする、請求項７に記載の積層セラミックキャパシタ。
9. 前記ダミー電極は、前記アクティブ層の最下部に配置された内部電極と同一方向の内部電極で形成されることを特徴とする、請求項７に記載の積層セラミックキャパシタ。
10. 前記ダミー電極は、前記上部及び下部カバー層の両方に形成され、前記上部及び下部カバー層に形成されたダミー電極は互いに異なる形状を有することを特徴とする、請求項１に記載の積層セラミックキャパシタ。
11. 前記ダミー電極は、前記上部又は下部カバー層の一断面を介して露出する第１ダミー電極と、前記上部又は下部カバー層の他断面を介して露出し、前記第１ダミー電極と同一水平線上に互いに間隔をおいて対向するように形成される第２ダミー電極と、を含むことを特徴とする、請求項１に記載の積層セラミックキャパシタ。
12. 前記ダミー電極は、前記上部又は下部カバー層の両断面から離隔するように形成されることを特徴とする、請求項１に記載の積層セラミックキャパシタ。
13. 前記ダミー電極は、前記第１及び第２外部電極が前記セラミック本体の上下面を覆う部分と前記セラミック本体の厚さ方向に沿って互いに重なる部分があるように長さを有することを特徴とする、請求項１２に記載の積層セラミックキャパシタ。
14. 前記ダミー電極は、前記第１及び第２外部電極が前記セラミック本体の上下面を覆う部分と前記セラミック本体の厚さ方向に沿って互いに重なる部分がないように長さを有することを特徴とする、請求項１２に記載の積層セラミックキャパシタ。
15. 前記下部カバー層の前記アクティブ層の下端に近接する位置に容量形成と無関係に形成されるダミー電極をさらに含むことを特徴とする、請求項１に記載の積層セラミックキャパシタ。
16. 前記下部カバー層の前記アクティブ層の下端に近接する位置に形成されたダミー電極は、前記上部カバー層に形成されたダミー電極に対向する内部電極で形成されることを特徴とする、請求項１５に記載の積層セラミックキャパシタ。
17. 電圧印加時に前記アクティブ層の中心部で発生する変形率と前記下部カバー層で発生する変形率との差により、前記セラミック本体の両断面に形成された変曲点が前記セラミック本体の厚さの中心部以下に形成されることを特徴とする、請求項１に記載の積層セラミックキャパシタ。
18. 上部に第１及び第２電極パッドを有する印刷回路基板と、
    前記印刷回路基板上に設けられる積層セラミックキャパシタと、を含み、
    前記積層セラミックキャパシタは、複数の誘電体層が積層されるセラミック本体と、前記誘電体層を挟んで前記セラミック本体の両断面を介して交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成されるアクティブ層と、前記アクティブ層の上部に形成される上部カバー層と、前記アクティブ層の下部に前記上部カバー層より厚く形成された下部カバー層と、前記上部又は下部カバー層のうち少なくとも一つの内部に、前記セラミック本体の上面又は下面から透けて見えるように、容量形成と無関係に形成されるダミー電極と、前記セラミック本体の両断面に形成され、前記第１及び第２電極パッドと半田付けによって連結される第１及び第２外部電極と、を含み、
    前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記アクティブ層の全体厚さの１／２をＣ、前記上部カバー層の厚さをＤとそれぞれ規定したときに、前記アクティブ層の中心部が前記セラミック本体の中心部から外れる割合（Ｂ＋Ｃ）／Ａが、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たし、前記セラミック本体の厚さの１／２（Ａ）に対する前記下部カバー層の厚さ（Ｂ）の割合Ｂ／Ａが、０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たす、積層セラミックキャパシタの回路基板実装構造。
19. 電圧印加時に前記アクティブ層の中心部で発生する変形率と前記下部カバー層で発生する変形率との差により、前記セラミック本体の両断面に形成された変曲点が前記半田付けの高さ以下に形成されることを特徴とする、請求項１８に記載の積層セラミックキャパシタの回路基板実装構造。
20. 複数の誘電体層が積層されるセラミック本体と、前記誘電体層を挟んで前記セラミック本体の両断面を介して交互に露出するように形成された複数の第１及び第２内部電極を有するアクティブ層と、前記アクティブ層の上部に形成される上部カバー層と、前記アクティブ層の下部に前記上部カバー層より厚く形成された下部カバー層と、前記上部又は下部カバー層のうち少なくとも一つの内部に、前記セラミック本体の上面又は下面から透けて見えるように、容量形成と無関係に形成されるダミー電極と、前記セラミック本体の両断面に形成され、前記第１及び第２内部電極の露出した部分と電気的に連結される第１及び第２外部電極と、を含み、前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記アクティブ層の全体厚さの１／２をＣ、前記上部カバー層の厚さをＤと規定したときに、前記アクティブ層の中心部が前記セラミック本体の中心部から外れる割合（Ｂ＋Ｃ）／Ａが、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たし、前記セラミック本体の厚さの１／２（Ａ）に対する前記下部カバー層の厚さ（Ｂ）の割合Ｂ／Ａが、０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たす少なくとも一つの積層セラミックキャパシタと、
    前記それぞれの積層セラミックキャパシタを下部カバー層が底面に向かうように収納する複数の収納部が形成された包装シートと、を含む、積層セラミックキャパシタの包装体。
21. 前記積層セラミックキャパシタが収納された収納部を密封するように前記包装シートの一面に付着された包装膜をさらに含むことを特徴とする、請求項２０に記載の積層セラミックキャパシタの包装体。
22. 前記包装シートはリールタイプに巻線して形成されることを特徴とする、請求項２０に記載の積層セラミックキャパシタの包装体。

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