KR20160047876A - 적층 세라믹 전자 부품 및 그 실장 기판 - Google Patents

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Abstract

본 발명은, 세라믹 본체의 폭 방향의 양 측면에서 실장 면의 일부까지 각각 연장되게 배치되는 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터; 및 상기 제1 및 제2 외부 전극에 의해 실장되며, 상기 제1 및 제2 외부 전극과 교차되는 길이 방향으로 장홈을 가지는 인터포저 기판; 을 포함하는 적층 세라믹 전자 부품을 제공한다.

Description

적층 세라믹 전자 부품 및 그 실장 기판{MULTI-LAYERED CERAMIC ELECTRONIC COMPONENTS AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층 세라믹 전자 부품 및 그 실장 기판에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 또는 서미스터 등이 있다.
이러한 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다.
이러한 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.
이때, 상기 유전체층은 압전성을 갖기 때문에, 상기 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 세라믹 본체의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
이러한 진동은 상기 적층 세라믹 커패시터의 외부 전극 및 상기 외부 전극과 기판을 연결하는 솔더를 통해 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
더욱이, 근래의 전자 기기는 기구 부품의 정음화가 진행되고 있어서, 위와 같이 적층 세라믹 커패시터가 발생시키는 어쿠스틱 노이즈가 보다 두드러지게 나타날 수 있다.
이러한 어쿠스틱 노이즈의 장애는 기기의 동작 환경이 조용한 경우, 사용자가 어쿠스틱 노이즈를 이상한 소리라 생각하여 기기의 고장으로 파악할 수 있다.
또한, 음성 회로를 가진 기기에서는 음성 출력에 어쿠스틱 노이즈가 중첩되면서 기기의 품질이 저하되는 문제점이 발생될 수 있다.
국내공개특허 제2012-0085192호 일본공개특허 WO2011/030504
본 발명의 목적은 어쿠스틱 노이즈가 저감된 적층 세라믹 전자 부품 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 세라믹 본체의 폭 방향의 양 측면에서 실장 면의 일부까지 각각 연장되게 배치되는 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터; 및 상기 적층 세라믹 커패시터의 실장 면에 접합되며, 상기 제1 및 제2 외부 전극과 교차되는 길이 방향으로 장홈을 가지는 인터포저 기판; 을 포함하는 적층 세라믹 전자 부품을 제공한다.
본 발명의 다른 측면은, 상부에 복수의 전극 패드를 갖는 기판; 및 상기 전극 패드에 접속 단자가 접합되도록 상기 기판 상에 실장되는 상기 적층 세라믹 전자 부품; 을 포함하는 적층 세라믹 전자 부품의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 상기 인터포저 기판에 형성된 장홈에 의해 인터포저 기판과 세라믹 본체의 접촉 면적이 감소됨으로써 적층 세라믹 커패시터의 세라믹 본체 및 외부 전극을 통해 기판으로 전달되는 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1의 적층 세라믹 커패시터와 인터포저 기판을 분리하여 나타낸 분해사시도이다.
도 3은 도 1의 A-A'선 단면도이다.
도 4는 도 1의 적층 세라믹 전자 부품에서 유전체층과 제1 및 제2 내부 전극의 적층 구조에 대한 일 실시 예를 나타낸 분해사시도이다.
도 5는 도 1의 적층 세라믹 전자 부품에서 인터포저 기판을 나타낸 평면도이다.
도 6은 본 발명의 적층 세라믹 전자 부품에서 인터포저 기판의 다른 실시 예를 나타낸 사시도이다.
도 7은 도 1의 적층 세라믹 전자 부품이 기판에 실장된 모습을 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
적층 세라믹 전자 부품
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타낸 사시도이고, 도 2는 도 1의 적층 세라믹 커패시터와 인터포저 기판을 분리하여 나타낸 분해사시도이고, 도 3은 도 1의 A-A'선 단면도이고, 도 4는 도 1의 적층 세라믹 전자 부품에서 유전체층과 제1 및 제2 내부 전극의 적층 구조에 대한 일 실시 예를 나타낸 분해사시도이다.
도 1 내지 도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 전자 부품은, 적층 세라믹 커패시터(100)와 인터포저 기판(200)을 포함한다.
여기서, 인터포저 기판이라는 것은 팬 아웃이나 패드 피치 확장을 가능하게 하는 시트 형상 또는 판 형상의 부재를 의미한다. 이러한 인터포저 기판은 예컨데 FR4와 같은 수지 재질로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
즉, 인터포저 기판은 전자 부품을 회로 기판 상에 실장할 때에 사용되는 전극 단자의 피치 변환용의 기판을 실질적으로 가리키며, 이러한 인터포저 기판에 의해 전자 부품과 실장 기판이 서로 전기적으로 접속되는 것이다.
적층 세라믹 커패시터(100)는, 세라믹 본체(110); 복수의 제1 및 제2 내부 전극(121, 122); 및 제1 및 제2 외부 전극(131, 132)을 포함한다.
세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향(T)으로 적층한 다음 소성한 것이다.
이때, 세라믹 본체(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인하기 어려울 정도로 일체화될 수 있다.
또한, 세라믹 본체(110)는 육면체 형상일 수 있으나, 이에 한정되는 것은 아니다.
본 실시 형태에서는, 설명의 편의를 위해, 세라믹 본체(110)의 유전체층(111)이 적층된 두께 방향(T)의 서로 마주보는 면을 하면과 상면으로, 상기 상하 면을 연결하는 세라믹 본체(110)의 길이 방향(L)의 서로 마주보는 면을 제1 및 제2 측면으로, 상기 제1 및 제2 측면과 수직으로 교차하는 폭 방향(W)의 서로 마주보는 면을 제3 및 제4 측면으로 정의하기로 한다.
한편, 세라믹 본체(110)는 최상부의 내부 전극의 상부에 소정 두께의 상부 커버층(112)이 형성되고, 최하부의 내부 전극의 하부에는 하부 커버층(113)이 형성될 수 있다.
이때, 상부 커버층(112) 및 하부 커버층(113)은 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 세라믹 본체(110)의 최상부의 내부 전극의 상부와 최하부의 내부 전극의 하부에 각각 적어도 1개 이상 적층하여 형성될 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3(티탄산바륨)계 세라믹 분말 등을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은, 예를 들면 BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 중 적어도 하나 이상이 더 포함될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 적층된 다음, 소성에 의하여 하나의 유전체층(111)을 사이에 두고 세라믹 본체(110) 내부에 두께 방향으로 번갈아 배치된다.
이러한 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)의 적층 방향을 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 폭 방향의 제3 및 제4 측면을 통하여 각각 노출된다.
이때, 제1 및 제2 내부 전극(121, 122)은 상하로 오버랩되는 제1 및 제2 몸체부(121a, 122a)와, 제1 및 제2 몸체부(121a, 122a)로부터 폭 방향으로 각각 연장되어 세라믹 본체(110)의 폭 방향의 제3 및 제4 측면을 통해 각각 노출되는 제1 및 제2 리드부(121b, 122b)를 포함한다.
또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 폭 방향의 제3 및 제4 측면에서 실장 면인 하면의 일부까지 각각 연장되게 배치된다.
또한, 제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 길이 방향의 제1 및 제2 측면으로부터 이격되게 배치될 수 있으며, 예컨대 세라믹 본체(110)의 길이 방향으로 중앙에 위치하며, 서로 폭 방향으로 마주보게 배치될 수 있다.
위와 같이, 제1 및 제2 외부 전극(131, 132)을 세라믹 본체(110)의 길이 방향의 제1 및 제2 측면으로부터 이격되게 배치하면, 제1 및 제2 외부 전극(131, 132)이 세라믹 본체(110)의 변위 발생량이 가장 적은 면에 접촉하게 되어 세라믹 본체(110)에서 발생하는 진동이 제1 및 제2 외부 전극(131, 132)을 통해 전달되는 양을 그만큼 줄일 수 있게 된다.
이때, 세라믹 본체(110)의 폭 방향의 제3 및 제4 측면을 통해 노출되는 제1 및 제2 내부 전극(121, 122)의 제1 및 제2 리드부(121b, 122b)는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결된다.
또한, 제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 폭 방향의 제3 및 제4 측면에서 실장 반대 면인 상면의 일부까지 각각 연장되게 배치될 수 있다. 이 경우, 제1 및 제2 외부 전극(131, 132)의 고착 강도를 높일 수 있다.
또한, 제1 및 제2 외부 전극(131, 132) 상에는 필요시 도금층(미도시)이 형성될 수 있다. 상기 도금층은 일 예로서, 제1 및 제2 외부 전극(131, 132) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층 세라믹 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 제1 및 제2 몸체부(121a, 122a)의 오버랩된 면적과 비례하게 된다.
도 5는 도 1의 적층 세라믹 전자 부품에서 인터포저 기판을 나타낸 평면도이다.
도 5를 참조하면, 본 실시 형태의 적층 세라믹 전자 부품에 포함되는 인터포저 기판(200)은 먼저 절연 기판(210)을 소정의 사이즈로 절단하고, 그 절연 기판(210)에 길이 방향으로 장홈(215)이 형성된다. 이때, 장홈(215)은 관통형 구멍(groove)로 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
그리고, 절연 기판(210)의 상면에는 폭 방향으로 장홈(215)을 사이에 두고 서로 마주보게 제1 및 제2 전극 패턴(211, 212)이 형성되고, 절연 기판(210)의 하면에는 장홈(215)을 사이에 두고 길이 방향으로 서로 마주보게 제1 및 제2 접속 단자(213, 214)가 형성된다.
이때, 제1 및 제2 전극 패턴(211, 212)은 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)의 하면과 접합되어 전기적으로 연결되는 것이다.
제1 및 제2 전극 패턴(211, 212)은 장홈(215)을 사이에 두고 폭 방향으로 마주보는 절연 기판(210) 상면에 각각 도전층(215, 216)을 인쇄하고, 제1 및 제2 전극 패턴(211, 212)이 개방되도록 제1 및 제2 전극 패턴(211, 212)에 해당하는 부분을 제외한 나머지 부분을 수지와 같은 레지스트(resist)로 덮어 오프닝(SRO: solder resist opening)을 생성하여 형성할 수 있다.
제1 및 제2 외부 전극(131, 132)과 제1 및 제2 전극 패턴(211, 212)은 도전성 접착물을 이용하여 접합될 수 있다. 이때, 상기 도전성 접착물은 솔더나 도전성 페이스트 등을 이용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 전극 패턴(211, 212)은 필요시 니켈 도금 및 금 도금을 실시하여 도금층을 형성할 수 있다.
제1 및 제2 접속 단자(213, 214)는 장홈(215)을 사이에 두고 길이 방향으로 마주보는 절연 기판(210) 하면에 각각 도전층(215, 216)을 인쇄하고, 제1 및 제2 접속 단자(213, 214)가 개방되도록 제1 및 제2 접속 단자(213, 214)에 해당하는 부분을 제외한 나머지 부분을 수지와 같은 레지스트(resist)로 덮어 오프닝(SRO: solder resist opening)을 생성하여 형성할 수 있다.
이때, 제1 및 제2 접속 단자(213, 214)는 필요시 니켈 도금 및 금 도금을 실시하여 도금층을 형성할 수 있다.
이러한 인터포저 기판(200)은 적층 세라믹 커패시터(100)의 압전성에 따른 응력이나 진동을 절연 기판(210)이 흡수하여 완화시켜 실장 기판에서 발생하는 어쿠스틱 노이즈의 크기를 줄이는 역할을 하게 된다.
또한, 본 실시 형태에 따르면, 장홈(215)에 의해 세라믹 본체(110)의 하면과 인터포저 기판(200)의 절연 기판(210)이 서로 접촉하는 면적이 줄어들므로, 그 줄어든 면적만큼 비례하여 세라믹 본체(110)로부터 인터포저 기판(200)의 절연 기판(210)으로 전달되는 진동의 양을 줄일 수 있어서, 결과적으로 어쿠스틱 노이즈를 저감할 수 있게 된다.
또한, 인터포저 기판(200)은 외부로부터의 기계적 스트레스 및 실장 기판의 휘어짐을 흡수하기 때문에 적층 세라믹 커패시터(100)에 크랙 등이 발생하는 것도 줄일 수 있게 된다.
이때, 절연 기판(210)의 길이를 L1으로, 장홈(215)의 길이를 L2로, 제1 및 제2 접속 단자(213, 214) 사이의 이격 거리를 L3으로 규정할 때, L3<L2<L1을 만족할 수 있다.
적층 세라믹 전자 부품은 기판에 실장시 솔더가 인터포저 기판(200)을 타고 적층 세라믹 커패시터에까지 연결되게 형성되어야 하는데, 장홈(215)의 길이(L2)가 제1 및 제2 접속 단자(213, 214) 사이의 이격 거리(L3)와 같거나 또는 더 작은 경우, 장홈(215)의 벽을 통해 형성된 솔더가 제1 및 제2 외부 전극(131, 132)에 접촉이 되지 않아 제1 및 제2 전극 패턴(211, 212)과 제1 및 제2 접속 단자(213, 214)를 전기적으로 연결할 수 없게 된다.
또한, 절연 기판(210)의 폭을 W1으로, 장홈(215)의 폭을 W2로, 제1 및 제2 전극 패턴(211, 212) 사이의 이격 거리를 W3으로 규정할 때, W2≤W3을 만족할 수 있다. 이때, W2가 W3을 초과하는 경우, 적층 세라믹 커패시터와 인터포저 기판 사이의 접촉 면적이 지나치게 감소되어 고착강도가 저하될 수 있다.
변형 예
도 6은 본 발명의 적층 세라믹 전자 부품에서 인터포저 기판의 다른 실시 예를 나타낸 사시도이다.
여기서, 인터포저 기판(200')의 절연 기판(210'), 제1 및 제2 전극 패턴(211, 212), 및 제1 및 제2 접속 단자(213, 214)의 구조는 앞서 설명한 실시 형태와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략하며, 앞선 실시 형태와 비교하여 변경된 구조에 대해서 구체적으로 설명하기로 한다.
도 6을 참조하면, 본 실시 형태의 인터포저 기판(200')은 절연 기판(210') 내측에 형성된 길이 방향의 장홈(215')이 요철 형상의 내주면(215a)을 가질 수 있다.
이러한 요철 형상은 원형 펀치를 인터포저 기판(200')의 절연 기판(210')의 길이 방향으로 이동시키면서 수 차례 작동시켜 형성할 수 있다. 따라서, 장홈(215')의 형성 과정이 용이해지는 장점이 있다.
이때, 원형 펀치의 거리를 조정하여 장홈(215') 내주면(215a)의 요철 크기를 조절할 수 있다. 장홈(215')의 내주면(215a)은 용융 솔더의 흐름을 조절하는 부분으로 작용하고 상기 솔더의 뭉침과 번지는 정도를 조절할 수 있어서, 장홈(215') 내주면(215a)의 요철 크기를 조절하는 것으로 솔더의 양을 조절할 수 있다.
적층 세라믹 전자 부품의 실장 기판
도 7은 도 1의 적층 세라믹 전자 부품이 기판에 실장된 모습을 나타낸 단면도이다.
도 7을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품의 실장 기판은 적층 세라믹 전자 부품(100)이 수평하게 실장되는 기판(310)과, 기판(310)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(321, 322)를 포함한다.
이때, 상기 적층 세라믹 전자 부품은 인터포저 기판(200)의 제1 및 제2 접속 단자(213, 214)가 각각 제1 및 제2 전극 패드(321, 322) 위에 접촉되게 위치한 상태에서 솔더(331, 332) 등에 의해 기판(310)과 전기적으로 연결될 수 있다.
위와 같이 적층 세라믹 전자 부품이 기판(310)에 실장된 상태에서 전압을 인가하면 어쿠스틱 노이즈가 발생할 수 있다.
이때, 제1 및 제2 전극 패드(321, 322)의 크기는 적층 세라믹 전자 부품의 제1 및 제2 접속 단자(213, 214)와 제1 및 제2 전극 패드(321, 322)를 연결하는 솔더(331, 332)의 양을 결정하는 지표가 될 수 있으며, 이러한 솔더(331, 332)의 양에 따라 어쿠스틱 노이즈의 크기가 조절될 수 있다.
본 실시 형태에 따르면, 적층 세라믹 전자 부품이 기판(310)에 실장된 상태에서 세라믹 본체(110)의 길이 방향의 제1 및 제2 측면에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창 및 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)이 형성된 세라믹 본체(110)의 길이 방향의 제1 및 제2 측면은 포아송 효과(Poisson effect)에 의해 세라믹 본체(110)의 두께 방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 된다.
인터포저 기판(200)은 이러한 적층 세라믹 커패시터(100)로부터 전달되는 진동을 1차적으로 완화시켜 적층 세라믹 전자 부품의 어쿠스틱 노이즈를 저감시킬 수 있다.
또한, 인터포저 기판(200)은 외부로부터 기계적 응력이 가해졌을 때 그 응력 중 일부를 흡수하여 적층 세라믹 커패시터(100)의 기계적 손상을 방지하는 역할을 한다.
이때, 본 실시 형태에 따르면, 인터포저 기판(200)에 형성된 장홈(215)에 의해 인터포저 기판(200)의 절연 기판(210)과 세라믹 본체(110)의 접촉 면적이 감소됨으로써 적층 세라믹 커패시터(100)의 세라믹 본체(110) 및 제 및 제2 외부 전극(131, 132)을 통해 기판(310)으로 전달되는 어쿠스틱 노이즈를 저감시키는 효과가 더 향상되는 것이다.
또한, 장홈(215)은 제1 및 제2 전극 패턴(211, 212)과 제1 및 제2 접속 단자(213, 214)를 전기적으로 연결하는 역할을 수행한다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터
110 ; 세라믹 본체
111 ; 유전체층
112, 113 ; 커버층
121, 122 ; 제1 및 제2 내부 전극
121a, 122a ; 제1 및 제2 몸체부
121b, 122b ; 제1 및 제2 리드부
131, 132 ; 제1 및 제2 외부 전극
200, 200' ; 인터포저 기판
210 ; 절연 기판
211, 212 ; 제1 및 제2 전극 패턴
213, 214 ; 제1 및 제2 접속 단자
215, 215' ; 장홈
215a ; 내주면
310 ; 기판
321, 322 ; 제1 및 제2 전극 패드
331, 332 ; 솔더

Claims (17)

  1. 세라믹 본체의 폭 방향의 양 측면에서 실장 면의 일부까지 각각 연장되게 배치되는 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터; 및
    상기 제1 및 제2 외부 전극에 의해 실장되며, 상기 제1 및 제2 외부 전극과 교차되는 길이 방향으로 장홈을 가지는 인터포저 기판; 을 포함하는 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 인터포저 기판은, 상기 장홈이 요철 형상의 내주면을 가지는 적층 세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 인터포저 기판은, 상기 적층 세라믹 커패시터가 실장되는 반대 면에 상기 인터포저 기판의 양 단면 측에 제1 및 제2 접속 단자가 배치되며, 상기 인터포저 기판의 길이를 L1으로, 상기 장홈의 길이를 L2로, 상기 제1 및 제2 접속 단자 사이의 이격 거리를 L3으로 규정할 때, L3<L2<L1을 만족하는 적층 세라믹 전자 부품.
  4. 제1항에 있어서,
    상기 인터포저 기판은, 상기 적층 세라믹 커패시터가 실장되는 면에 상기 인터포저 기판의 양 측면에 인접되게 제1 및 제2 전극 패턴이 배치되며, 상기 장홈의 폭을 W2로, 상기 제1 및 제2 전극 패턴 사이의 이격 거리를 W3으로 규정할 때, W2≤W3을 만족하는 적층 세라믹 전자 부품.
  5. 제1항에 있어서,
    상기 적층 세라믹 커패시터는, 상기 제1 및 제2 외부 전극이 상기 세라믹 본체의 길이 방향의 양 측면으로부터 이격되게 배치되는 적층 세라믹 전자 부품.
  6. 제5항에 있어서,
    상기 제1 및 제2 외부 전극이 상기 세라믹 본체의 길이 방향으로 중앙에 위치하는 적층 세라믹 전자 부품.
  7. 제1항에 있어서,
    상기 적층 세라믹 커패시터는, 상기 제1 및 제2 외부 전극이 상기 세라믹 본체의 폭 방향의 양 측면에서 실장 반대 면의 일부까지 각각 연장되게 배치되는 적층 세라믹 전자 부품.
  8. 복수의 유전체층이 적층되는 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 폭 방향의 양 측면을 통해 번갈아 노출되도록 배치되는 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 폭 방향의 양 측면에서 실장 면의 일부까지 각각 연장되게 배치되며, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하는 적층 세라믹 커패시터; 및
    길이 방향의 장홈을 가지는 절연 기판; 상기 절연 기판 상면에 폭 방향으로 마주보게 배치되어 상기 제1 및 제2 외부 전극이 접합되는 제1 및 제2 전극 패턴; 및 상기 절연 기판 하면에 길이 방향으로 마주보게 배치되는 제1 및 제2 접속 단자; 를 포함하는 인터포저 기판; 을 포함하는 적층 세라믹 전자 부품.
  9. 제8항에 있어서,
    상기 인터포저 기판은, 상기 절연 기판의 장홈이 요철 형상의 내주면을 가지는 적층 세라믹 전자 부품.
  10. 제8항에 있어서,
    상기 인터포저 기판은, 상기 적층 세라믹 커패시터가 실장되는 반대 면에 상기 인터포저 기판의 양 단면 측에 제1 및 제2 접속 단자가 배치되며, 상기 절연 기판의 길이를 L1으로, 상기 장홈의 길이를 L2로, 상기 제1 및 제2 접속 단자 사이의 이격 거리를 L3으로 규정할 때, L3<L2<L1을 만족하는 적층 세라믹 전자 부품.
  11. 제8항에 있어서,
    상기 인터포저 기판은, 상기 적층 세라믹 커패시터가 실장되는 면에 상기 인터포저 기판의 양 측면에 인접되게 제1 및 제2 전극 패턴이 배치되며, 상기 장홈의 폭을 W2로, 상기 제1 및 제2 전극 패턴 사이의 이격 거리를 W3으로 규정할 때, W2≤W3을 만족하는 적층 세라믹 전자 부품.
  12. 제8항에 있어서,
    상기 적층 세라믹 커패시터는, 상기 제1 및 제2 외부 전극이 상기 세라믹 본체의 길이 방향의 양 측면으로부터 이격되게 배치되는 적층 세라믹 전자 부품.
  13. 제12항에 있어서,
    상기 제1 및 제2 외부 전극이 상기 세라믹 본체의 길이 방향으로 중앙에 위치하는 적층 세라믹 전자 부품.
  14. 제8항에 있어서,
    상기 적층 세라믹 커패시터는, 상기 제1 및 제2 외부 전극이 상기 세라믹 본체의 폭 방향의 양 측면에서 실장 반대 면의 일부까지 각각 연장되게 형성되는 적층 세라믹 전자 부품.
  15. 제8항에 있어서, 상기 적층 세라믹 커패시터는,
    상기 제1 및 제2 내부 전극이, 서로 오버랩되는 제1 및 제2 몸체부; 및 상기 제1 및 제2 몸체부에서 상기 세라믹 본체의 폭 방향의 양 측면을 통해 각각 노출되도록 연장되게 형성되는 제1 및 제2 리드부; 를 포함하는 적층 세라믹 전자 부품.
  16. 제8항에 있어서, 상기 적층 세라믹 커패시터는,
    상기 세라믹 본체는, 최상부의 내부 전극의 상부 및 최하부의 내부 전극의 하부에 각각 배치되는 커버층을 더 포함하는 적층 세라믹 전자 부품.
  17. 상부에 복수의 전극 패드를 갖는 기판; 및
    상기 전극 패드에 단자 전극이 접합되도록 상기 기판 상에 실장되는 제1항 내지 제16항의 적층 세라믹 전자 부품; 을 포함하는 적층 세라믹 전자 부품의 실장 기판.
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