JP2023178195A - 積層セラミックキャパシタおよび積層セラミックキャパシタ実装構造 - Google Patents

積層セラミックキャパシタおよび積層セラミックキャパシタ実装構造 Download PDF

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Abstract

【課題】アコースティックノイズが低減された積層セラミックキャパシタ実装構造とこれに適用される積層セラミックキャパシタを提供する。【解決手段】回路基板１１０の上面に第１電極パッド１２１及び第２電極パッド１２２を通じて実装された積層セラミックキャパシタ１０は、セラミック本体と、セラミック本体の長さ方向に沿って互いに離隔し、少なくともセラミック本体の幅方向に対向する両側面に形成される第１外部電極１３及び第２外部電極１４と、セラミック本体内で誘電体層を間に置いて互いに離隔して交互に積層され、第１外部電極及び第２外部電極に夫々連結される複数の第１内部電極及び第２内部電極と、を含み、セラミック本体の長さ方向に沿った両端で、第１外部電極及び第２外部電極の縁は、第１外部電極及び２外部電極の外側縁と互いに整列するか又は少なくとも第１電極パッド及び第２電極パッドの外側縁よりも外側に配置される。【選択図】図３

Description

本開示は、積層セラミックキャパシタおよび積層セラミックキャパシタが実装された構造に関する。
セラミック材料を使用する電子部品としてキャパシタ、インダクタ、圧電素子、バリスタまたはサーミスタなどがある。このようなセラミック電子部品のうち、積層セラミックキャパシタ（Ｍｕｌｔｉ－Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ、ＭＬＣＣ）は、小型でありながら、高容量が保障され、実装が容易であるという長所により多様な電子装置に使用することができる。
例えば、積層セラミックキャパシタは、液晶表示装置（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙａｙ、ＬＣＤ）、プラズマ表示装置パネル（ｐｌａｓｍａ ｄｉｓｐｌａｙ ｐａｎｅｌ、ＰＤＰ）、有機発光ダイオード（ｏｒｇａｎｉｃ ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、ＯＬＥＤ）などの映像機器、コンピュータ、個人携帯用端末およびスマートフォンのような多様な電子製品の基板に装着されて電気を充電させたり放電させたりする役割を果たすチップ形態のコンデンサに使用することができる。
積層セラミックキャパシタは、複数の誘電体層とこれら誘電体層の間に互いに異なる極性の内部電極が交互に配置された構造を有することができる。この時、誘電体層は圧電性を有するため、積層セラミックキャパシタに直流または交流電圧が印加される時、内部電極の間に圧電現象が発生して周波数に応じてセラミック本体の体積を膨張および収縮させながら周期的な振動を発生させることができる。
このような振動は積層セラミックキャパシタの外部電極およびこの外部電極と基板を連結するソルダを通じて基板に伝達されて前記基板全体が音響反射面になって雑音となる振動音を発生させることがある。このような振動音は、人間に不快感を与える２０から２０，０００Ｈｚ領域の可聴周波数に該当することがあり、このように人間に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）という。
なお、最近の電子機器は、器具部品の静粛化が進められており、上記のように積層セラミックキャパシタが発生させるアコースティックノイズがより顕著に現れることがある。このようなアコースティックノイズの障害は、機器の動作環境が静かな場合、使用者がアコースティックノイズを異常音と見なして機器の故障と把握することがある。また、音声回路を有する機器では音声出力にアコースティックノイズが重なりながら機器の品質が低下する問題点が発生することがある。
実施形態の一側面は、アコースティックノイズが低減された積層セラミックキャパシタ実装構造とこれに適用される積層セラミックキャパシタを提供することに目的がある。
しかし、本発明の実施形態が解決しようとする課題は、前述した課題に限定されず、本発明に含まれている技術的な思想の範囲で多様に拡張され得る。
一実施形態による積層セラミックキャパシタ実装構造は、回路基板の上面に第１および第２電極パッドを通じて積層セラミックキャパシタが実装された積層セラミックキャパシタ実装構造に関する。前記積層セラミックキャパシタは、複数の誘電体層が積層されて互いに直交する方向に沿って予め設定されたサイズの長さ、幅、および厚さを有するセラミック本体と、前記セラミック本体の長さ方向に沿って互いに離隔し、少なくとも前記セラミック本体の幅方向に対向する両側面に形成される第１および第２外部電極と、前記セラミック本体内で前記誘電体層を間に置いて互いに離隔して交互に積層され、前記第１および第２外部電極にそれぞれ連結される複数の第１および第２内部電極と、を含み、前記セラミック本体の長さ方向に沿った両端で、前記第１および第２外部電極の縁は前記第１および第２電極パッドの外側縁と互いに整列するか、または少なくとも前記第１および第２電極パッドの外側縁よりも外側に配置され得る。
前記第１および第２電極パッドは、前記セラミック本体の長さ方向に沿った積層セラミックキャパシタの両端縁の外側には形成されなくてもよい。
前記第１および第２電極パッドのそれぞれは、前記セラミック本体の幅方向中心を基準として分離された一対のパッチを含むことができる。
前記第１および第２外部電極のそれぞれは、前記セラミック本体の幅方向に対向する両側面で導電性接合部材により前記第１および第２電極パッドと接合され得る。
前記複数の第１および第２内部電極は、前記セラミック本体の長さ方向に互いに外れるように配置されて両端部で交互に引き出され、前記第１および第２外部電極は、前記セラミック本体の長さ方向に沿った両端部面を覆う全面部と、前記全面部から前記セラミック本体の少なくとも側面に沿って延長されるバンド部とを含み、前記導電性接合部材は、前記第１および第２外部電極のバンド部と前記第１および第２電極パッドとをそれぞれ接合させることができる。
前記積層セラミックキャパシタは、前記第１および第２外部電極の全面部外側を覆うように形成される絶縁層をさらに含むことができる。
前記絶縁層が形成される前記第１および第２外部電極の全面部外側には前記導電性接合部材が配置されなくてもよい。
前記第１および第２外部電極のバンド部は、前記全面部から前記セラミック本体の厚さ方向に対向する上下面一部を覆うように形成され、前記絶縁層は、前記セラミック本体の上下面に形成された前記第１および第２外部電極のバンド部を覆うように延長され得る。
前記第１および第２外部電極のバンド部は、前記セラミック本体の厚さ方向に対向する上下面を露出させることができる。
前記絶縁層は、絶縁ガラス（ｇｌａｓｓ）、エポキシ（ｅｐｏｘｙ）、および絶縁セラミックを含む群より選択された一つ以上の物質からなることができる。
前記第１内部電極は、第１主面部と、前記第１主面部から前記セラミック本体の両側面に引き出されて前記第１外部電極に連結される第１リード部とを含み、前記第２内部電極は、第２主面部と、前記第２主面部から前記セラミック本体の両側面に引き出されて前記第２外部電極に連結される第２リード部とを含むことができる。
前記第１および第２外部電極は、前記セラミック本体の厚さ方向に対向する上下面のうちの少なくとも下面と前記セラミック本体の両側面に形成され得る。
前記セラミック本体の長さ方向に対向する両端部面の外側には前記第１および第２外部電極が形成されなくてもよい。
他の実施形態による積層セラミックキャパシタは、複数の誘電体層が積層されて互いに直交する方向に沿って予め設定されたサイズの長さ、幅、および厚さを有するセラミック本体と、前記セラミック本体の長さ方向に沿って互いに離隔し、前記セラミック本体の長さ方向に沿った両端部面を覆う全面部と、前記全面部から前記セラミック本体の幅方向に対向する両側面一部と前記セラミック本体の厚さ方向に対向する上下面一部を覆うように延長されるバンド部とをそれぞれ含む第１および第２外部電極と、前記セラミック本体内で前記誘電体層を間に置いて互いに離隔して交互に積層され、前記セラミック本体の長さ方向に互いに外れるように配置されて両端部で交互に引き出され、前記第１および第２外部電極にそれぞれ連結される複数の第１および第２内部電極と、前記第１および第２外部電極の全面部外側を覆うように形成され、前記セラミック本体の上下面に形成された前記第１および第２外部電極のバンド部を覆うように延長された絶縁層と、を含むことができる。
前記セラミック本体の幅方向に対向する両側面を覆う前記第１および第２外部電極のバンド部は、前記絶縁層で覆われずに露出していることができる。
前記絶縁層は、絶縁ガラス（ｇｌａｓｓ）、エポキシ（ｅｐｏｘｙ）、および絶縁セラミックを含む群より選択された一つ以上の物質からなることができる。
実施形態による積層セラミックキャパシタ実装構造によると、積層セラミックキャパシタを基板に実装する時、積層セラミックキャパシタの駆動によるセラミック本体の膨張および収縮方向を考慮して付着領域を設定することによってアコースティックノイズの発生源を除去することができる。
このように積層セラミックキャパシタが基板に付着される領域を制限することによって積層セラミックキャパシタ実装構造のアコースティックノイズを低減させることができる効果がある。
一実施形態による積層セラミックキャパシタを概略的に示す斜視図である。 図１のＩＩ－ＩＩ'線による断面図である。 図１に示す積層セラミックキャパシタが基板に実装された形態を示す斜視図である。 図３に示す積層セラミックキャパシタ実装構造を示す側面図である。 図３に示す積層セラミックキャパシタ実装構造を示す平面図である。 他の実施形態による積層セラミックキャパシタが基板に実装された形態を示す斜視図である。 また他の実施形態による積層セラミックキャパシタが基板に実装された形態を示す斜視図である。 また他の実施形態による積層セラミックキャパシタが基板に実装された形態を示す斜視図である。 図８に示す積層セラミックキャパシタ実装構造を示す平面図である。 また他の実施形態による積層セラミックキャパシタが基板に実装された形態を示す斜視図である。 図１０に示す積層セラミックキャパシタの内部電極構造を示す分解斜視図である。 図１０に示す積層セラミックキャパシタの内部電極構造を示す分解斜視図である。
以下、添付した図面を参照して本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように本発明の実施形態を詳しく説明する。図面において、本発明を明確に説明するために、説明上不要な部分は省略し、明細書全体にわたって同一または類似の構成要素については同一の参照符号を付した。また、添付図面において一部の構成要素は誇張される、省略される、または概略的に図示されており、各構成要素の大きさは実際の大きさを全面的に反映するのではない。
添付した図面は、本明細書に開示された実施形態を容易に理解できるようにするためのものに過ぎず、添付した図面により本明細書に開示された技術的な思想が制限されず、本発明の思想および技術範囲に含まれる全ての変更、均等物乃至代替物を含むものと理解されなければならない。
第１、第２などのように序数を含む用語は、多様な構成要素を説明することに使用され得るが、前記構成要素は前記用語により限定されない。前記用語は一つの構成要素を他の構成要素から区別する目的のみで使用される。
また、層、膜、領域、板などの部分が他の部分の「上」にあるという時、これは他の部分の「直上」にある場合だけでなく、その中間にまた他の部分がある場合も含む。反対に、ある部分が他の部分の「直上」にあるという時には中間にまた他の部分がないことを意味する。また、基準となる部分の「上」にあるということは、基準となる部分の上または下に位置することであり、必ずしも重力反対方向に向かって「上」に位置することを意味するのではない。
明細書全体において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部品またはこれらを組み合わせたものが存在することを指定しようとするものであり、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品またはこれらを組み合わせたものの存在または付加可能性を予め排除しないものと理解されなければならない。したがって、ある部分がある構成要素を「含む」という時、これは特に反対になる記載がない限り、他の構成要素を除くのではなく、他の構成要素をさらに含むことができることを意味する。
また、明細書全体において、「平面上」という時、これは対象部分を上方から見た時を意味し、「断面上」という時、これは対象部分を垂直に切断した断面を側方から見た時を意味する。
また、明細書全体において、「連結される」という時、これは二つ以上の構成要素が直接的に連結されることだけを意味するのではなく、二つ以上の構成要素が他の構成要素を通じて間接的に連結されること、物理的に連結されることだけでなく、電気的に連結されること、または位置や機能により相異なる名称で称されたが一体であることを意味し得る。
図１は一実施形態による積層セラミックキャパシタを概略的に示す斜視図であり、図２は図１のＩＩ－ＩＩ'線による断面図である。
図１および図２を参照すると、本実施形態による積層セラミックキャパシタ１０は、セラミック本体１２、第１および第２外部電極１３、１４、そして複数の第１および第２内部電極２１、２２を含む。
セラミック本体１２は、複数の誘電体層１２４を厚さ方向Ｔに積層した後に焼成して形成され得る。ここで、セラミック本体１２の互いに隣接する複数の誘電体層１２４のそれぞれは、互いに境界が不明確な状態で一体化することができる。セラミック本体１２は、互いに交差する方向に沿って予め設定されたサイズの長さ、幅、および厚さを有するほぼ六面体形状からなることができるが、本発明がこれに限定されるのではない。
本実施形態では、説明の便宜のために、セラミック本体１２の誘電体層１２４が積層された厚さ方向Ｔの互いに向き合う面を上面と下面に定義し、前記上面と下面を連結するセラミック本体１２の長さ方向Ｌの互いに向き合う面を第１および第２端部面に定義し、前記第１および第２端部面と垂直に交差する幅方向Ｗの互いに向き合う面を第１および第２側面に定義する。
一方、セラミック本体１２は、最上部の内部電極の上部に所定厚さの上部カバー層１２３が形成され、最下部の内部電極の下部には下部カバー層１２５が形成され得る。この時、上部カバー層１２３および下部カバー層１２５は誘電体層１２４と同一の組成からなることができ、内部電極を含まない誘電体層をセラミック本体１２の最上部の内部電極の上部と最下部の内部電極の下部にそれぞれ少なくとも１個以上積層して形成され得る。
誘電体層１２４は、高誘電率のセラミック材料を含むことができ、例えばＢａＴｉＯ３（チタン酸バリウム）系セラミック粉末などを含むことができるが、本発明がこれに限定されるのではない。ＢａＴｉＯ３系セラミック粉末は、例えばＢａＴｉＯ３にＣａ（カルシウム）、Ｚｒ（ジルコニウム）などが一部固溶された（Ｂａ１－ｘＣａｘ）ＴｉＯ３、Ｂａ（Ｔｉ１－ｙＣａｙ）Ｏ３、（Ｂａ１－ｘＣａｘ）（Ｔｉ１－ｙＺｒｙ）Ｏ３またはＢａ（Ｔｉ１－ｙＺｒｙ）Ｏ３などがあるが、本発明がこれに限定されるのではない。
また誘電体層１２４にはセラミック添加剤、有機溶剤、可塑剤、結合剤および分散剤のうちの少なくとも一つ以上がさらに含まれ得る。セラミック添加剤は、例えば遷移金属酸化物または炭化物、希土類元素、マグネシウム（Ｍｇ）またはアルミニウム（Ａｌ）などを使用することができる。
第１および第２外部電極１３、１４は、セラミック本体１２の長さ方向Ｌの両端部に配置され、第１および第２全面部１３３、１４３と第１および第２バンド部１３５、１４５をそれぞれ含む。第１および第２全面部１３３、１４３は、セラミック本体１２の長さ方向の第１および第２端部面をそれぞれ覆い、第１および第２内部電極２１、２２の露出した端部とそれぞれ接続されて電気的に連結される部分である。第１および第２バンド部１３５、１４５は、第１および第２全面部１３３、１４３からセラミック本体１２の周り面（上下面と第１、２側面）の一部を覆うようにそれぞれ延長されるように形成される部分である。
本実施形態で第１および第２外部電極１３、１４の第１および第２全面部１３３、１４３には絶縁層６１、６２が配置され得る。絶縁層６１、６２は、第１および第２全面部１３３、１４３の外側を部分的にまたは全体的に覆うように形成され得、第１および第２全面部１３３、１４３面積の７０％から１０１％の面積を有することができる。絶縁層６１、６２は、第１および第２全面部１３３、１４３の形状を沿って形成され得、一例として四角形からなることができる。絶縁層６１、６２は、絶縁性物質からなり、一例として絶縁ガラス（ｇｌａｓｓ）、エポキシ（ｅｐｏｘｙ）、および絶縁セラミックを含む群より選択された一つ以上の物質からなることができる。
複数の第１および第２内部電極２１、２２は、誘電体層１２４を介して交互に積層される。第１および第２内部電極２１、２２は、誘電体層１２４を形成するセラミックシート上に形成されて積層された後、焼成により一つの誘電体層１２４を間に置いてセラミック本体１２内部に厚さ方向に交互に配置され得る。このような第１および第２内部電極２１、２２は互いに異なる極性を有する電極であり、誘電体層１２４の積層方向に沿って互いに対向するように配置され、中間に配置された誘電体層１２４により互いに電気的に絶縁され得る。
第１および第２内部電極２１、２２は、誘電体層１２４を間に置いて互いに長さ方向に外れるように配置され、その一端がセラミック本体１２の長さ方向の第１および第２端部面を通じてそれぞれ露出している。このようにセラミック本体１２の長さ方向の第１および第２端部面を通じて交互に露出している第１および第２内部電極２１、２２の端部は、セラミック本体１２の長さ方向の第１および第２端部面で第１および第２外部電極１３、１４の第１および第２全面部１３３、１４３とそれぞれ接続されて電気的に連結され得る。また、第１および第２内部電極２１、２２は、導電性金属から形成され、例えばニッケル（Ｎｉ）またはニッケル（Ｎｉ）合金などの材料を使用することができるが、本発明がこれに限定されるのではない。
上記のような構成により、第１および第２外部電極１３、１４に所定の電圧を印可すると互いに対向する第１および第２内部電極２１、２２の間に電荷が蓄積される。この時、積層セラミックキャパシタ１０の静電容量は誘電体層１２４の積層方向に沿って互いにオーバーラップされる第１および第２内部電極２１、２２のオーバーラップ（ｏｖｅｒｌａｐ）された面積に比例する。
図３は図１に示す積層セラミックキャパシタが基板に実装された形態を示す斜視図であり、図４は図３に示す積層セラミックキャパシタ実装構造を示す側面図であり、図５は図３に示す積層セラミックキャパシタ実装構造を示す平面図である。
図３から図５を参照すると、本実施形態による積層セラミックキャパシタ実装構造１０１は、積層セラミックキャパシタ１０が実装される回路基板１１０と、その上面に形成される第１および第２電極パッド１２１、１２２とを含む。積層セラミックキャパシタ１０は、回路基板１１０上で第１および第２電極パッド１２１、１２２を通じて実装され得る。積層セラミックキャパシタ１０は、図１および２を参照して説明した構造からなることができる。
第１および第２電極パッド１２１、１２２は、回路基板１１０の上面で互いに離隔して配置され、積層セラミックキャパシタ１０の第１および第２外部電極１３、１４の第１および第２バンド部１３５、１４５が互いに離隔した距離だけ離れて配置され得る。積層セラミックキャパシタ１０の第１および第２バンド部１３５、１４５は、第１および第２電極パッド１２１、１２２と接触するように配置された状態で導電性接合部材１３１を利用して回路基板１１０に固定することができ、これにより積層セラミックキャパシタ１０は回路基板１１０の第１および第２電極パッド１２１、１２２に電気的に接続され得る。導電性接合部材１３１は、一例としてソルダ（ｓｏｌｄｅｒ）を含むことができる。
本実施形態のセラミック本体１２の長さ方向Ｌに沿った両端で、第１および第２外部電極１３、１４の縁は第１および第２電極パッド１２１、１２２の外側縁と互いに整列することができ、少なくとも第１および第２電極パッド１２１、１２２の外側縁よりも外側に配置され得る。つまり、第１および第２電極パッド１２１、１２２は、積層セラミックキャパシタ１０のセラミック本体１２の長さ方向Ｌに沿った両端縁の間に設定される領域に含まれるように位置することができる。この時、第１および第２電極パッド１２１、１２２は、セラミック本体１２の長さ方向に沿った積層セラミックキャパシタ１０の両端縁の外側には形成されなくてもよい。反面、第１および第２電極パッド１２１、１２２は、セラミック本体１２の幅方向Ｗに沿った積層セラミックキャパシタ１０の両端縁の外側に延長されるように形成され得る。
ここで「外側」は、回路基板１１０でセラミック本体１２が配置される領域の中心から前記領域の外側に向かう側を意味し、以下、他の実施形態でも同様である。
本実施形態で積層セラミックキャパシタ１０の第１および第２外部電極１３、１４のそれぞれは、セラミック本体１２の幅方向Ｗに対向する両側面で導電性接合部材１３１により第１および第２電極パッド１２１、１２２に固定されることによって回路基板１１０に実装される。この時、第１および第２電極パッド１２１、１２２は、第１および第２外部電極１３、１４の第１および第２全面部１３３、１４３と対向する部分がないため、セラミック本体１２の長さ方向Ｌに対向する両端部面では導電性接合部材１３１が形成されなくてもよい。
また、積層セラミックキャパシタ１０は、第１および第２外部電極１３、１４の第１および第２全面部１３３、１４３外側を覆うように配置された絶縁層６１、６２を含む。この絶縁層６１、６２は、積層セラミックキャパシタ１０を回路基板１１０に実装する時、導電性接合部材１３１が第１および第２外部電極１３、１４の第１および第２全面部１３３、１４３に形成されることを防止するようになる。
したがって、第１および第２電極パッド１２１、１２２は、導電性接合部材１３１を利用して第１および第２外部電極１３、１４の第１および第２バンド部１３５、１４５と接合され得、反面、第１および第２電極パッド１２１、１２２と第１および第２外部電極１３、１４の第１および第２全面部１３３、１４３との間には導電性接合部材１３１が介されず、第１および第２全面部１３３、１４３は第１および第２電極パッド１２１、１２２に接続されなくてもよい。
積層セラミックキャパシタ１０が回路基板１１０に実装された状態で電圧が印加されるとアコースティックノイズが発生することがある。第１および第２電極パッド１２１、１２２のサイズと形状は、積層セラミックキャパシタ１０の第１および第２外部電極１３、１４と第１および第２電極パッド１２１、１２２を連結する導電性接合部材１３１の量と位置を制御することができ、そのためにアコースティックノイズの大きさが調節され得る。
積層セラミックキャパシタ１０が回路基板１１０に実装された状態でセラミック本体１２の長さ方向の第１および第２端部面に形成された第１および第２外部電極１３、１４に極性が異なる電圧が印加されると、誘電体層１２４の逆圧電性効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によりセラミック本体１２は厚さ方向に膨張および収縮するようになる。この時、第１および第２外部電極１３、１４が形成されたセラミック本体１２の長さ方向の第１および第２端部面は、ポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によりセラミック本体１２の厚さ方向の膨張および収縮とは反対に収縮および膨張するようになる。
したがって、積層セラミックキャパシタ１０に電圧が印加されてセラミック本体１２が厚さ方向に膨張および収縮を繰り返してもセラミック本体１２の第１および第２端部面は回路基板１１０に固定されていないため、アコースティックノイズ発生を低減させることができる。
図６は他の実施形態による積層セラミックキャパシタが基板に実装された形態を示す斜視図である。
図６を参照すると、本実施形態による積層セラミックキャパシタ実装構造１０２に適用される積層セラミックキャパシタ２０は、セラミック本体１２の長さ方向の両端に配置される第１および第２外部電極１３、１４を含み、このような第１および第２外部電極１３、１４は、第１および第２全面部１３３、１４３と第１および第２バンド部１３５、１４５をそれぞれ含む。
また、積層セラミックキャパシタ実装構造１０２は、積層セラミックキャパシタ２０が実装される回路基板１１０と、その上面に形成される第１および第２電極パッド１２１、１２２とを含む。積層セラミックキャパシタ２０は、回路基板１１０上で第１および第２電極パッド１２１、１２２を通じて実装され得る。
本実施形態で積層セラミックキャパシタ２０は、第１および第２外部電極１３、１４の第１および第２全面部１３３、１４３外側を覆うように配置された絶縁層６３、６４を含む。また絶縁層６３、６４は、セラミック本体１２の厚さ方向Ｔに対向する上下面に形成された第１および第２バンド部１３５、１４５を覆うように上下に延長され得る。この絶縁層６３、６４は、積層セラミックキャパシタ２０を回路基板１１０に実装する時、導電性接合部材１３１が第１および第２外部電極１３、１４の第１および第２全面部１３３、１４３に形成されることを防止するようになる。この時、セラミック本体１２の幅方向に対向する両側面を覆う第１および第２外部電極１３、１４のバンド部１３５、１４５は絶縁層６３、６４で覆われずに露出され得る。
本実施形態のセラミック本体１２の長さ方向Ｌに沿った両端で、第１および第２外部電極１３、１４の縁は第１および第２電極パッド１２１、１２２の外側縁と互いに整列することができ、少なくとも第１および第２電極パッド１２１、１２２の外側縁よりも外側に配置され得る。つまり、第１および第２電極パッド１２１、１２２は、積層セラミックキャパシタ２０のセラミック本体１２の長さ方向に沿った両端縁の間に設定される領域に含まれるように位置することができる。この時、第１および第２電極パッド１２１、１２２は、セラミック本体１２の長さ方向に沿った積層セラミックキャパシタ２０の両端縁の外側には形成されなくてもよい。反面、第１および第２電極パッド１２１、１２２は、セラミック本体１２の幅方向Ｗに沿った積層セラミックキャパシタ２０の両端縁の外側に延長されるように形成され得る。
したがって、第１および第２電極パッド１２１、１２２は、導電性接合部材１３１を利用してセラミック本体１２の幅方向による両側面で第１および第２外部電極１３、１４の第１および第２バンド部１３５、１４５と接合され得る。反面、第１および第２電極パッド１２１、１２２と第１および第２外部電極１３、１４の第１および第２全面部１３３、１４３との間には導電性接合部材１３１が介されず、第１および第２全面部１３３、１４３は第１および第２電極パッド１２１、１２２に接続されなくてもよい。
図７は他の実施形態による積層セラミックキャパシタが基板に実装された形態を示す斜視図である。
図７を参照すると、本実施形態による積層セラミックキャパシタ実装構造１０３に適用される積層セラミックキャパシタ３０は、セラミック本体３２の長さ方向Ｌの両端に配置される第１および第２外部電極１５、１６を含み、このような第１および第２外部電極１５、１６は、第１および第２全面部１５３、１６３と第１および第２バンド部１５５、１６５をそれぞれ含む。
また積層セラミックキャパシタ実装構造１０３は、積層セラミックキャパシタ３０が実装される回路基板１１０と、その上面に形成される第１および第２電極パッド１２１、１２２とを含む。積層セラミックキャパシタ３０は、回路基板１１０上で第１および第２電極パッド１２１、１２２を通じて実装され得る。
本実施形態で第１および第２バンド部１５５、１６５は、セラミック本体３２の幅方向Ｗに対向する両側面一部を覆うように延長される反面、セラミック本体３２の厚さ方向Ｔに対向する上下面を露出させるように形成される。したがって、第１および第２バンド部１５５、１６５はセラミック本体３２の上下面には形成されず、両側面には形成され得る。
本実施形態のセラミック本体３２の長さ方向Ｌに沿った両端で、第１および第２外部電極１５、１６の縁は第１および第２電極パッド１２１、１２２の外側縁と互いに整列することができ、少なくとも第１および第２電極パッド１２１、１２２の外側縁よりも外側に配置され得る。つまり、第１および第２電極パッド１２１、１２２は、積層セラミックキャパシタ３０のセラミック本体３２の長さ方向に沿った両端縁の間に設定される領域に含まれるように位置することができる。この時、第１および第２電極パッド１２１、１２２はセラミック本体３２の長さ方向に沿った積層セラミックキャパシタ３０の両端縁の外側には形成されなくてもよい。反面、第１および第２電極パッド１２１、１２２はセラミック本体３２の幅方向Ｗに沿った積層セラミックキャパシタ３０の両端縁の外側に延長されるように形成され得る。
一方、積層セラミックキャパシタ３０は、第１および第２外部電極１５、１６の第１および第２全面部１５３、１６３外側を覆うように配置された絶縁層６１、６２を含む。この絶縁層６１、６２は、積層セラミックキャパシタ３０を回路基板１１０に実装する時、導電性接合部材１３１が第１および第２外部電極１５、１６の第１および第２全面部１５３、１６３に形成されることを防止するようになる。
したがって、第１および第２電極パッド１２１、１２２は、導電性接合部材１３１を利用して第１および第２外部電極１５、１６の第１および第２バンド部１５５、１６５と接合され得、反面、第１および第２電極パッド１２１、１２２と第１および第２外部電極１５、１６の第１および第２全面部１５３、１６３との間には導電性接合部材１３１が介されず、第１および第２全面部１５３、１６３は第１および第２電極パッド１２１、１２２に接続されなくてもよい。
図８はまた他の実施形態による積層セラミックキャパシタが基板に実装された形態を示す斜視図であり、図９は図８に示す積層セラミックキャパシタ実装構造を示す平面図である。
図８および図９を参照すると、本実施形態による積層セラミックキャパシタ実装構造１０４に適用される積層セラミックキャパシタ１０は、セラミック本体１２の長さ方向の両端に配置される第１および第２外部電極１３、１４を含み、このような第１および第２外部電極１３、１４は、第１および第２全面部１３３、１４３と第１および第２バンド部１３５、１４５をそれぞれ含む。
また積層セラミックキャパシタ実装構造１０４は、積層セラミックキャパシタ１０が実装される回路基板１１０と、その上面にそれぞれ一対のパッチで形成される第１および第２電極パッド２２１、２２２とを含む。積層セラミックキャパシタ１０は、回路基板１１０上で第１および第２電極パッド２２１、２２２を通じて実装され得る。
第１および第２電極パッド２２１、２２２は、積層セラミックキャパシタ１０の第１および第２バンド部１３５、１４５が互いに離隔した距離だけ離れて配置され、第１および第２電極パッド２２１、２２２のそれぞれを構成する一対のパッチ２２１ａ、２２１ｂ、２２２ａ、２２２ｂはセラミック本体１２の幅方向中心を基準として分離され得る。つまり、第１および第２電極パッド２２１、２２２を構成するパッチ２２１ａ、２２１ｂ、２２２ａ、２２２ｂは、積層セラミックキャパシタ１０の下面の４つの角にそれぞれ対応するように配置されて積層セラミックキャパシタ１０の第１および第２バンド部１３５、１４５と接触することができる。
本実施形態のセラミック本体１２の長さ方向Ｌに沿った両端で、第１および第２外部電極１３、１４の縁は第１および第２電極パッド２２１、２２２のそれぞれを構成する一対のパッチ２２１ａ、２２１ｂ、２２２ａ、２２２ｂの外側縁と互いに整列することができ、少なくともこれらパッチ２２１ａ、２２１ｂ、２２２ａ、２２２ｂの外側縁よりも外側に配置され得る。つまり、第１および第２電極パッド２２１、２２２は、積層セラミックキャパシタ１０のセラミック本体１２の長さ方向に沿った両端縁の間に設定される領域に含まれるように位置することができる。この時、第１および第２電極パッド２２１、２２２は、セラミック本体１２の長さ方向に沿った積層セラミックキャパシタ１０の両端縁の外側には形成されなくてもよい。反面、第１および第２電極パッド２２１、２２２は、セラミック本体１２の幅方向Ｗに沿った積層セラミックキャパシタ１０の両端縁の外側に延長されるように形成され得る。
一方、積層セラミックキャパシタ１０は、第１および第２外部電極１３、１４の第１および第２全面部１３３、１４３外側を覆うように配置された絶縁層６１、６２を含む。この絶縁層６１、６２は、積層セラミックキャパシタ１０を回路基板１１０に実装する時、導電性接合部材１３１が第１および第２外部電極１３、１４の第１および第２全面部１３３、１４３に形成されることを防止するようになる。
したがって、第１および第２電極パッド２２１、２２２は、導電性接合部材１３１を利用して第１および第２外部電極１３、１４の第１および第２バンド部１３５、１４５と接合され得、反面、第１および第２電極パッド２２１、２２２と第１および第２外部電極１３、１４の第１および第２全面部１３３、１４３との間には導電性接合部材１３１が介されず、第１および第２全面部１３３、１４３は第１および第２電極パッド２２１、２２２に接続されなくてもよい。
図１０はまた他の実施形態による積層セラミックキャパシタが基板に実装された形態を示す斜視図であり、図１１および図１２は図１０に示す積層セラミックキャパシタの内部電極構造を示す分解斜視図である。
図１０から図１２を参照すると、本実施形態による積層セラミックキャパシタ実装構造１０５に適用される積層セラミックキャパシタ５０は、セラミック本体５２の長さ方向の両端に配置される第１および第２外部電極５３、５４を含み、セラミック本体５２内部には第１および第２外部電極５３、５４にそれぞれ連結される第１および第２内部電極４１、４２を含む。
複数の第１および第２内部電極４１、４２は、誘電体層５２４を介して交互に積層される。第１および第２内部電極４１、４２は、誘電体層５２４を形成するセラミックシート上に形成されて積層された後、焼成により一つの誘電体層５２４を間に置いてセラミック本体５２内部に厚さ方向に交互に配置され得る。このような第１および第２内部電極４１、４２は、互いに異なる極性を有する電極であり、誘電体層５２４の積層方向に沿って互いに対向するように配置され、中間に配置された誘電体層５２４により互いに電気的に絶縁され得る。
本実施形態で第１内部電極４１は、第１主面部４１３と、セラミック本体５２の幅方向Ｗに対向する両側面に引き出されて第１外部電極５３に連結される第１リード部４１５とを含むことができる。また第２内部電極４２は、第２主面部４２３と、セラミック本体５２の幅方向に沿って対向する両側面に引き出されて第２外部電極５４に連結される第２リード部４２５とを含むことができる。
第１および第２外部電極５３、５４は、セラミック本体５２の長さ方向に沿った両端部に配置され、それぞれセラミック本体５２の幅方向に対向する両側面とセラミック本体５２の厚さ方向に対向する上下面に形成され得る。したがって、セラミック本体５２の両端部面の外側には第１および第２外部電極５３、５４が形成されなくてもよい。
本実施形態のセラミック本体５２の長さ方向Ｌに沿った両端で、第１および第２外部電極５３、５４の縁は第１および第２電極パッド１２１、１２２の外側縁と互いに整列することができ、少なくとも第１および第２電極パッド１２１、１２２の外側縁よりも外側に配置され得る。つまり、第１および第２電極パッド１２１、１２２は、積層セラミックキャパシタ５０のセラミック本体５２の長さ方向Ｌに沿った両端縁の間に設定される領域に含まれるように位置することができる。この時、第１および第２電極パッド１２１、１２２は、セラミック本体５２の長さ方向に沿った積層セラミックキャパシタ５０の両端縁の外側には形成されなくてもよい。反面、第１および第２電極パッド１２１、１２２は、セラミック本体５２の幅方向Ｗに沿った積層セラミックキャパシタ５０の両端縁の外側に延長されるように形成され得る。
したがって、第１および第２電極パッド１２１、１２２は、導電性接合部材１３１を利用してセラミック本体５２の幅方向に対向する両側面で第１および第２外部電極５３、５４と接合され得る。反面、セラミック本体５２の長さ方向Ｌに対向する両端部面では第１および第２外部電極５３、５４が形成されなくてもよく、導電性接合部材１３１が介されず、第１および第２電極パッド１２１、１２２と接続されなくてもよい。
また他の実施形態による積層セラミックキャパシタ実装構造は、前記図１０から図１２を参照して説明した構造からなる積層セラミックキャパシタと、図８および図９を参照して説明した構造からなる第１および第２電極パッドとの組み合わせからなることができ、これも本発明の範囲に属する。
一方、前記実施形態では、回路基板に積層セラミックキャパシタが実装された実装構造を例に上げて図示して説明したが、本発明の積層セラミックキャパシタ実装構造は、これに限定される必要はなく、適用可能な多様な部品または機器などに応用され得る。
以上を通じて本発明の好ましい実施形態について説明したが、本発明はこれに限定されるのではなく、特許請求の範囲と発明の説明および添付した図面の範囲内で多様に変形して実施することが可能であり、これも本発明の範囲に属するのは当然である。
１０、２０、３０、５０：積層セラミックキャパシタ
１２、３２、５２：セラミック本体
１３、１４、１５、１６、５３、５４：外部電極
２１、２２、４１、４２：内部電極
６１、６２、６３、６４：絶縁層
１０１、１０２、１０３、１０４、１０５：積層セラミックキャパシタ実装構造
１１０：回路基板
１２１、１２２、２２１、２２２：電極パッド
１３１：導電性接合部材
１３３、１４３、１５３、１６３：全面部
１３５、１４５、１５５、１６５：バンド部

Claims (16)

  1. 回路基板の上面に第１電極パッドおよび第２電極パッドを通じて積層セラミックキャパシタが実装された積層セラミックキャパシタ実装構造であって、
    前記積層セラミックキャパシタは、
    複数の誘電体層が積層されて互いに直交する方向に沿って予め設定されたサイズの長さ、幅、および厚さを有するセラミック本体と、
    前記セラミック本体の長さ方向に沿って互いに離隔し、少なくとも前記セラミック本体の幅方向に対向する両側面に形成される第１外部電極および第２外部電極と、
    前記セラミック本体内で前記誘電体層を間に置いて互いに離隔して交互に積層され、前記第１外部電極および前記第２外部電極にそれぞれ連結される複数の第１内部電極および複数の第２内部電極と
    を含み、
    前記セラミック本体の長さ方向に沿った両端で、前記第１外部電極および前記第２外部電極の縁は前記第１電極パッドおよび前記第２電極パッドの外側縁と互いに整列するか、または少なくとも前記第１電極パッドおよび前記第２電極パッドの外側縁よりも外側に配置される、積層セラミックキャパシタ実装構造。
  2. 前記第１電極パッドおよび前記第２電極パッドは、前記セラミック本体の長さ方向に沿った前記積層セラミックキャパシタの両端縁の外側には形成されない、請求項１に記載の積層セラミックキャパシタ実装構造。
  3. 前記第１電極パッドおよび前記第２電極パッドのそれぞれは、前記セラミック本体の幅方向中心を基準として分離された一対のパッチを含む、請求項１に記載の積層セラミックキャパシタ実装構造。
  4. 前記第１外部電極および前記第２外部電極のそれぞれは、前記セラミック本体の幅方向に対向する両側面で導電性接合部材により前記第１電極パッドおよび前記第２電極パッドと接合される、請求項１から３のいずれか一項に記載の積層セラミックキャパシタ実装構造。
  5. 前記複数の第１内部電極および前記複数の第２内部電極は、前記セラミック本体の長さ方向に互いに外れるように配置されて両端部で交互に引き出され、
    前記第１外部電極および前記第２外部電極は、前記セラミック本体の長さ方向に沿った両端部面を覆う全面部と、前記全面部から前記セラミック本体の少なくとも側面に沿って延長されるバンド部とを含み、
    前記導電性接合部材は、前記第１外部電極および前記第２外部電極の前記バンド部と前記第１電極パッドおよび前記第２電極パッドとをそれぞれ接合させる、請求項４に記載の積層セラミックキャパシタ実装構造。
  6. 前記積層セラミックキャパシタは、前記第１外部電極および前記第２外部電極の全面部外側を覆うように形成される絶縁層をさらに含む、請求項５に記載の積層セラミックキャパシタ実装構造。
  7. 前記絶縁層が形成される前記第１外部電極および前記第２外部電極の全面部外側には前記導電性接合部材が配置されない、請求項６に記載の積層セラミックキャパシタ実装構造。
  8. 前記第１外部電極および前記第２外部電極の前記バンド部は、前記全面部から前記セラミック本体の厚さ方向に対向する上下面一部を覆うように形成され、
    前記絶縁層は、前記セラミック本体の上下面に形成された前記第１外部電極および前記第２外部電極の前記バンド部を覆うように延長された、請求項６に記載の積層セラミックキャパシタ実装構造。
  9. 前記第１外部電極および前記第２外部電極の前記バンド部は、前記セラミック本体の厚さ方向に対向する上下面を露出させる、請求項６に記載の積層セラミックキャパシタ実装構造。
  10. 前記絶縁層は、絶縁ガラス、エポキシ、および絶縁セラミックを含む群より選択された一つ以上の物質からなる、請求項６に記載の積層セラミックキャパシタ実装構造。
  11. 前記第１内部電極は、第１主面部と、前記第１主面部から前記セラミック本体の両側面に引き出されて前記第１外部電極に連結される第１リード部とを含み、前記第２内部電極は、第２主面部と、前記第２主面部から前記セラミック本体の両側面に引き出されて前記第２外部電極に連結される第２リード部とを含む、請求項４に記載の積層セラミックキャパシタ実装構造。
  12. 前記第１外部電極および前記第２外部電極は、前記セラミック本体の厚さ方向に対向する上下面のうちの少なくとも下面と前記セラミック本体の両側面に形成される、請求項１１に記載の積層セラミックキャパシタ実装構造。
  13. 前記セラミック本体の長さ方向に対向する両端部面の外側には前記第１外部電極および前記第２外部電極が形成されない、請求項１１に記載の積層セラミックキャパシタ実装構造。
  14. 複数の誘電体層が積層されて互いに直交する方向に沿って予め設定されたサイズの長さ、幅、および厚さを有するセラミック本体と、
    前記セラミック本体の長さ方向に沿って互いに離隔し、前記セラミック本体の長さ方向に沿った両端部面を覆う全面部と、前記全面部から前記セラミック本体の幅方向に対向する両側面一部と前記セラミック本体の厚さ方向に対向する上下面一部を覆うように延長されるバンド部とをそれぞれ含む第１外部電極および第２外部電極と、
    前記セラミック本体内で前記誘電体層を間に置いて互いに離隔して交互に積層され、前記セラミック本体の長さ方向に互いに外れるように配置されて両端部で交互に引き出され、前記第１外部電極および前記第２外部電極にそれぞれ連結される複数の第１内部電極および複数の第２内部電極と、
    前記第１外部電極および前記第２外部電極の全面部外側を覆うように形成され、前記セラミック本体の上下面に形成された前記第１外部電極および前記第２外部電極の前記バンド部を覆うように延長された絶縁層と
    を含む積層セラミックキャパシタ。
  15. 前記セラミック本体の幅方向に対向する両側面を覆う前記第１外部電極および前記第２外部電極の前記バンド部は、前記絶縁層で覆われずに露出している、請求項１４に記載の積層セラミックキャパシタ。
  16. 前記絶縁層は、絶縁ガラス、エポキシ、および絶縁セラミックを含む群より選択された一つ以上の物質からなる、請求項１４または１５に記載の積層セラミックキャパシタ。
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