KR100355803B1 - 강유전체캐패시터회로구조 - Google Patents

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Abstract

본 발명은 강유전체 캐피시터 회로구조에 관한 것으로, 좀 더 상세하게는 상기 회로구조는 세라믹 하부전극(1)상에 강유전체(2)가 형성되고, 그 입에 세라믹 상부전극(3), 삽입층(4) 및 금속 상부전극(5)이 순차적으로 적층된 구조를 구비하며, 상기 세라믹 하부전극(1)과 세라믹 상부전극(2)이 기록단자에 각각 결선되고 상기 세라믹 하부전극(1)이상기 상부전극(5)이 해독단자에 각기 결선되도록 한 것으로, 상기 FRAM의 기록시 문제가 되는 현상을 방지할 수 있으며 문제가 되는 누설전류를 줄일 수 있는 이점이 있다.

Description

강유전체 캐패시터 회로구조
본 발명은 강유전체 캐패시터 회로구조에 관한 것으로, 좀 더 상세하게는 캐패시터를 이용한 기록 및 재생시 발생되는 피로현상과 누설전류의 문제점을 해결할수 있는 강유전체 캐패시터 회로구조에 관한 것이다.
강유전체 물질은 대개의 경우 반복적으로 분극반전을 일으킬 때 분극량이 감소하는 이른바 "피로현상(fatigue)"을 보인다. 만약 이러한 피로현상이 강유전체 소자인 FRAM(Ferroelectric Random Access Memory)에서 발생되면 궁극적으로 그 FRAM의 수명은 단축되게 된다.
이러한 피로현상에 따른 문제점을 극복하기 위하여 최근 강유전체 캐패시터에 금속전극 대신 세라믹 전극을 갖는 구조가 제안되었다.
그러나, 이와 같이 강유전체 캐패시터에 금속전극 대신 전도성 세라믹 전극을 사용하게 되면 피로현상이 개선되어 그 수명은 연장되었지만, 누설전류는 금속 전극에 비해 오히려 증가하는 문제점이 있었다.
따라서, 본 발명의 목적은 상술한 피로현상과 누설전류의 문제점을 동시에 해결할 수 있는 강유전체 캐패시터 회로구조를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 강유전체 캐패시터 회로구조는, 전도성 세라믹 하부전극 상에 강유전체가 형성되고 그 위에 전도성 세라믹 상부전극, 삽입층 및 금속 상부전극이 순차적으로 적층된 구조를 구비하며, 상기 전도성 세라믹 하부전극과 전도성 세라믹 상부전극이 기록단자(writing terminal)에 각각 결선되고 상기 전도성 세라믹 하부전극과 금속 상부전극이 해독단자(reading terminal)에 각각 결선되도록 한 구조이다.
이하, 본 발명의 구성을 첨부된 도면을 참조하여 좀 더 상세히 설명하면 다음과 같다.
FRAM의 기록시에는 통상 분극반전에 의해 발생되는 피로현상이 문제가 되며 FRAM의 재생시에는 누설전류가 통상 문제가 된다. 따라서, 기록시에는 전도성 세라믹 전극을 사용하여 기록을 하고 재생시에는 금속전극을 사용하여 재생시키게 되면 상술한 피로현상과 누설전류의 문제점을 해결할 수 있다는 사실을 알게된 것이다.
본 발명자는 이러한 사실을 기초로 하여 연구를 거듭한 결과, FRAM의 기록시에는 전도성 세라믹 전극이 사용되도록 하고 FRAM의 기록시에는 금속 전극이 사용되도록 함으로써 피로현상과 누설전류를 동시에 줄일 수 있는 강유전체 캐패시터의 회로구조를 개발한 것이다.
간략히 말해, 본 발명의 강유전체 캐패시터 회로구조는 세라믹 하부전극 상에 강유전체가 형성되고 그 위에 전도성 세라믹 상부전극, 삽입층 및 금속 상부전극이 순차적으로 적층된 구조를 구비하며, 상기 전도성 세라믹 하부전극과 전도성 세라믹 상부전극이 기록단자에 각각 결선되고 상기 전도성 세라믹 하부전극과 금속 상부전극이 해독단자에 각각 결선되도록 한 것에 특징이 있다.
본원발명에 사용되는 전도성 세라믹으로는 일반적인 산화물 도전체 중에서 적절하게 선택하여 사용할 수 있고, 바람직하게는 RuOX, IrOX를 사용한다.
제1도는 본 발명의 강유전체 캐패시터 회로구조의 일실시예의 단면도이고, 제2도는 본 발명의 강유전체 캐패시터 회로구조의 또 다른 실시예의 단면도이며, 제3도는 본 발명의 강유전체 캐패시터 회로구조의 일실시예의 단면도로서, 도면 중 부호 1은 전도성 세라믹 하부전극, 2는 강유전체, 3은 전도성 세라믹 상부전극, 4,6은 삽입층 5는 금속 상부전극, 7은 금속 하부전극이다, 한편, A, B는 플레이트 라인, C는 비트라인, D는 센서이다.
제1도에 의하면, 본 발명의 강유전체 캐패시터 회로구조는 전도성 세라믹 하부전극(1) 상에 강유전체(2)가 형성되고 그 위에 전도성 세라믹 상부전극(3), 삽입층(4) 및 금속 상부전극(5)이 순차적으로 적층된 구조를 구비하여, 상기 전도성 세라믹 하부전극(1)과 전도성 세라믹 상부전극(3)이 기록단자에 각각 결선되고 상기 전도성 세라믹 하부전극(1)과 금속 상부전극(5)이 해독단자에 각각 결선되도록 한 것에 특징이 있다.
좀 더 구체적으로 설명하면, 이러한 회로구조를 갖는 강유전체 캐패시터는 하부로부터 전도성 세라믹 하부전극(1), 강유전체(2), 전도성 세라믹 상부전극(3) 삽입층(4) 및 금속 상부전극(5)이 순차적으로 적층된 구조를 가진다. 이러한 적층구조에 있어서, 전도성 세라믹 하부전극(1)과 전도성 세라믹 상부전극(3)은 트랜지스터의 기록단자에 각각 결선된다, 즉, 전도성 세라믹 하부전극(1)의 경우 비트 라인 C에 결선되고, 전도성 세라믹 상부전극의 경우 플레이트 라인 B에 결선되어 있다. 또한, 전도성 세라믹 하부전극(1)과 금속 상부전극(5)은 트랜지스터의 해독단자에 각각 결선되는데, 전도성 세라믹 하부전극(1)의 경우에는 센서 D에 결선되고 금속 상부전극(5)의 경우에는 플레이트 라인 A에 결선된다.
따라서, 이러한 회로구조의 강유전체 캐패시터의 경우, 기록시에는 전도성 세라믹 상부전극(3)에서 강유전체(2)를 거쳐 전도성 세라믹 하부전극(1)으로 흐르는 방향으로 기록을 하게 된다. 반면에, 재생시에는 금속 상부전극(5)에서삽입층(4), 전도성 세라믹 상부전극(3), 강유전체(2)를 거쳐 전도성 세라믹 하부전극(1)으로 흐르는 방향으로 재생을 하게 된다.
한편, 금속 전극과 전도성 세라믹 전극의 사이가 지나치게 얇으면 턴넬 등의 효과로 인하여 누설전류가 증가될 우려가 있으므로 금속 전극과 전도성 세라믹 전극사이에 삽입층을 형성시켜 숏트키 장벽(Schottky barrier)이 형성되도록 적절한 두께와 물질을 선정하여야 한다. 바람직한 삽입층 물질로는 상유전체, 고유전체 또는 강유전체가 있지만, 그 외 다른 물질이 또한 선택될 수도 있다. 삽입층은 예로서 통상 약 800Å 이하 두께의 PZT를 사용할 수 있다.
한편, 제2도에 의한 본 발명의 강유전체 캐패시터의 또 다른 회로구조는 제1도 의 회로구조에 부가적으로 상기 전도성 세라믹 하부전극(1) 하부에 금속 하부전극(7)이 형성되어 상기 전도성 세라믹 상부전극(3)과 금속 하부전극(7)이 기록단자에 각각 결선되고 상기 금속 상부전극(5)과 금속 하부전극(7)이 해독단자에 각각 결선되도록 한 것에 특징이 있다.
좀 더 구체적으로 설명하면, 이러한 회로구조를 갖는 강유전체 캐패시터는 하부로부터 금속 하부전극(7), 전도성 세라믹 하부전극(1), 강유전체(2), 전도성 세라믹 상부전극(3), 삽입층(4) 및 금속 상부전극(5)이 순차적으로 적층된 구조를 가진다. 이러한 적층구조에 있어서, 전도성 세라믹 상부전극(3)과 금속 하부전극(7)은 트랜지스터의 기록단자에 각각 결선된다. 즉, 금속 하부전극(7)의 경우 비트 라인 C에 결선되고, 전도성 세라믹 상부전극의 경우 플레이트 라인 B에 결선되어 있다. 또한. 금속 하부전극(7)과 금속 상부전극(5)은 트랜지스터의 해독단자에 각각 결선되는데, 금속 상부전극(7)의 경우에는 센서 D에 결선되고 금속 상부전극(5)의 경우에는 플레이트 라인 A에 결선된다.
따라서, 이러한 회로구조의 강유전체 캐패시터의 경우, 기록시에는 전도성 세라믹 상부전극(3)에서 강유전체(2), 전도성 세라믹 하부전극(1)을 거쳐 금속 하부전극(7)으로 흐르는 방향으로 기록을 하게 된다. 반면에, 재생시에는 금속 상부전극(5)에서 삽입층(4), 세라믹 상부전극(3), 강유전체(2), 전도성 세라믹 하부전극(1)을 거쳐 금속 하부전극(7)으로 흐르는 방향으로 재생을 하게 된다.
한편, 제3도에 의한 본 발명의 강유전체 캐패시터 회로구조는 제2도의 회로구조에 부가적으로 상기 전도성 세라믹 하부전극(1)과 금속 하부전극(7) 사이에 삽입층(6)이 형성되어 상기 전도성 세라믹 하부전극(1)과 전도성 세라믹 상부전극(3)이 기록단자에 각각 결선되고 상기 금속 상부전극(5)과 금속 하부전극(7)이 해독단자에 각각 결선되도록 한 것에 특징이 있다.
좀 더 구체적으로 설명하면, 이러한 회로구조를 갖는 강유전체 캐패시터는 하부로부터 금속 하부전극(7), 삽입층(6), 전도성 세라믹 하부전극(1), 강유전체(2), 전도성 세라믹 상부전극(3), 삽입층(4) 및 금속 상부전극(5)이 순차적으로 적층된 구조를 가진다. 이러한 적층구조에 있어서, 전도성 세라믹 상부전극(3)과 전도성 세라믹 하부전극(1)이 트랜지스터의 기록단자에 각각 결선된다. 즉, 전도성 세라믹 하부전극(1)의 경우 비트 라인 C에 결선되고, 전도성 세라믹 상부전극의 경우 플레이트 라인 B에 결선되어 있다. 또한, 금속 하부전극(7)과 금속 상부전극(5)은 트랜지스터의 해독단자에 각각 결선되는데, 금속 하부전극(7)의 경우에는 센서 D에 결선되고 금속 상부전극(7)의 경우에는 플레이트 라인 A에 결선된다.
따라서, 이러한 회로구조의 강유전체 캐패시터의 경우, 기록시에는 전도성 세라믹 상부전극(3)에서 강유전체(2)를 거쳐 전도성 세라믹 하부전극(1)으로 흐르는 방향으로 기록을 하게 된다. 반면에, 재생시에는 금속 상부전극(5)에서 삽입층(4), 전도성 세라믹 상부전극(3), 강유전체(2), 전도성 세라믹 하부전극(1), 삽입층(6)을 거쳐금속 하부전극(1)으로 흐르는 방향으로 재생을 하게 된다.
한편, 전도성 세라믹 하부전극(1)과 금속 하부전극(7) 사이에도 누설전류의 증가를 방지할 목적으로 삽입층(4)과 같이 삽입층(6)이 형성되는데, 이 때 바람직한 삽입층 물질로는 상유전체, 고유전체 또는 강유전체가 있지만 그 외 다른 물질이 또한 선택될 수 있다.
결과적으로, 본 발명의 강유전체 캐패시터 회로구조는 기록시에는 전도성 세라믹 전극이 사용되도록 한 것이고 재생시에는 금속 전극이 사용되도록 한 구조이다. 즉, 기록할 때는 전도성 세라믹 전극을 사용하기 때문에 피로를 방지할 수 있으며, 재생시에는 금속 전극과 전도성 세라믹 전극을 사용하여 전자가 금속에서 강유전체 쪽으로 흐르는 방향으로 읽게되고 전자가 금속에서 세라믹으로 흐를 때 금속-세라믹 사이에 위치한 삽입층에 의해 형성되는 숏트키 장벽에 의해 누설전류가 낮아지는 것이다.
그러므로, 본 발명의 강유전체 캐패시터 회로구조는 FRAM의 기록시 문제가 되는 피로현상을 방지할 수 있으며 재생시 문제가 되는 누설전류를 효과적으로 줄일 수 있는 이점이 있다.
제1도는 본 발명의 강유전체 캐패시터 회로구조의 일실시예의 단면도.
제2도는 본 발명의 강유전체 캐패시터 회로구조의 또 다른 실시예의 단면도.
제3도는 본 발명의 강유전체 캐패시터 회로구조의 또 다른 실시예의 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1: 세라믹 하부전극 2: 강유전체
3: 세라믹 상부전극 4, 6: 삽입층
5: 금속 상부전극 7: 금속 하부전극
A, B: 플레이트 라인 C: 비트 라인
D: 센서

Claims (5)

  1. 전도성 세라믹 하부전극(1) 상에 강유전체(2), 전도성 세라믹 상부전극(3), 삽입층(4) 및 금속 상부전극(5)이 순차적으로 적층되며, 상기 전도성 세라믹 하부전극(1)과 전도성 세라믹 상부전극(3)은 기록 단자에 결선되고, 상기 전도성 세라믹 하부전극(1)과 금속 상부전극(5)은 해독 단자에 결선되는 것을 특징으로 하는 강유전체 캐패시터 회로구조.
  2. 제1항에 있어서, 상기 전도성 세라믹 하부전극(1)의 하부에 금속 하부전극(7)이 형성되어 상기 전도성 세라믹 상부전극(3)과 금속 하부전극(7)이 기록단자에 각각 결선되고 상기 금속 상부전극(5)과 금속 하부전극(7)이 해독단자에 각각 결선되도록 하는 것을 특징으로 하는 강유전체 캐패시터 회로구조.
  3. 제2항에 있어서, 상기 전도성 세라믹 하부전극(1)과 금속 하부전극(7) 사이에 삽입층(6)이 형성되어 상기 세라믹 하부전극(1)과 세라믹 상부전극(3)이 기록단자에 각각 결선되고, 상기 금속 상부전극(5)과 금속 하부전극(7)이 해독단자에 각각 결선되도록 하는 것을 특징으로 하는 강유전체 제패시터 회로구조.
  4. 제1항에 있어서, 상기 삽입층(4) 물질이 상유전체, 고유전체 및 강유전체로 구성된 군으로부터 하나가 선택되는 것을 특징으로 하는 강유전체 캐패시터 회로구조.
  5. 제3항에 있어서, 상기 삽입층(4) 물질이 상유전체, 고유전체 및 강유전체로 구성된 군으로부터 하나가 선택되는 것을 특징으로 하는 강유전체 캐패시터 회로구조.
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