CN100466096C - 具有存储器单元组的存储器体系结构 - Google Patents

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Abstract

公开了一种针对串联存储器体系结构的改进单元设计。改进的单元设计有利于使用单一的刻蚀处理而不是两个来形成电容器，如传统上所要求的那样。在一个实施例中，电容器对的每个电容器具有与两个相邻单元晶体管的公共扩散区相接触的至少一个插头。在另一实施例中，使用了具有对电容器对的底电极的足够重叠的大插头。

Description

具有存储器单元组的存储器体系结构
技术领域
本发明涉及存储器集成电路(IC)。更具体地，本发明涉及具有串联存储器体系结构的改进型铁电存储器IC。
背景技术
已经对如锆钛酸铅(PZT)等铁电金属氧化物陶瓷材料进行了研究，以便将其用在铁电半导体存储器件中。铁电材料位于两个电极之间，以形成用于存储信息的铁电电容器。铁电电容器利用了铁电材料的磁滞极化特性来存储信息。存储在铁电存储器单元中的逻辑值取决于铁电电容器的极化方向。为了改变电容器的极化方向，需要将高于转换电压(矫顽电压)的电压施加在其电极两端。电容器的极化取决于所施加的电压的极性。铁电电容器的优点在于：在去除电源之后，其保持其极化状态，从而得到非易失性存储器单元。
参照图1，示出了多个存储器单元105。每一个均具有与电容器140并联的晶体管130的存储器单元串联连接，形成组102。例如，在Takashima等人发表在IEEE Jrnl.of Solid State Circuits 1998年5月第33卷第787～792页上的“HighDensity Chain FerroelectricRandom Access Memory(chain FRAM)”中描述了串联存储器体系结构，其在此一并作为参考。单元晶体管的栅极可以是与字线相连或充当字线的栅极导体。设置选择晶体管138将所述组的一端109有选择地与位线150相连。极板线180与所述组的另一端108相连。多个组通过字线互连，以形成存储区。读出放大器与位线相连，便于对存储器单元的存取。
图2示出了存储器组202的传统截面。存储器单元205的晶体管230形成在衬底210上。相邻的单元晶体管共享公共扩散区。成对设置存储器组的电容器240。电容器对的电容器共享公共底电极241。底电极通过有源区底电极(AABE)插头285与单元晶体管相连。来自电容对的电容的顶电极242与相邻对的电容的顶电极和单元晶体管相连。顶电容电极通过有源区顶电极(AATE)插头286与单元晶体管相连。电极之间为铁电层243。如铱等阻挡层263位于电极和AABE插头之间。在所述组的一端209是具有与位线相连的一个扩散区的选择晶体管(未示出)。另一扩散区是具有位于所述组的所述端的单元晶体管的公共扩散区。极板线与所述组的第二端208相连。
传统上，电容器的形成需要两个刻蚀步骤。具体地，沉积阻挡和底电极层，并形成图案，以提供每个电容对的公共底电极。然后，沉积铁电和顶电极层，并形成图案，完成对电容器的处理。需要两个处理步骤来形成电容器不利地增加了处理复杂度、成本和原始处理时间。此外，进行过度刻蚀以确保铁电层完全形成图案。此过度刻蚀可能会导致阻挡层在电容器对的电容之间的区域274中变薄。这可能会危及阻挡层的安全，从而导致位于区域274下方的AABE插头285被氧化。而且，以串联体系结构形成电容器的传统技术需要底电极覆盖顶电极。这不利地增加了单元尺寸(例如，面积代价)。
根据以上讨论，需要提供一种能够避免传统串联存储器体系结构的缺点的改进存储器组。
发明内容
本发明涉及按照串联体系结构进行配置的存储器单元。所述存储器组包括至少一对存储器单元。存储器单元包括具有位于第一和第二电极之间的电介质层的电容器和具有第一和第二扩散区的单元晶体管，其中所述单元晶体管的所述第二扩散区是在所述存储器单元对的所述单元晶体管之间共享的公共扩散区。
所述电容器对的所述底电极与所述第二扩散区相连。在一个实施例中，针对每个电容器设置底电极插头，将所述底电极与所述第二扩散区相连。顶电极与各个单元晶体管的第一扩散区相连。在一个实施例中，所述存储器单元是具有位于第一和第二电极之间的铁电层的铁电存储器单元。
附图说明
图1示出了传统铁电存储器组的示意图；
图2示出了传统铁电存储器组的截面图；
图3～4示出了根据本发明多个实施例的存储器组的截面图；以及
图5～8示出了用于形成根据本发明一个实施例的存储器组的方法。
具体实施方式
图3示出了根据本发明一个实施例的存储器组302的截面。所述存储器组包括形成在半导体衬底310上的多个存储器单元305，例如，半导体衬底310包括硅。直观地，所述组包括四个存储器单元305。应当理解，所述组可以包括任意数量的存储器单元(例如，2个、8个或16个)。优选地，所述组内的存储器单元数为偶数。更具体地，所述组内的存储器单元数为2y，其中y是大于等于1的整数。典型地，y从2到5。
每个存储器单元均包括与电容器340相连的单元晶体管330。在一个实施例中，所述晶体管是n-FET。也可以使用P-FET或其他类型的晶体管。每个单元晶体管包括栅极及第一和第二扩散区331和332。在一个实施例中，相邻单元晶体管共享公共扩散区。对于具有两个(例如第一和第二)相邻单元晶体管的单元晶体管，与相邻晶体管共享两个扩散区。在一个实施例中，相邻单元晶体管共享公共第一或第二扩散区。对于在所述组的一端的晶体管(3301或3304)，只与相邻晶体管共享其第二扩散区。例如，第一和第二单元晶体管3301和3302共享公共第二扩散区332，而第二和第三单元晶体管3302和3303共享公共第一扩散区331。
例如，所述电容器是铁电电容器。铁电电容器包括位于第一和第二电极341和342之间的铁电层343。可以使用如贵金属(如铂)等导电材料来形成电极。也可以使用其他类型的导电材料，如导电氧化物(如SRO或IrO)等来形成电极。不必以相同类型的材料来形成第一和第二电极。在一个实施例中，铁电材料包括PZT。也可以使用钽酸锶铋(SBT)或其他类型的铁电材料。可选地，可以采用其他类型的电容器。例如，可以使用如高k电介质电容器等非铁电电容器。
并联连接存储器单元的晶体管和电容器。电容器的第一或底电极341通过AABE插头385与扩散区之一相连，而电容器的第二或顶电极342通过AATE插头386与另一扩散区相连。例如，顶电极通过顶电极插头348和导电带362与AATE插头相连。在一个实施例中，底电极与第二扩散区相连，而顶电极与第一扩散区相连。对于位于不同的第二扩散区上的两个相邻电容器，其顶电极与两个电容器之间的公共第一扩散公共相连。
根据本发明的一个实施例，至少一个AABE插头与电容器相关联。如上所述，AABE插头将电容器的底电极与单元晶体管的扩散区之一相连。在一个实施例中，AABE插头将电容器的底电极与其相应的单元晶体管的第二扩散区相连。由于相邻单元晶体管共享公共第二扩散区，第二扩散区具有至少两个AABE插头(385a和385b)，用于将相邻存储器单元的两个电容器(340a和340b)的底电极与之相连。优选地，底电极完全覆盖或重叠AABE插头。
在一个实施例中，在AABE插头和底电极之间设置阻挡层364。阻挡层禁止能够氧化插头的氧气扩散。如铱等材料可以用于形成阻挡层。能够禁止氧气的扩散的其他类型的阻挡材料同样可用。可以在阻挡和ILD层之间设置包括如氮化钛或钛等的粘接层，以改进粘接性。
在一个实施例中，将两个相邻电容器的多个层(例如阻挡、电极和铁电层)完全形成图案，以形成分离的电容器。在可选实施例中，如图4所示，与相同扩散区相连的两个相邻电容器共享公共阻挡层363。在另一实施例中，与相同扩散区相连的两个相邻电容器的底电极共享底电极341(包括阻挡层)。
在可选实施例中，电容器对的电容器共享公共AABE插头，与传统串联体系结构中相同。但是，与传统方法不同的是，AABE插头相对较大，以提供对两个电容器的足够重叠。这样能够利用一步刻蚀方法来形成电容器，而不会遇到与插头氧化相关联的问题。根据本申请，可以暴露插头的表面(例如，去除阻挡和/或底电极)。但是，通过提供较大的AABE插头，通过AABE插头与底电极的重叠来提供对电容器的电连接。在优选实施例中，AABE插头足够多地重叠电容器对的两个底电极，以实现所需的电特性。优选地，AABE插头与每个底电极至少重叠1/2，更为优选地，重叠1/2～2/3。
封装层392可以覆盖电容器，以用作抵御如氢气等污染物的阻挡。例如，可以由氧化铝形成封装层。例如，所述组的一端通过选择晶体管与位线相连。有利地，选择晶体管可以与单元晶体管共享公共扩散区。所述组的另一端与极板线相连。
图5～10示出了用于形成根据本发明一个实施例的存储器组的方法。参照图5，提供半导体衬底510。例如，所述衬底包括硅。其他类型的半导体衬底同样可用。在衬底上布置存储器组的单元晶体管。也可以在衬底上布置如支持电路等其他组件(未示出)。直观地，存储器组包括4个存储器单元。
单元晶体管530包括栅极533及第一和第二扩散区531和532。在一个实施例中，相邻单元晶体管共享公共扩散区531或532。对于位于组中间的晶体管，与相邻的单元晶体管共享两个扩散区，而位于所述组的末端的单元晶体管每一个只具有一个共享扩散区。例如，单元晶体管是n-FET。也可以使用P-FET或其他类型的晶体管。还可以在衬底上设置选择晶体管(未示出)。选择晶体管可以与位于所述组的一端的单元晶体管共享公共扩散区。
在所述衬底上设置ILD层513。例如，ILD包括氧化硅。其他类型的电介质材料，如氮化硅、掺杂或非掺杂硅酸盐玻璃、或旋压玻璃等同样可用。可以使用多种技术来形成ILD，如化学气相沉积(CVD)等。
在一个实施例中，在两个分离的处理中形成AATE插头。第一处理形成下部586a，而第二处理形成上部。由于减小了长宽比，在两个分离的处理中形成AATE插头有利于填充通孔。可选地，可以在单一的处理步骤中形成AATE插头，例如，在形成电容器之后。
在ILD层中形成AATE插头的下部586a和AABE插头586，与单元晶体管的扩散区相连。在一个实施例中，AABE插头与第二扩散区532相连，而AATE插头的下部与第一扩散区531相连。根据本发明，针对每个电容器，设置至少一个AABE插头。这导致公共第二扩散区包括至少两个AATE插头(585a和585b)，一个用于两个相邻存储器单元的每个电容器。例如，插头包括如多晶硅等导电材料。也可以使用如钨(W)等其他类型的导电材料。
使用传统的技术来形成插头。例如，在ILD层上沉积抗蚀层，并形成图案，以形成与其中形成插头的通孔相对应的开口。然后，执行如反应离子刻蚀(RIE)等各向异性刻蚀。RIE去除了以抗蚀掩模进行了曝光的部分ILD层，创建通孔。然后，在衬底上沉积导电材料，填充通孔。然后，通过如化学机械抛光(CMP)等去除ILD上过量的导体材料。CMP创建了插头和ILD之间的平坦表面。
可以在衬底上沉积如钛等衬垫层，以便在填充通孔之前，对通孔壁加以衬垫。所述衬垫层用于衬底材料的硅化，以便减小接触电阻。也可以提供如氮化钛等阻挡层，对通孔壁进行衬垫。阻挡层禁止衬底与插头材料之间的反应。根据衬垫和/或阻挡层是否导电，可以去除通孔的底部，以暴露扩散区。
在一个实施例中，通过分离的处理形成AABE和AATE插头的下部。在一个实施例中，AATE插头的下部的高度低于AABE插头的高度。例如，这可以通过沉积第一电介质层，然后形成AABE插头的下部来实现。之后，沉积第二电介质层，并形成AABE插头。分别形成插头尤为有利，由于其允许对不同类型的插头进行优化。可选地，不同类型的插头可以具有相同的高度，或者可以在相同的处理期间形成。
参照图6，在ILD层上沉积阻挡层663。例如，阻挡层包括铱。也可以使用能够禁止氧气扩散的其他材料。为了提高阻挡层与ILD之间的粘接性，可以在阻挡层的下方设置粘接层。在一个实施例中，所述粘接层包括钛。也可以使用其他类型的粘接性改善材料，包括非导电材料。对于非导电材料，粘接层可以保留在ILD上，除了插头所处的位置之外。可以使用如PVD和CVD等多种技术来形成阻挡和粘接层。
对于插头包括多晶硅的应用，可以在电容器层之前，在ILD上形成金属硅化物层。例如，金属硅化物包括钛或钴。其他金属硅化物也可用。可以通过传统技术来形成所述金属硅化物。
然后，在阻挡层之上，在衬底上沉积多个电容器层。在一个实施例中，所述电容器层包括用于形成铁电电容器的层。例如，在衬底上顺序沉积第一电极641、铁电层643和第二电极642。在一个实施例中，电极金属包括如铂等贵金属，以及铁电材料包括锆钛酸铅(PZT)。也可以使用其他导电和铁电材料。也可以由不同的导电材料形成第一和第二电极。在可选实施例中，使用多个电容器层来形成如动态随机存取存储器(DRAM)电容器等非铁电电容器。可以使用如CVD、MOCVD、PVD和旋压等传统技术来形成多个电容器层。
参照图7，对多个电容器层(包括阻挡层)形成图案，以便在AABE插头上形成电容器。对于采用导电粘接层的应用，将其与电容器一起形成图案。可以使用传统的掩模和刻蚀技术来对所述层形成图案。例如，将硬掩模沉积在顶电容器层上。在一个实施例中，硬掩模包括SiO2。其他硬掩模材料也可用。将光刻胶层沉积在硬掩模层上。可以在光刻胶的下方形成防反射(ARC)层。对光刻胶层形成图案，在与电容器区域相对应的区域中，留下光刻胶块以保护硬掩模层。使用如RIE等各向异性刻蚀来去除硬掩模层的暴露部分，以暴露顶电容器层。在硬掩模上形成图案之后，去除光刻胶。然后，执行RIE，以去除该层形成电容器。
在可选实施例中，可以使用两步处理来形成电容器。例如，可以首先对阻挡层和底电极形成图案，以形成电容器的下部，然后通过沉积电介质和顶电极层并形成图案来形成电容器的上部。执行过度刻蚀，以确保铁电层形成图案。在本发明的另一实施例中，首先对阻挡层形成图案，而在分离的处理中，一起形成其他电容器层的图案。
通过向每个电容器提供其自身的AABE插头，可以在单一的图案形成步骤中形成电容器。由于降低了处理复杂度，这样做是有利的。此外，通过对准位于电容器下方的AABE插头，避免了由于对电容器形成图案而造成的阻挡层变薄从而导致案的不利影响。
在形成电容器之后，在衬底上沉积封装层792。封装层覆盖电容器和ILD层。在一个实施例中，封装层包括Al3O2。作为良好绝缘体且具有良好阻挡属性的其他类型的材料，如SiN或TiO2，同样可用。在衬底上沉积电介质层714，覆盖电容器。
参照图8，继续处理，形成顶电极与AATE插头之间的互连。在一个实施例中，在ILD层中形成TE插头848和AATE插头的上部586b。例如，使用分离的处理来形成TE和AATE插头的上部。也可以在相同的处理中形成插头。在形成插头之后，沉积导电层，并形成图案，以形成将TE插头与AATE插头相连的导电带。在一个实施例中，导电层包括铝。如钨、TiN、Ti或Cu等其他导电材料也是有用的。
尽管已经参照多个实施例具体地示出和描述了本发明，本领域的普通技术人员应当意识到，可以对本发明进行修改和改变，而并不偏离本发明的范围。因此，不应当参照以上描述，而应当参照所附权利要求及其等价物的全部范围来确定本发明的范围。

Claims (13)

1、一种集成电路，包括：
至少一个存储器单元对，具有按照存储器组设置的第一和第二存储器单元，所述第一和第二存储器单元包括具有第一和第二扩散区的单元晶体管和具有位于底和顶电极之间的电介质层的单元电容器，其中所述存储器单元对的所述单元晶体管共享公共第二扩散区；
第一底电极插头，将所述第一存储器单元电容器的所述底电极与所述公共第二扩散区相连；
第二底电极插头，将所述第二存储器单元电容器的所述底电极与所述公共第二扩散区相连；以及
所述第一存储器单元电容器的所述顶电极与所述第一存储器单元晶体管的所述第一扩散区相连，以及所述第二存储器单元电容器的所述顶电极与所述第二单元晶体管的所述第一扩散区相连。
2、根据权利要求1所述的集成电路，其特征在于所述第一和第二存储器单元是铁电存储器单元。
3、根据权利要求2所述的集成电路，其特征在于所述存储器组包括2y个存储器单元，其中y是大于等于1的整数。
4、根据权利要求2所述的集成电路，其特征在于还包括至少1个额外的存储器单元对，其中两个相邻存储器单元对的相邻单元晶体管共享公共第一扩散区，以及相邻存储器单元对的电容器的顶电极与公共第一扩散区公共相连。
5、根据权利要求4所述的集成电路，其特征在于所述存储器组包括2y个存储器单元，其中y是大于等于1的整数。
6、根据权利要求1所述的集成电路，其特征在于还包括至少1个额外的存储器单元对，其中两个相邻存储器单元对的相邻单元晶体管共享公共第一扩散区，以及相邻存储器单元对的电容器的顶电极与公共第一扩散区公共相连。
7、根据权利要求6所述的集成电路，其特征在于所述存储器组包括2y个存储器单元，其中y是大于等于1的整数。
8、根据权利要求1所述的集成电路，其特征在于所述存储器组包括2y个存储器单元，其中y是大于等于1的整数。
9、根据权利要求1所述的集成电路，其特征在于所述单元电容器还包括位于所述底电极和所述第一底电极插头和第二底电极插头之间的阻挡层。
10、根据权利要求9所述的集成电路，其特征在于在单一刻蚀步骤中形成所述存储器单元的所述电容器。
11、根据权利要求10所述的集成电路，其特征在于一个存储器单元对的所述单元电容器共享公共底电极。
12、根据权利要求10所述的集成电路，其特征在于一个存储器单元对的所述单元电容器共享公共阻挡层。
13、根据权利要求12所述的集成电路，其特征在于一个存储器单元对的所述单元电容器共享公共底电极。
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