CN1350327A - 半导体存储器电路的电容器的制造方法 - Google Patents
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Abstract
一种堆叠式电容器的制造方法。形成字线和转移栅晶体管后,沉积第一介电层、薄的氮化硅与第二介电层。蚀刻以形成存储单元接触窗。沉积第一多晶硅,在接触窗内形成第一多晶硅插塞物。去除第二介电层以露出一部分第一多晶硅插塞物。形成第二多晶硅和第三介电层,对第三介电层回蚀刻以形成第三介电层侧壁间隔物。形成第三多晶硅,回蚀刻第三多晶硅和第二多晶硅,以形成第三多晶硅侧壁间隔物与第二多晶硅侧壁间隔物。去除第三介电层侧壁间隔物,剩余的第一多晶硅插塞物、第二多晶硅侧壁间隔物与第三多晶硅侧壁间隔物构成了电容器的电荷储存电极。
Description
本发明涉及集成电路的动态随机存取存储器的制造方法，特别是涉及形成动态随机存取存储器的堆叠式电容器的方法。
“堆叠式动态随机存取存储器”是在硅半导体晶片上制造一个金氧半场效应晶体管与堆叠式电容器，并利用所述金氧半场效应晶体管的源极(source)来连接电容器的电荷储存电极(storage node)以形成动态随机存取存储器的存储单元。数目庞大的存储单元聚集成为存储单元阵列。另一方面，在存储单元阵列的附近则有其它电路围绕，例如感测放大器等电路，这些外部电路，称为周边电路区域。
而典型的堆叠式电容器的制造方法是在形成场氧化层、多晶硅字线、转移栅晶体管、位线接触窗和位线后，再露出转移栅晶体管的源极以形成存储单元接触窗，再形成堆叠式电容器的下层电极、介电层和上层电极。由于存储单元接触窗和堆叠式电容器在位线之后才形成，这使得存储单元接触窗具有相当高的高度宽度比(high aspect ratio)，动态随机存取存储器集成电路晶粒于是呈现高耸起伏的地形地势。另一方面，先形成位线接触窗之后再形成所述存储单元接触窗的典型方法，必需使用两道光刻掩模，这也限制了电路设计准则，降低集成电路的集成密度。
电容的公式是C＝εA/T，其中，ε是电容器介电层(capacitor dielectric)的介电常数，A是电容器下层电极的表面积，T是电容器介电层的厚度，因此，要增加电容器的电容可以从两个方向着手，第一个方向是采用高介电常数的材料作为电容器介电层，例如，Ta2O5、TiO2和SrTiO3材料都具有非常高的介电常数，可惜，由于这些高介电常数的材料的薄膜品质不佳，存在有绝缘层的击穿电压等可靠性问题，因此到目前为止还无法应用到动态随机存取存储器。
要达到动态随机存取存储器的高集成密度的目的，必需缩小存储器的存储单元的尺寸，然而电容器尺寸的缩小会降低电容值，使得存储器电路的信噪比(S/N)降低，造成电路误判或电路不稳定等缺点。为了实现高集成密度的动态随机存取存储器，必需寻找更尖端的制作工艺技术，以在降低存储单元的平面电路布局面积的同时，能够维持或增加电容器的电容值。
而一如前面分析，使用高介电常数的电容器介电层既然不甚可行，由电容的公式C＝εA/T可知电容的大小跟电容器下层电极的表面积成正比，因此，增加电容器下层电极的表面积是增加电容器的电容的另一个方向，而目前最普遍的是所谓三维空间电容器。所述三维空间电容器是在所述转移栅晶体管的上方或下方的第三维空间形成电容器，以在有限的平面电路布局面积内增加电容器的电容值。电容器制造在所述转移栅晶体管的上方时，称为堆叠式电容器(stack capacitor)，而电容器制造在所述转移栅晶体管的下方时称为沟槽式电容器(trench capacitor)。目前，动态随机存取存储器工业主要是使用堆叠式电容器结构，例如，日本和韩国的半导体公司主要是采用堆叠式电容器结构。
Watanabe等人于IEDM 1988年第600页所发表的“stacked capacitorcells for high density dynamic RAMs”与Wakamiya等人于VLSI Technology1989第69页所发表的“novel stacked capacitor cell for 64 Mb DRAM”均揭露了堆叠式电容器结构。S.Kimura等人的美国专利第4742018号和T.Ema美国专利4977102号亦揭露堆叠式电容器以增加电容器电容。日本富士通公司的Masao Taguchi等人在美国专利第5021357号更揭露了改良的堆叠式电容器结构，称为鳍电容器结构(fin capacitor)，大幅增加电容器电容，提高动态随机存取存储器的集成密度。日本Hitachi公司的T.Kaga等人更在1994年IEDM第927页的一篇题目为“A 0.29μm2 MIM-CROWN cell andprocess technology for 1-Gigabit DRAMs”的论文，揭露了一种更为先进的称为“MIM-CROWN结构”的堆叠式电容器，这些电容器结构均能大幅增加电容器的电容值，提高动态随机存取存储器元件的集成密度。
本发明揭露了一种新颖的堆叠式电容器的制造方法，其利用介电层/薄的介电层/介电层的三层结构形成动态随机存取存储器的堆叠式电容器，能大幅增加堆叠式电容器的表面积，缩小电容器的平面电路布局面积和大幅提高电容器的电容，放宽电路设计准则以提高动态随机存取存储器集成电路的密度。
本发明的主要目的是提供一种具有大的表面积的堆叠式电容器的制造方法。
本发明的另一个目的是提供一种具有高电容的堆叠式电容器的制造方法。
本发明的再一个目的是提供一种具有高集成密度的动态随机存取存储器的制造方法。
为了实现上述目的，本发明的主要方法如下。首先，以标准制作工艺在硅半导体晶片上形成隔离金氧半场效应晶体管所需要的场氧化层，接着，形成金氧半场效应晶体管，而在形成金氧半场效应晶体管多晶硅栅极的同时也形成多晶硅字线。接着，沉积一层第一介电层，并平坦化所述第一介电层，接着，沉积一层薄的氮化硅，再沉积一层第二介电层。接着，利用光刻技术在电容器区域形成光致抗蚀剂图案，以所述光致抗蚀剂图案作为蚀刻保护罩，利用蚀刻技术蚀刻所述第二介电层、薄的氮化硅与第一介电层，以形成存储单元接触窗(cell contact)，未来，堆叠式电容器的电荷储存电极将通过所述存储单元接触窗跟金氧半场效应晶体管的源极作电接触。
然后，沉积一层第一多晶硅，所述第一多晶硅填满所述存储单元接触窗，并在所述存储单元接触窗内形成第一多晶硅插塞物(polysilicon stud)。接着，去除所述第二介电层以露出一部分的所述第一多晶硅插塞物。接着，形成一层第二多晶硅和第三介电层，并利用蚀刻技术对所述第三介电层进行回蚀刻以形成第三介电层侧壁间隔物(sidewall spacer)。接着，形成一层第三多晶硅，再利用蚀刻技术回蚀刻所述第三多晶硅和第二多晶硅，以形成第三多晶硅侧壁间隔物与第二多晶硅侧壁间隔物。
然后，利用缓冲氢氟酸溶液去除所述第三介电层侧壁间隔物，剩余的所述第一多晶硅插塞物、第二多晶硅侧壁间隔物与第三多晶硅侧壁间隔物构成了电容器的电荷储存电极。所述电荷储存电极呈同轴壳型，提供了非常大的电荷储存电极表面积，能大幅缩小电容器的平面电路布局面积和大幅提高电容器的电容，提高动态随机存取存储器的集成密度。最后，在所述电荷储存电极的表面形成一层电容器介电层(capacitor dielectric)和第四多晶硅，再利用光刻技术和蚀刻技术蚀刻所述电容器介电层和第四多晶硅，以形成电容器的上层电极(plate electrode)，一种具有高电容和高集成密度的堆叠式动态随机存取存储器于是完成。
下面结合附图来描述本发明的优选实施例。附图中：
图1到图16是本发明的实施例的制作工艺剖面示意图。
图1是在硅半导体基板上形成转移栅晶体管后的制作工艺剖面示意图；
图2是沉积一层第一介电层，并平坦化所述第一介电层后的制作工艺剖面示意图；
图3是沉积一层薄的氮化硅后的制作工艺剖面示意图；
图4是沉积一层第二介电层后的制作工艺剖面示意图；
图5是利用光刻技术在电容器区域形成光致抗蚀剂图案后的制作工艺剖面示意图；
图6是以所述光致抗蚀剂图案作为蚀刻保护罩，利用等离子蚀刻技术蚀刻所述第二介电层、薄的氮化硅与第一介电层，以形成存储单元接触窗(cellcontact)后的制作工艺剖面示意图；
图7是去除所述光致抗蚀剂图案后的制作工艺剖面示意图；
图8是沉积一层第一多晶硅后的制作工艺剖面示意图，所述第一多晶硅填满所述存储单元接触窗；
图9是利用等离子蚀刻技术或化学机械式研磨技术(ChemicalMechanical Rolishing；CMP)去除所述存储单元接触窗外的所述第一多晶硅，以在所述存储单元接触窗内形成第一多晶硅插塞物(polysilicon stud)后的制作工艺剖面示意图；
图10是去除所述第二介电层以露出一部分的所述第一多晶硅插塞物后的制作工艺剖面示意图；
图11是沉积一层第二多晶硅后的制作工艺剖面示意图；
图12是沉积一层第三介电层后的制作工艺剖面示意图；
图12A是热氧化第二多晶硅以形成多晶氧化硅后的制作工艺剖面示意图；
图13是利用蚀刻技术对所述第三介电层进行垂直单向性的回蚀刻以形成第三介电层侧壁间隔物(sidewall spacer)后的制作工艺剖面示意图；
图13A是利用蚀刻技术对所述多晶氧化硅进行垂直单向性的回蚀刻以形成多晶氧化硅侧壁间隔物后的制作工艺剖面示意图；
图14是沉积一层第三多晶硅后的制作工艺剖面示意图；
图15是利用蚀刻技术回蚀刻所述第三多晶硅和第二多晶硅，以形成第三多晶硅侧壁间隔物与第二多晶硅侧壁间隔物后的制作工艺剖面示意图；
图16是利用缓冲氢氟酸溶液去除所述“第三介电层侧壁间隔物”后的制作工艺剖面示意图，剩余的所述“第一多晶硅插塞物”、“第二多晶硅侧壁间隔物”与“第三多晶硅侧壁间隔物”构成了电容器的电荷储存电极
现在请参考图1。首先，在电阻值约2.5ohm-cm、晶格方向(100)的P型硅半导体晶片10上形成场氧化层12，所述场氧化层12通常是利用热氧化技术氧化所述P型硅半导体基板10而形成，其厚度介于3500埃到6500埃之间，作为隔离金氧半场效应晶体管之用。当然，也可以利用传统的浅沟槽隔离技术(Shallow Trench Isolation；STI)来形成隔离金氧半场效应晶体管所需的场氧化层12。然后，在所述P型硅半导体基板10的表面形成金氧半场效应晶体管，所述金氧半场效应晶体管是作为转移栅晶体管(transferredgate transistor)，所述金氧半场效应晶体管包含有栅氧化层14、栅极16A、覆盖氧化层18(capped oxide)、N-低掺杂源极/漏极20A/20B、二氧化硅侧壁间隔22和N+源极/漏极24A/24B，如图1所示。另外，在形成栅极16A的同时也形成字线16B，如图1所示。
请再参考图1。所述栅氧化层14是在含干氧的高温环境中热氧化所述P型硅半导体基板10的表面的硅原子而成，其氧化温度介于850到1000℃之间，其厚度介于50到200埃之间。所述栅极16A则一般是由低压化学气相沉积法(LPCVD)形成的多晶硅16或钨多晶硅化物所构成，若由多晶硅构成，其厚度介于2000到4000埃之间，若由钨多晶硅化物构成，则下层多晶硅的厚度介于1000到2000埃之间，上层硅化钨的厚度介于1000到2000埃之间，其总厚度也是介于2000到4000埃之间。所述覆盖氧化层18是利用低压化学气相沉积法形成的无掺杂的二氧化硅，其厚度介于800到1600埃之间。然后，利用光刻技术与等离子蚀刻技术蚀刻所述覆盖氧化层18和多晶硅16或钨多晶硅化物，以形成所述转移栅晶体管的栅极结构，如图1所示。
形成所述多晶硅16的反应温度介于500到700℃之间，而形成的多晶硅16可以未经掺杂，然后再利用离子注入技术予以掺杂使具导电性，其离子注入剂量介于1×1013到1×1016原子/平方厘米之间，离子注入能量则介于30到80Kev之间，以完成对所述多晶硅16的掺杂。当然，也能利用同步磷离子掺杂方法(in-situ doped)以完成对所述多晶硅16的掺杂，其反应气体是PH3、SiH4与N2的混合气体或AsH3、SiH4与N2的混合气体，最后的磷离子浓度介于1×1020到1×1021原子/立方厘米之间，而较理想的磷离子浓度是5×1020原子/立方厘米之间。对所述多晶硅18的等离子蚀刻，其反应气体则是由SF6、Cl2和HBr组成的混合气体，能提供效果相当理想的垂直单向性蚀刻、蚀刻率和蚀刻均匀度，所述多晶硅16对所述栅氧化层14的蚀刻选择率也非常高。
请再参考图1。接着，利用磷离子注入技术来形成所述转移栅晶体管的N-低掺杂源极/漏极20A/20B，其离子注入剂量介于1×1013到3×1014原子/平方厘米之间，离子注入能量则介于20到50Kev之间，如图1所示，所述N-低掺杂源极/漏极20A/20B是为了降低热载子效应，以提高所述转移栅晶体管的可靠性。接着，沉积一层二氧化硅22，并利用磁场增强式活性离子式等离子蚀刻技术对所述二氧化硅22进行垂直单向性的回蚀刻，以在所述栅极16A与字线16B的二侧形成二氧化硅侧壁间隔22。而所述二氧化硅22通常是利用低压化学气相沉积法形成的无掺杂的二氧化硅，其反应气体是硅甲烷或原硅酸四乙酯(Si(C2H5O)4)和氧气，反应温度介于600到800℃之间，反应压力介于0.2到0.4托尔之间，厚度介于1500到2500埃之间。最后，利用离子砷注入技术形成N+源极24A/漏极24B，其离子注入剂量介于1×1015到5×1016原子/平方厘米之间，离子注入能量则介于30到80Kev之间，以提供良好的欧姆接触，如图1所示。
现在参考图2、图3与图4。完成所述转移栅晶体管和字线16B的制造后，接着，沉积一层第一介电层30，并利用化学机械式研磨技术(ChemicalMechanical Polishing；CMP)平坦化所述第一介电层30，如图2所示。接着，沉积一层薄的氮化硅或氧化氮化硅32(oxynitride)，如图3所示，再沉积一层第二介电层34，如图4所示。所述第一介电层30可以是利用化学气相沉积法形成的无掺杂的二氧化硅，其反应气体是原硅酸四乙酯(TEOS)与氧化氮(N2O)或硅甲烷(silane)与氧化氮(N2O)，其厚度介于3000埃到6000埃之间。所述薄的氮化硅32是利用同步磷原子掺杂的低压化学气相沉积法形成，其反应气体是SiCl2H2与NH3的混合气体，反应温度介于500到650℃之间，其厚度介于300到800埃之间。所述第二介电层34可以是利用大气压化学气相沉积法或次大气压化学气相沉积法(SACVD)形成的硼磷掺杂二氧化硅或磷掺杂二氧化硅，其反应气体是TMB、TMP与氧化氮，其厚度介于3000到12000埃之间。
现在参考图5、图6与图7。接着，利用光刻技术在电容器区域形成光致抗蚀剂图案36，如图5所示，以所述“光致抗蚀剂图案36”作为蚀刻保护罩，利用等离子蚀刻技术蚀刻所述第二介电层34、薄的氮化硅32与第一介电层30，使所述第二介电层34成为第二介电层34a、使所述薄的氮化硅32成为薄的多晶硅32a、使所述第一介电层30成为第一介电层30a，以露出所述N+源极24A，以形成存储单元接触窗40(cell contact)，如图6所示，去除所述光致抗蚀剂图案36后，如图7所示。未来，堆叠式电容器的电荷储存电极将通过所述存储单元接触窗40跟转移栅晶体管的转移栅晶体管的N+源极24A作电接触。
对所述第二介电层34和第一介电层30的等离子蚀刻以形成所述存储单元接触窗40，可以利用磁场增强式活性离子式等离子蚀刻技术(MERIE)或电子回旋共振等离子蚀刻技术(ECR)或传统的活性离子式等离子蚀刻技术(RIE)，而通常是利用磁场增强式活性离子式等离子蚀刻技术，其等离子反应气体一般是四氟化碳、三氟氢化碳和氩气，例如，日本电气公司(TEL)所制造型号DRM的蚀刻机或美国应用材料公司(applied materials)所制造型号CENTURA的蚀刻机，其蚀刻原理均属于磁场增强式活性离子式等离子蚀刻技术。对所述薄的氮化硅32的等离子蚀刻，也是利用磁场增强式活性离子式等离子蚀刻技术，其反应气体是六氟化硫、氯气、氧气和溴化氢等气体，能提供效果相当理想的单向性蚀刻、蚀刻率和蚀刻均匀度。
现在参考图8、图9与图10。然后，沉积一层第一多晶硅42，所述第一多晶硅42填满所述存储单元接触窗40，如图8所示，并利用等离子蚀刻技术对所述第一多晶硅42进行回蚀刻。或利用化学机械式研磨技术(ChemicalMechanical Polishing；CMP)去除所述存储单元接触窗40外的所述第一多晶硅40，在所述存储单元接触窗40内形成第一多晶硅插塞物42a(polysiliconstud)，如图9所示。接着，利用氢氟酸溶液选择性的蚀刻所述第二介电层34a以露出一部分的所述第一多晶硅插塞物42a，所述蚀刻自动终止于所述薄的氮化硅32表面，如图10所示。所述第一多晶硅42通常是利用同步磷原子掺杂的低压化学气相沉积法形成，其反应气体是PH3、SiH4与N2的混合气体，反应温度介于500到650℃之间，其厚度介于500到5000埃之间。若利用等离子蚀刻技术形成第一多晶硅插塞物42a，也是利用磁场增强式活性离子式等离子蚀刻技术，其反应气体也是六氟化硫、氯气、氧气和溴化氢等气体，均能提供效果相当理想的蚀刻率和蚀刻均匀度。
现在请参考图11、图12与图13。接着，形成一层第二多晶硅44和第三介电层46，分别如图11与图12所示，并利用蚀刻技术对所述第三介电层46进行回蚀刻以形成第三介电层侧壁间隔物46a(sidewall spacer)，如图13所示。所述第二多晶硅44通常是利用同步磷原子掺杂的低压化学气相沉积法形成，其反应气体是PH3、SiH4与N2的混合气体，反应温度介于500到650℃之间，其厚度介于500到5000埃之间。所述第三介电层46是利用大气压化学气相沉积法或次大气压化学气相沉积法形成的硼磷掺杂二氧化硅或磷掺杂二氧化硅(PSG)，其反应气体是TMB、TMP与氧化氮，其厚度介于500到4000埃之间。所述第三介电层46也可以是利用热分解化学气相沉积法(thermal Chemical Vapor Deposition；thCVD)形成的二氧化硅，其在氢氟酸溶液中的蚀刻率非常快，其反应温度介于330到370℃之间，其反应气体是原硅酸四乙酯与臭氧(O3)，其厚度介于500埃到4000埃之间。对所述第三介电层46的等离子蚀刻以形成第三介电层侧壁间隔物46a，可以利用磁场增强式活性离子式等离子蚀刻技术或电子回旋共振等离子蚀刻技术或传统的活性离子式等离子蚀刻技术，而通常是利用磁场增强式活性离子式等离子蚀刻技术，其等离子反应气体一般是四氟化碳、三氟氢化碳和氩气。
现在请参考图12A与图13A。图13的第三介电层侧壁间隔物46a，是利用化学气相沉积法沉积第三介电层46，再利用等离子蚀刻技术对所述第三介电层46进行垂直单向回蚀刻而形成。除了这个方法，亦可以下述方法形成第三介电层侧壁间隔物46a。首先，在高温含氧气的环境中热氧化第二多晶硅44以形成多晶氧化硅66，第二多晶硅44被消耗掉一部分成为44b，如图12A所示，然后，利用等离子蚀刻技术对所述多晶氧化硅66进行垂直单向回蚀刻而形成介电层侧壁间隔物66a，如图13A所示，这个方法的优点是可以更准确的控制介电层侧壁间隔物的宽度，当集成电路的线幅小于0.2微米时更显出其优点。
现在请参考图14、图15与图16。接着，沉积一层第三多晶硅48，如图14所示，并利用等离子蚀刻技术对所述第三多晶硅48与第二多晶硅44进行垂直单向性的回蚀刻以形成“第三多晶硅侧壁间隔物48a”与“第二多晶硅侧壁间隔物44a”，如图15所示。然后，利用缓冲氢氟酸溶液去除所述“第三介电层侧壁间隔物46a”，剩余的所述“第一多晶硅插塞物42a”、“第二多晶硅侧壁间隔物44a”与“第三多晶硅侧壁间隔物48a”构成了电容器的电荷储存电极42a/44a/48a，如图16所示。所述电荷储存电极42a/44a/48a呈同轴壳型，提供了非常大的电荷储存电极表面积，能大幅缩小电容器的平面电路布局面积和大幅提高电容器的电容，提高动态随机存取存储器的集成密度。
所述第三多晶硅48通常是利用同步磷原子掺杂的低压化学气相沉积法形成，其反应气体是PH3、SiH4与N2的混合气体，反应温度介于500到650℃之间，其厚度介于500到4000埃之间。对所述第三多晶硅48与第二多晶硅44进行垂直单向性的回蚀刻以形成“第三多晶硅侧壁间隔物48a”与“第二多晶硅侧壁间隔物44a”，也是利用磁场增强式活性离子式等离子蚀刻技术，其反应气体也是六氟化硫、氯气、氧气和溴化氢等气体，均能提供效果相当理想的蚀刻率和蚀刻均匀度。
完成所述电容器的电荷储存电极42a/44a/48a的制造后，必需接着形成一层电容器介电层和第四多晶硅，以完成堆叠式电容器的制造。所述电容器介电层通常是由氧化氮化硅(Oxynitride)、氮化硅(Nitride)和二氧化硅(Oxide)藉由下述方法形成。首先，在温度介于800℃到950℃之间时热氧化由多晶硅构成的所述电荷储存电极42a/44a/48a，以形成厚度介于40埃到200埃之间的氧化硅。接着，在温度介于650℃到750℃之间时以低压化学气相沉积法形成厚度介于40埃到60埃之间的氮化硅。最后，在温度介于800℃到950℃之间时氧化所述氮化硅，以形成厚度介于20埃到50埃之间的氧化氮化硅。自然，所述电容器介电层亦可由其它高介电常数材料组成，例如五氧二钽(Ta2O5)，或由TiO2和SrTiO3等高介电常数材料所组成。所述第四多晶硅的形成方法跟第一多晶硅42一样，是利用同步掺杂的低压化学气相沉积法形成，其反应气体是PH3、SiH4与N2或AsH3、SiH4与N2的混合气体，掺杂有磷和砷等杂质原子，其反应温度介于500到650℃之间，其厚度介于1000到2000埃之间，所述第四多晶硅也必需具备导电性，其杂质离子浓度介于1×1020到1×1021原子/立方厘米之间，而较理想的浓度是5×1020原子/立方厘米。而形成电容器的上层电的等离子蚀刻，也是利用磁场增强式活性离子式等离子蚀刻技术，其等离子反应气体是六氟化硫、氧气和溴化氢的混合气体。
完成上述动态随机存取存储器存储单元和位线的制造后，接着可以利用标准制作工艺形成接触窗、第一金属连线、介层孔和第层金属连线等后段金属连线制作工艺，以完成具多层金属连线的堆叠式动态随机存取存储器集成电路。所述第一金属连线通常是以钛、氮化钛、钨和铝合金为材料，并且，所述第一金属连线跨过所述接触窗跟所述金氧半场效应晶体管的源极/漏极作电接触。所述第二金属连线通常也是以钛、氮化钛、钨和铝合金为材料，并且，第二金属连线跨过所述介层孔跟所述第一金属连线作电接触。
以上仅以优选实施例阐述了本发明，然而其并非用于限制本发明，本领域的技术人员在此基础上可以作出适当的改变及调整，而仍不失本发明的要义所在，亦不脱离本发明的精神和范围。
Claims (35)
1.一种集成电路的多晶硅结构的制造方法，包括：
在半导体基板上形成一层第一介电层，并平坦化所述第一介电层；
沉积一层薄的介电层；
沉积一层第二介电层；
利用光刻和腐蚀技术蚀刻所述第二介电层、薄的介电层与第一介电层，以形成洞孔，以露出所述半导体基板；
沉积一层第一多晶硅，所述第一多晶硅填满所述洞孔；
在所述洞孔形成第一多晶硅插塞物；
去除所述第二介电层以露出一部分的所述第一多晶硅插塞物；
形成一层第二多晶硅；
形成第三介电层侧壁间隔物；
形成一层第三多晶硅；
利用蚀刻技术回蚀刻所述第三多晶硅和第二多晶硅，以形成第三多晶硅侧壁间隔物与第二多晶硅侧壁间隔物；
去除所述第三介电层侧壁间隔物。
2.如权利要求1所述的制造方法，其中所述半导体基板含有电气元件、电子元件和薄膜。
3.如权利要求1所述的制造方法，其中所述平坦化所述第一介电层，是利用化学机械式研磨技术。
4.如权利要求1所述的制造方法，其中所述第一介电层是利用低压化学气相沉积法(LPCVD)形成的掺杂的或无掺杂的二氧化硅，其反应温度介于330到370℃之间，其反应气体是原硅酸四乙酯(TEOS)与氧化氮或硅甲烷与氧化氮，其厚度介于3000到12000埃之间。
5.如权利要求1所述的制造方法，其中所述薄的介电层是氮化硅，是利用同步磷原子掺杂的低压化学气相沉积法形成，其反应气体是SiCl2H2与NH3的混合气体，反应温度介于500到560℃之间，其厚度介于100到1000埃之间。
6.如权利要求1所述的制造方法，其中所述第二介电层是利用低压化学气相沉积法形成的掺杂的或无掺杂的二氧化硅，其反应温度介于300到370℃之间，其反应气体是原硅酸四乙酯(TEOS)与氧化氮或硅甲烷与氧化氮，其厚度介于3000到12000埃之间。
7.如权利要求1所述的制造方法，其中所述形成洞孔的蚀刻，是利用磁场增强式活性离子式等离子蚀刻技术或电子回旋共振等离子蚀刻技术或传统的活性离子式等离子蚀刻技术。
8.如权利要求1所述的制造方法，其中所述第一多晶硅是利用同步磷原子掺杂的低压化学气相沉积法形成，其反应气体是PH3、SiH4与N2的混合气体，反应温度介于500到650℃之间，其厚度介于1000到4000埃之间。
9.如权利要求1所述的制造方法，其中所述在所述洞孔形成第一多晶硅插塞物，是利用化学机械式研磨技术。
10.如权利要求1所述的制造方法，其中所述第三介电层是由低压化学气相沉积法形成的掺杂的或无掺杂的二氧化硅，其反应温度介于600到800℃之间，反应压力介于0.2以0.4托尔之间，其反应气体是原硅酸四乙酯与氧化氮或硅甲烷与氧化氮，其厚度介于1500到2500埃之间。
11.如权利要求1所述的制造方法，其中所述第三介电层侧壁间隔物，是沉积一层第三介电层后再利用等离子蚀刻技术，对所述介电层进行垂直单向回蚀刻而成。
12.如权利要求1所述的制造方法，其中所述第三介电层侧壁间隔物，是在高温含氧气的环境中热氧化第二多晶硅以形成多晶氧化硅，再利用等离子蚀刻技术对所述多晶氧化硅进行垂直单向回蚀刻而形成。
13.如权利要求1所述的制造方法，其中所述第二多晶硅是利用同步磷原子掺杂的低压化学气相沉积法形成，其反应气体是PH3、SiH4与N2的混合气体，反应温度介于500到650℃之间，其厚度介于500到5000埃之间。
14.如权利要求1所述的制造方法，其中所述第三多晶硅是利用同步磷原子掺杂的低压化学气相沉积法形成，其反应气体是PH3、SiH4与N2的混合气体，反应温度介于500到650℃之间，其厚度介于500到5000埃之间。
15.如权利要求1所述的制造方法，其中所述利用蚀刻技术对所述第三多晶硅与第二多晶硅进行回蚀刻以形成第三多晶硅与第二多晶硅侧壁间隔物，是利用磁场增强式活性离子式等离子蚀刻技术或电子回旋共振等离子蚀刻技术或传统的活性离子式等离子蚀刻技术，其反应气体是六氟化硫、氧和溴化氢气体。
16.如权利要求1所述的制造方法，其中所述去除所述第三介电层侧壁间隔物，是利用氢氟酸溶液。
17.一种动态随机存取存储器的制造方法，包括：
在硅半导体基板上形成转移栅晶体管，所述转移栅晶体管包含有栅氧化层、栅极与源极/漏极；
沉积一层第一介电层，并平坦化所述第一介电层；
沉积一层薄的氮化硅；
沉积一层第二介电层；
利用光刻和腐蚀技术蚀刻所述第二介电层、薄的氮化硅与第一介电层，以露出所述转移栅晶体管的源极，以形成存储单元接触窗；
沉积一层第一多晶硅，所述第一多晶硅填满所述存储单元接触窗；
在所述存储单元接触窗内形成第一多晶硅插塞物；
去除所述第二介电层以露出一部分的所述第一多晶硅插塞物；
形成一层第二多晶硅；
形成第三介电层侧壁间隔物；
形成一层第三多晶硅；
利用蚀刻技术回蚀刻所述第三多晶硅和第二多晶硅，以形成第三多晶硅侧壁间隔物与第二多晶硅侧壁间隔物；
去除所述介电层侧壁间隔物，剩余的所述第一多晶硅插塞物、第三多晶硅侧壁间隔物与第二多晶硅侧壁间隔物构成了电容器的电荷储存电极；
形成电容器介电层；
沉积一层第四多晶硅；
利用光刻和腐蚀技术蚀刻所述第四多晶硅和电容器介电层以形成电容器的上层电极。
18.如权利要求17所述的制造方法，其中所述平坦化所述第一介电层，是利用化学机械式研磨技术。
19.如权利要求17所述的制造方法，其中所述第一介电层是利用低压化学气相沉积法形成的掺杂的或无掺杂的二氧化硅，其反应温度介于330到370℃之间，其反应气体是原硅酸四乙酯与氧化氮或硅甲烷与氧化氮，其厚度介于3000到8000埃之间。
20.如权利要求17所述的制造方法，其中所述薄的氮化硅是利用同步磷原子掺杂的低压化学气相沉积法形成，其反应气体是SiCl2H2与NH3的混合气体，反应温度介于500到650℃之间，其厚度介于300到800埃之间。
21.如权利要求17所述的制造方法，其中所述第二介电层是利用低压化学气相沉积法形成的掺杂的或无掺杂的二氧化硅，其反应温度介于300到370℃之间，其反应气体是原硅酸四乙酯(TEOS)与氧化氮或硅甲烷与氧化氮，其厚度介于3000到8000埃之间。
22.如权利要求17所述的制造方法，其中所述形成存储单元接触窗的蚀刻，是利用磁场增强式活性离子式等离子蚀刻技术或电子回旋共振等离子蚀刻技术或传统的活性离子式等离子蚀刻技术。
23.如权利要求17所述的制造方法，其中所述第一多晶硅是利用同步磷原子掺杂的低压化学气相沉积法形成，其反应气体是PH3、SiH4与N2的混合气体，反应温度介于500到650℃之间，其厚度介于500到5000埃之间。
24.如权利要求17所述的制造方法，其中所述在所述存储单元接触窗形成第一多晶硅插塞物，是利用化学机械式研磨技术。
25.如权利要求17所述的制造方法，其中所述第三介电层是由低压化学气相沉积法形成的掺杂的或无掺杂的二氧化硅，其反应温度介于600到800℃之间，反应压力介于0.2到0.4托尔之间，其反应气体是原硅酸四乙酯与氧化氮或硅甲烷与氧化氮，其厚度介于500到5000埃之间。
26.如权利要求17所述的制造方法，其中所述第三介电层侧壁间隔物，是沉积一层第三介电层后再利用等离子蚀刻技术，对所述介电层进行垂直单向回蚀刻而成。
27.如权利要求17所述的制造方法，其中所述第三介电层侧壁间隔物，是在高温含氧气的环境中热氧化第二多晶硅以形成多晶氧化硅，再利用等离子蚀刻技术对所述多晶氧化硅进行垂直单向回蚀刻而形成。
28.如权利要求17所述的制造方法，其中所述对所述第三介电层进行回蚀刻以形成第三介电层侧壁间隔物，是利用磁场增强式活性离子式等离子蚀刻技术或电子回旋共振等离子蚀刻技术或传统的活性离子式等离子蚀刻技术，其反应气体是四氟化碳、三氟氢化碳和氩气。
29.如权利要求17所述的制造方法，其中所述第二多晶硅是利用同步磷原子掺杂的低压化学气相沉积法形成，其反应气体是PH3、SiH4与N2的混合气体，反应温度介于500到650℃之间，其厚度介于500到4000埃之间。
30.如权利要求17所述的制造方法，其中所述第三多晶硅是利用同步磷原子掺杂的低压化学气相沉积法形成，其反应气体是PH3、SiH4与N2的混合气体，反应温度介于500到650℃之间，其厚度介于500到5000埃之间。
31.如权利要求17所述的制造方法，其中所述利用蚀刻技术对所述第三多晶硅与第二多晶硅进行回蚀刻以形成第三多晶硅与第二多晶硅侧壁间隔物，是利用磁场增强式活性离子式等离子蚀刻技术或电子回旋共振等离子蚀刻技术或传统的活性离子式等离子蚀刻技术，其反应气体是六氟化硫、氧和溴化氢气体。
32.如权利要求17所述的制造方法，其中所述去除所述第三介电层侧壁间隔物，是利用氢氟酸溶液。
33.如权利要求17所述的制造方法，其中所述电容器介电层是由氧化氮化硅、氮化硅和二氧化硅所组成，或由Ta2O5所组成。
34.如权利要求17所述的制造方法，其中所述第四多晶硅是利用同步磷原子掺杂的低压化学气相沉积法形成，其反应气体是PH3、SiH4与N2的混合气体，反应温度介于500到650℃之间，其厚度介于500到2000埃之间。
35.如权利要求17所述的制造方法，其中所述形成电容器的上层电极的蚀刻，是利用磁场增强式活性离子式等离子蚀刻技术或离子回旋共振等离子蚀刻技术或传统的活性离子式等离子蚀刻技术等等离子蚀刻技术，其反应气体是六氟化太、氯气、氧和溴化氢气体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 00133189 CN1350327A (zh) | 2000-10-24 | 2000-10-24 | 半导体存储器电路的电容器的制造方法 |
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| CN 00133189 CN1350327A (zh) | 2000-10-24 | 2000-10-24 | 半导体存储器电路的电容器的制造方法 |
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| CN 00133189 Pending CN1350327A (zh) | 2000-10-24 | 2000-10-24 | 半导体存储器电路的电容器的制造方法 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100466096C (zh) * | 2002-09-19 | 2009-03-04 | 印芬龙科技股份有限公司 | 具有存储器单元组的存储器体系结构 |
| CN111009513A (zh) * | 2018-10-08 | 2020-04-14 | 力晶科技股份有限公司 | 同轴导体结构、电容器及其制造方法 |
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2000
- 2000-10-24 CN CN 00133189 patent/CN1350327A/zh active Pending
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