KR100675287B1 - 커플링 커패시터 및 이를 이용하는 메모리 소자 - Google Patents

커플링 커패시터 및 이를 이용하는 메모리 소자 Download PDF

Info

Publication number
KR100675287B1
KR100675287B1 KR1020050105102A KR20050105102A KR100675287B1 KR 100675287 B1 KR100675287 B1 KR 100675287B1 KR 1020050105102 A KR1020050105102 A KR 1020050105102A KR 20050105102 A KR20050105102 A KR 20050105102A KR 100675287 B1 KR100675287 B1 KR 100675287B1
Authority
KR
South Korea
Prior art keywords
capacitor
pad
coupling
coupling capacitor
bit line
Prior art date
Application number
KR1020050105102A
Other languages
English (en)
Inventor
이은철
양원석
이진우
정태영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050105102A priority Critical patent/KR100675287B1/ko
Priority to US11/461,344 priority patent/US7602043B2/en
Priority to CNB2006101266046A priority patent/CN100541804C/zh
Application granted granted Critical
Publication of KR100675287B1 publication Critical patent/KR100675287B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

커플링 커패시터 및 이를 이용하는 반도체 메모리 소자가 개시된다. 메모리 소자의 각각의 셀은 커플링 커패시터를 구비하여 하나의 스토리지 커패시터에 2비트 이상의 데이터를 저장한다. 커플링 커패시터는 스토리지 커패시터의 커패시터에 대해 소정의 비율은 가지는 커패시턴스값을 가진다. 이를 위해 상기 커플링 커패시터는 스토리지 커패시터와 실질적으로 동일한 제조 공정에 의해 형성된다. 또한, 상기 커플링 커패시터는 셀 영역의 비트 라인과 감지 증폭기가 형성되는 영역의 감지 증폭기를 매립하는 층간 절연막 상에 형성된다.

Description

커플링 커패시터 및 이를 이용하는 메모리 소자{Coupling Capacitor and Memory Device of using the same}
도 1은 본 발명의 실시예에 따른 메모리 셀을 도시한 회로도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따라 상기 도 1에 도시된 메모리 셀의 동작을 설명하기 위한 타이밍도들이다.
도 3은 본 발명의 실시예에 따라 커플링 커패시터가 형성되는 영역을 도시한 평면도이다.
도 4a 및 도 4b는 본 발명의 실시예에 따라 상기 도 3의 감지 증폭기 영역에 형성되는 커플링 커패시터의 구조를 도시한 평면도 및 단면도이다.
도 5a 내지 도 5e는 본 발명의 실시예에 따라 상기 도 4a 및 도 4b에 도시된 커플링 커패시터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 본 발명의 실시예에 따라 커플링 커패시터의 다른 구조를 도시한 평면도 및 이를 모델링한 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 셀 영역 120 : 서브 워드 드라이버 영역
140 : 감지 증폭기 영역 200 : 층간 절연막
210 : 제1 패드 230 : 제2 패드
250 : 공통 상부 전극
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 하나의 셀에 2비트 이상의 정보를 저장할 수 있는 반도체 메모리 소자에 관한 것이다.
반도체 메모리 소자는 지정된 어드레스에 따라 데이터를 저장한다. 통상의 디램(Dynamic Random Access Memory)은 다수의 셀들을 가지고, 하나의 셀은 1비트의 데이터를 저장한다. 각각의 메모리 셀에 1비트의 데이터를 저장하거나 저장된 데이터를 읽기 위해 메모리 셀에는 셀 트랜지스터 및 스토리지 커패시터가 구비된다. 또한, 스토리지 커패시터로부터 셀 트랜지스터를 통해 전달되는 데이터를 증폭하기 위해 감지 증폭기(Sense Amplifier)가 구비된다.
또한, 동일 면적에 더 많은 데이터를 저장하기 위해 메모리 소자의 디자인 룰이 축소되고 있다. 디자인 룰의 축소가 수행되기 위해서는 반도체 제조 공정에서 포토리소그래피 공정에서의 해상도가 우선적으로 개선되어야 한다. 그러나, 포토리소그래피 공정에서 해상도를 증가시키는 것은 일정한 한계를 가진다. 즉, 해상도를 증가시키기 위해서는 포토레지스트 패턴을 형성하기 위해 사용되는 광원의 파장은 짧아야 한다. 또한, 짧은 파장의 광원이 사용되기 위해서는 이에 적합하게 반응하는 포토레지스트가 개발되어야 하는 문제를 가진다.
이러한 문제 등을 극복하고, 디자인 룰의 축소없이 메모리의 저장 용량을 향 상시키기 위한 연구가 최근에 수행되고 있다.
멀티 레벨 셀 디램(Multi-Level Cell DRAM)은 최근에 연구되는 것으로 하나의 셀이 2비트 이상의 데이터를 저장할 수 있는 메모리이다. 즉, 기존의 디자인 룰의 축소없이도 메모리의 데이터 저장 용량이 2배 이상 증가하는 효과가 발생된다.
상술한 멀티 레벨 셀 디램의 하나의 셀이 2비트 이상의 데이터를 저장하기 위해서는 커플링 커패시터가 구비되어야 한다.
일본공개특허 평11-330272호에는 멀티 레벨 셀 디램의 구조 및 커플링 커패시터의 구조가 개시된다. 상기 공개특허에서 커플링 커패시터는 직렬로 배치되며, 인접한 커패시터들 사이의 연결은 콘택 플러그 및 비트 라인을 통해 달성된다.
또한, 한국등록특허 제231404호에서도 멀티 레벨 셀 디램의 구조 및 커플링 커패시터의 구조가 개시된다. 상기 특허에서 직렬 연결된 커플링 커패시터들은 콘택 플러그 및 게이트 전극을 통해 이웃하는 커플링 커패시터와 연결된다.
상술한 발명들은 제조 공정에서 커플링 커패시터의 커패시턴스를 제어할 수 없는 문제점을 가진다. 즉, 셀 구조에 따라 커플링 커패시터의 커패시턴스는 데이터를 저장하는 스토리지 커패시터의 커패시턴스에 비해 1/9 또는 1/3의 값을 가져야 한다. 그러나, 소자 분리 영역 등에 독립적으로 형성되는 커플링 커패시터의 커패시턴스는 스토리지 커패시터의 커패시턴스와 일정한 비율을 유지할 수 없으며, 순차적으로 수행되는 제조 공정의 각종 변수들에 따라 커패시턴스가 변경되는 문제를 가진다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은, 메모리 소자의 스토리지 커패시터와 동일한 조건으로 제조되는 메모리 소자의 커플링 커패시터를 제공하는데 있다.
본 발명의 제2 목적은, 상기 제1 목적에 의한 커플링 커패시터를 가지는 반도체 메모리 소자를 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명은, 층간 절연막 상에 형성되고, 직렬 연결되고 각각 하부 전극, 유전막 및 상부 전극을 가지는 다수의 커패시터들로 구성된 메모리 소자의 커플링 커패시터에 있어서, 상기 커플링 커패시터는, 상기 층간 절연막 상의 제1 패드 상부에 형성된 제1 커패시터; 상기 제1 패드에 인접한 영역에 형성된 제2 패드 상부에 형성되고, 공통 상부 전극을 통해 상기 제1 커패시터와 전기적으로 연결되는 제2 커패시터; 및 상기 제2 패드 상부에 형성되고, 상기 제2 패드를 통해 상기 제2 커패시터와 전기적으로 연결되는 제3 커패시터를 포함하고, 상기 커플링 커패시터의 양단 전극들은 상기 제1 패드 및 제3 커패시터의 상부 전극인 것을 특징으로 하는 메모리 소자의 커플링 커패시터를 제공한다.
또한, 본 발명의 상기 제1 목적은, 층간 절연막 상에 형성된 메모리 소자의 커플링 커패시터에 있어서, 상기 커플링 커패시터는 직렬 연결된 다수의 커패시터 그룹들로 구성되며, 상기 커플링 커패시터의 각각의 커패시터 그룹은, 상기 층간 절연막 상에 구비된 제1 패드 상부에 형성된 제1 커패시터부; 및 상기 제1 패드에 인접한 공통 패드 상부에 형성되고, 상기 제1 커패시터부와 공통 상부 전극을 통해 직렬 연결된 제2 커패시터부을 포함하며, 인접한 커패시터 그룹들 사이의 전기적 연결은 공통 패드에 의해서 달성되며, 각각의 커패시터부를 구성하는 커패시터들은 서로 병렬 연결되는 것을 특징으로 하는 메모리 소자의 커플링 커패시터의 제공을 통해서도 달성될 수 있다.
또한, 상기 제2 목적을 달성하기 위한 본 발명은, 셀 트랜지스터 및 스토리지 커패시터가 형성되는 셀 영역; 상기 셀 트랜지스터의 워드 라인을 활성화하기 위한 서브 워드 드라이버가 구비되고, 상기 셀 영역 주변의 제1 영역에 형성되는 서브 워드 드라이버 영역; 및 상기 셀 영역 주변의 제2 영역에 형성되고, 감지 증폭기 및 커플링 커패시터가 형성되는 감지 증폭기 영역을 포함하고, 상기 커플링 커패시터는 상기 셀 영역의 비트 라인 및 상기 감지 증폭기 영역의 감지 증폭기를 매립하는 층간 절연막 상에 형성되는 것을 특징으로 하는 반도체 메모리 소자를 제공한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
실시예
도 1은 본 발명의 실시예에 따른 메모리 셀을 도시한 회로도이다.
도 1을 참조하면, 상기 메모리 소자는 멀티 레벨 셀 디램임을 알 수 있다.
메모리 소자의 셀은 비트 라인들 BL1, BL2 와 반전된 비트 라인들 /BL1, /BL2(이하 "/비트 라인"이라 명칭함), 워드 라인 WL, 셀 트랜지스터 Ms, 셀 트랜지 스터 Ms에 연결된 스토리지 커패시터 Cs, 2개의 감지 증폭기들, 2개의 커플링 커패시터 Cc1, Cc2 및 비트 라인을 전기적으로 분할하는 전송 트랜지스터들 M1, M2를 가진다.
스토리지 커패시터 Cs는 4개의 레벨 중 어느 하나를 유지한다. 즉 이진수 "11"에 해당하는 Vcc 레벨, 이진수 "10"에 해당하는 2/3Vcc 레벨, 이진수 "01"에 해당하는 1/3Vcc 레벨 및 이진수 "00"에 해당하는 접지 레벨 중 어느 하나를 유지한다.
먼저, 2개의 비트 라인들 BL1, BL2 및 2개의 /비트 라인들 /BL1, /BL2는 1/2 Vcc 레벨로 프리차지된다. 이때 전송 트랜지스터들 M1 및 M2는 턴온 상태가 되어 전송 트랜지스터 양측의 비트 라인들 BL1 및 BL2는 동일 레벨을 유지한다.
워드 라인 WL이 활성화되어 셀 트랜지스터 Cs가 턴온되고, 스토리지 커패시터 Cs에 저장된 전하가 제1 비트 라인 BL1로 이동하면 전송 트랜지스터 M1은 제어신호 TG에 의해 턴오프된다. 따라서, 전송 트랜지스터 M1 좌우측에 배치된 제1 비트 라인 BL1 및 제2 비트 라인 BL2는 서로 전기적으로 개방된 상태를 유지한다.
이어서, 제1 영역의 감지 증폭기가 활성화되며, 제1 비트 라인 BL1에 전송된 신호는 Vcc 레벨 및 접지 레벨로 증폭된다. 상기 도 1에서 제1 영역의 감지 증폭기에 의해 증폭된 데이터는 최상위 비트 데이터가 된다. 제1 영역의 감지 증폭기에 의해 증폭된 데이터는 용량성 결합된 커플링 커패시터들 Cc1 및 Cc2에 의해 제2 영역의 제2 비트 라인 BL2 및 /제2 비트 라인 /BL2로 전송된다. 커플링 커패시터들의 연결관계에 의해 제2 영역의 제2 비트 라인 BL2 및 /제2 비트 라인 /BL2의 데이터 는 제1 영역의 제1 비트 라인 BL1 및 /제1 비트 라인 /BL1 상의 데이터의 변화 방향과 반대로 변화된다.
계속해서, 제2 영역의 감지 증폭기가 활성화되면, 제2 영역의 제2 비트 라인 BL2 및 /제2 비트 라인 /BL2의 데이터는 증폭된다. 제2 영역의 감지 증폭기에 의해 증폭된 데이터는 최하위 비트 데이터가 된다.
2 비트 데이터가 스토리지 커패시터 Cs에 저장되는 경우, 최상위 비트의 가중치는 최하위 비트의 가중치에 비해 2배가 된다. 따라서, 최상위 비트 데이터를 출력하는 제1 비트 라인 BL1의 커패시턴스 2Cb는 최하위 비트 데이터를 출력하는 제2 비트 라인 BL2의 커패시턴스 Cb의 2배가 되어야 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따라 상기 도 1에 도시된 메모리 셀의 동작을 설명하기 위한 타이밍도들이다.
도 2a는 스토리지 커패시터에 2진 비트 "00"이 저장된 경우에 메모리의 읽기 동작을 설명하기 위한 타이밍도이다.
도 2a를 참조하면, t0에서 제1 비트 라인 BL1 및 /제1 비트 라인 /BL1은 1/2Vcc로 프리차지된다. 또한, 전송 트랜지스터들 M1, M2는 턴온 상태에 있으므로 제2 비트 라인 BL2 및 /제2 비트 라인 /BL2도 1/2 Vcc 레벨로 프리차지된다. 또한, 스토리지 커패시터 Cs에는 0V의 전압이 유지된다.
시간 t1에서 워드 라인 WL이 활성화되면, 스토리지 커패시터 Cs의 전압에 의해 제1 비트 라인 BL1의 전압은 하강한다. 또한, 제1 영역의 감지 증폭기는 활성화된 상태가 아니므로 /제1 비트 라인 /BL1의 전압은 1/2 Vcc를 유지한다. 따라서, / 제1 비트 라인 /BL1 과 제1 비트 라인 BL1은 Vc의 전압차을 유지한다.
또한, 전송 트랜지스터들 M1 및 M2는 턴온 상태를 유지하므로 /제2 비트 라인 /BL2는 제2 비트 라인 BL2보다 높은 레벨을 유지하며, Vc의 전압차를 가진다.
계속해서, 시간 t2에서 제1 영역의 감지 증폭기가 활성화되면, 상기 제1 영역의 감지 증폭기는 /제1 비트 라인 /BL1과 제1 비트 라인 BL1 사이의 전압차를 증폭한다. 따라서, /제1 비트 라인 /BL1에는 Vcc 레벨을 가진 데이터 신호가 출력되고, 제1 비트 라인 BL1에는 0V 레벨을 가진 데이터 신호가 출력된다. 따라서, 제1 비트 라인을 통해 출력되는 최상위 비트는 이진수 "0"이 된다.
또한, 시간 t2에서 상기 제1 영역의 감지 증폭기가 활성화되기 이전 또는 동시에 전송 트랜지스터들 M1 및 M2는 오프 상태가 된다. 따라서, 제1 비트 라인 BL1과 제2 비트 라인 BL2은 전기적으로 개방되며, /제1 비트 라인 /BL1과 /제2 비트 라인 /BL2도 전기적으로 개방된다. 시간 t2에서 제1 영역의 감지 증폭기가 활성화되어 /제1 비트 라인 /BL1의 데이터가 Vcc 레벨로 상승하면, 커플링 커패시터 Cc1에 의해 제2 비트 라인 BL2의 데이터도 상승한다. 또한, 제1 비트 라인 BL1의 데이터가 0V 레벨로 감소하면, 커플링 커패시터 Cc2에 의해 /제2 비트 라인 /BL2의 데이터도 감소된다. 상기 제2 비트 라인 BL2의 데이터 레벨의 증가폭 및 /제2 비트 라인 /BL2의 데이터 레벨의 감소폭은 Vc/3이 된다. 따라서, 여전히 /제2 비트 라인 /BL2의 데이터는 제2 비트 라인 BL2의 데이터보다 높은 레벨을 유지한다.
시간 t3에서 제2 영역의 감지 증폭기가 활성화되면, /제2 비트 라인 /BL2의 데이터는 Vcc 레벨로 상승하고, 제2 비트 라인 BL2의 데이터는 0V 레벨로 감소한 다. 즉, 제2 비트 라인 BL2를 통해 출력되는 최하위 비트 데이터는 이진수 "0"이 된다.
상기 도 2a에서 도시되지 아니하였으나, 읽기 동작후 스토리지 커패시터 Cs에 저장된 데이터를 복구하는 동작은 전송 트랜지스터들 M1 및 M2을 턴온하는 동작에 의해 수행된다.
도 2b는 스토리지 커패시터에 2진 비트 "01"이 저장된 경우에 메모리의 읽기 동작을 설명하기 위한 타이밍도이다.
도 2b를 참조하면, t0에서 1/2Vcc로 프리차지된 비트 라인들 BL1, BL2 사이에 전송 트랜지스터들 M1, M2는 턴온 상태를 유지한다. 또한, 스토리지 커패시터 Cs에는 1/3Vcc 레벨이 유지된다.
시간 t1에서 워드 라인 WL이 활성화되면, 셀 트랜지스터 Ms는 턴온되고, 스토리지 커패시터 Cs에 저장된 데이터에 의해 제1 비트 라인 BL1의 전압은 1/2Vcc로부터 하강한다. 상기 제1 비트 라인 BL1의 전압 하강폭은 1/3 Vc가 된다. 또한, 시간 t1에서 턴온 상태를 유지하는 전송 트랜지스터 M1에 의해 제2 비트 라인 BL2의 전압도 하강하며, 상기 제2 비트 라인 BL2의 전압 하강폭도 1/3Vcc가 된다. 제1 비트 라인 BL1 및 제2 비트 라인 BL2의 전압이 하강하더라도, 감지 증폭기들이 활성화되어 있지 않으므로 /제1 비트 라인 /BL1 및 /제2 비트 라인 /BL2는 프리차지 전압인 1/2Vcc를 유지한다. 따라서, /제1 비트 라인 /BL1과 제1 비트 라인 BL1 사이의 전압차는 1/3Vc가 되며, /제2 비트 라인 /BL2와 제2 비트 라인 BL2 사이의 전압차는 1/3Vc가 된다.
이어서, 전송 트랜지스터들 M1 및 M2는 턴오프되고, 제1 영역의 감지 증폭기는 활성화된다. 활성화된 제1 영역의 감지 증폭기에 의해 제1 비트 라인 BL1보다 높은 데이터 전압을 가지는 /제1 비트 라인 /BL1은 Vcc 레벨로 상승하며, 제1 비트 라인 BL1의 데이터 전압은 0V 레벨로 하강하게 된다. 따라서, 제1 비트 라인 BL1을 통해 출력되는 최상위 비트는 이진수 "0"이 된다.
상기 제1 비트 라인 BL1의 전압 하강 및 /제1 비트 라인 /BL1의 전압 상승에 상응하여 제2 비트 라인 BL2의 전압 및 /제 2 비트 라인 /BL2의 전압은 변경된다. 즉, /제1 비트 라인 /BL1의 전압이 Vcc 레벨로 상승하는 동안, 커플링 커패시터 Cc1를 통해 /제1 비트 라인 /BL1과 전기적으로 결합된 제2 비트 라인 BL2의 전압은 상승한다. 상승 전압의 폭은 1/3Vc가 된다. 또한, 제1 비트 라인 BL1의 전압이 0V로 하강하는 동안, 커플링 커패시터 Cc2를 통해 제1 비트 라인 BL1과 전기적으로 결합된 /제2 비트 라인 /BL2의 전압은 하강한다. 상기 /제2 비트 라인 /BL2의 전압 하강의 폭은 1/3Vc가 된다.
따라서, 상기 제1 영역의 감지 증폭기가 활성화되고, 제1 비트 라인 BL1의 전압이 0V로 하강하는 경우, 제2 비트 라인 BL2의 전압은 /제2 비트 라인 /BL2의 전압보다 높은 레벨을 가진다.
시간 t3에서 제2 영역의 감지 증폭기가 활성화되면, /제2 비트 라인 /BL2보다 높은 전압을 유지하는 제2 비트 라인 BL2의 데이터 전압은 제2 영역의 감지 증폭기에 의해 Vcc 레벨로 상승한다. 또한, /제2 비트 라인 /BL2의 데이터 전압은 활성화된 제2 영역의 감지 증폭기에 의해 0V 레벨로 감소된다. 따라서, 제2 비트 라 인 BL2을 통해 출력되는 최하위 비트는 이진수 "1"이 된다.
상기 도 2b에서 도시되지 아니하였으나, 읽기 동작후에, 스토리지 커패시터 Cs에 데이터를 복구하는 동작은 전송 트랜지스터들 M1 및 M2를 턴온하는 것에 의해 달성된다. 즉, 제1 비트 라인 BL1의 커패시턴스 2Cb가 제2 비트 라인 BL2의 커패시턴스 Cb의 2배가 되므로, 스토리지 커패시터 Cs에는 1/3Vcc의 전압이 저장된다.
도 2c는 스토리지 커패시터 Cs에 2진 비트 "10"이 저장된 경우에 메모리의 읽기 동작을 설명하기 위한 타이밍도이다.
도 2c를 참조하면, t0에서 1/2Vcc로 프리차지된 비트 라인들 사이에 전송 트랜지스터들 M1 및 M2는 턴온 상태를 유지한다. 또한, 스토리지 커패시터 Cs에는 2/3Vcc 레벨이 유지된다.
시간 t1에서 워드 라인 WL이 활성화되면, 셀 트랜지스터 Ms는 턴온되고, 스토리지 커패시터 Cs에 저장된 데이터에 의해 제1 비트 라인 BL1의 전압은 1/2Vcc로부터 상승한다. 상기 제1 비트 라인 BL1의 전압 상승폭은 1/3 Vc가 된다. 또한, 시간 t1에서 턴온 상태를 유지하는 전송 트랜지스터 M1에 의해 제2 비트 라인 BL2의 전압도 상승하며, 상기 제2 비트 라인 BL2의 전압 상승폭도 1/3Vcc가 된다. 제1 비트 라인 BL1 및 제2 비트 라인 BL2의 전압이 상승하더라도, 감지 증폭기들이 활성화되어 있지 않으므로 /제1 비트 라인 /BL1 및 /제2 비트 라인 /BL2는 프리차지 전압인 1/2Vcc를 유지한다. 따라서, 제1 비트 라인 BL1과 /제1 비트 라인 /BL1 사이의 전압차는 1/3Vc가 되며, 제2 비트 라인 BL2와 /제2 비트 라인 /BL2 사이의 전압차는 1/3Vc가 된다.
이어서, 전송 트랜지스터들 M1 및 M2은 턴오프되고, 제1 영역의 감지 증폭기는 활성화된다. 활성화된 제1 영역의 감지 증폭기에 의해 /제1 비트 라인 /BL1보다 높은 데이터 전압을 가지는 제1 비트 라인 BL1은 Vcc 레벨로 상승하며, /제1 비트 라인 /BL1은 0V 레벨로 하강하게 된다. 따라서, 제1 비트 라인 BL1을 통해 출력되는 최상위 비트는 이진수 "1"이 된다.
상기 제1 비트 라인 BL1의 전압 상승 및 /제1 비트 라인 /BL1의 전압 하강에 상응하여 제2 비트 라인 BL2의 전압 및 /제 2 비트 라인 /BL2의 전압은 변경된다. 즉, 제1 비트 라인 BL1의 전압이 Vcc 레벨로 상승하는 동안, 커플링 커패시터 Cc2를 통해 제1 비트 라인 BL1과 전기적으로 결합된 /제2 비트 라인 /BL2의 전압은 상승한다. 상승 전압의 폭은 1/3Vc가 된다. 또한, /제1 비트 라인 /BL1의 전압이 0V로 하강하는 동안, 커플링 커패시터 Cc1을 통해 /제1 비트 라인 /BL1과 전기적으로 결합된 제2 비트 라인 BL2의 전압은 하강한다. 상기 제2 비트 라인 BL2의 전압 하강의 폭은 1/3Vc가 된다.
따라서, 상기 제1 영역의 감지 증폭기가 활성화되고, 제1 비트 라인 BL1의 전압이 Vcc 레벨로 상승하는 경우, /제2 비트 라인 /BL2의 전압은 제2 비트 라인 BL2의 전압보다 높은 레벨을 가진다.
시간 t3에서 제2 영역의 감지 증폭기가 활성화되면, 제2 비트 라인 BL2보다 높은 전압을 유지하는 /제2 비트 라인 /BL2의 데이터 전압은 제2 영역의 감지 증폭기에 의해 Vcc 레벨로 상승한다. 또한, 제2 비트 라인 BL2의 데이터 전압은 활성화된 제2 영역의 감지 증폭기에 의해 0V 레벨로 감소된다. 따라서, 제2 비트 라인 BL2를 통해 출력되는 최하위 비트는 이진수 "0"이 된다.
상기 도 2c에서 도시되지 아니하였으나, 읽기 동작후에, 스토리지 커패시터 Cs에 데이터를 복구하는 동작은 게이트 트랜지스터들 M1 및 M2를 턴온하는 것에 의해 달성된다. 즉, 제1 비트 라인 BL1의 커패시턴스 2Cb가 제2 비트 라인 BL2의 커패시턴스 Cb의 2배가 되므로, 스토리지 커패시터 Cs에는 2/3Vcc의 전압이 저장된다.
도 2d는 스토리지 커패시터 Cs에 2진 비트 "11"이 저장된 경우에 메모리의 읽기 동작을 설명하기 위한 타이밍도이다.
도 2d를 참조하면, t0에서 1/2Vcc로 프리차지된 비트 라인들 BL1, BL2 사이에 전송 트랜지스터들 M1 및 M2는 턴온 상태를 유지한다. 또한, 스토리지 커패시터 Cs에는 Vcc 레벨이 유지된다.
시간 t1에서 워드 라인 WL이 활성화되면, 셀 트랜지스터 Ms는 턴온되고, 스토리지 커패시터 Cs에 저장된 데이터에 의해 제1 비트 라인 BL1의 전압은 1/2Vcc로부터 상승한다. 상기 제1 비트 라인 BL1의 전압 상승폭은 Vc가 된다. 또한, 시간 t1에서 턴온 상태를 유지하는 전송 트랜지스터 M1에 의해 제2 비트 라인 BL2의 전압도 상승하며, 상기 제2 비트 라인 BL2의 전압 상승폭도 Vc가 된다. 제1 비트 라인 BL1 및 제2 비트 라인 BL2의 전압이 상승하더라도, 감지 증폭기들이 활성화되어 있지 않으므로 /제1 비트 라인 /BL1 및 /제2 비트 라인 /BL2는 프리차지 전압인 1/2Vcc를 유지한다. 따라서, 제1 비트 라인 BL1과 /제1 비트 라인 /BL1 사이의 전압차는 Vc가 되며, 제2 비트 라인 BL2와 /제2 비트 라인 /BL2 사이의 전압차는 Vc 가 된다.
이어서, 전송 트랜지스터들 M1 및 M2는 턴오프되고, 제1 영역의 감지 증폭기는 활성화된다. 활성화된 제1 영역의 감지 증폭기에 의해 /제1 비트 라인 /BL1보다 높은 데이터 전압을 가지는 제1 비트 라인 BL1은 Vcc 레벨로 상승하며, /제1 비트 라인 /BL1은 0V 레벨로 하강하게 된다. 따라서, 제1 비트 라인 BL1을 통해 출력되는 최상위 비트는 이진수 "1"이 된다.
상기 제1 비트 라인 BL1의 전압 상승 및 /제1 비트 라인 /BL1의 전압 하강에 상응하여 제2 비트 라인 BL2의 전압 및 /제 2 비트 라인 /BL2의 전압은 변경된다. 즉, 제1 비트 라인 BL1의 전압이 Vcc 레벨로 상승하는 동안, 커플링 커패시터 Cc1을 통해 제1 비트 라인 BL1과 전기적으로 결합된 /제2 비트 라인 /BL2의 전압은 상승한다. 상승 전압의 폭은 1/3Vc가 된다. 또한, /제1 비트 라인 /BL1의 전압이 0V로 하강하는 동안, 커플링 커패시터 Cc1을 통해 /제1 비트 라인 /BL1과 전기적으로 결합된 제2 비트 라인 BL2의 전압은 하강한다. 상기 제2 비트 라인 BL2의 전압 하강의 폭은 1/3Vc가 된다.
/제2 비트 라인 /BL2의 전압 상승 및 제2 비트 라인 BL2의 전압 하강에도 불구하고, 제2 비트 라인 BL2는 /제2 비트 라인 /BL2보다 1/3Vc 만큼 높은 레벨을 유지한다.
시간 t3에서 제2 영역의 감지 증폭기가 활성화되면, 제2 비트 라인 BL2의 데이터 전압은 제2 영역의 감지 증폭기에 의해 Vcc 레벨로 상승한다. 또한, /제2 비트 라인 /BL2의 데이터 전압은 활성화된 제2 영역의 감지 증폭기에 의해 0V 레벨로 감소된다. 따라서, 제2 비트 라인 BL2를 통해 출력되는 최하위 비트는 이진수 "1"이 된다.
상기 도 2d에서 도시되지 아니하였으나, 읽기 동작후에, 스토리지 커패시터Cs에 데이터를 복구하는 동작은 게이트 트랜지스터들 M1 및 M2를 턴온하는 것에 의해 달성된다.
상술한 도 2a 내지 도 2d의 동작이 수행되기 위해서는 커플링 커패시터 Cc1 및 Cc2의 각각의 커패시턴스는 스토리지 커패시터 Cs의 커패시턴스에 비해 1/3 값을 가져야한다.
도 3은 본 발명의 실시예에 따라 커플링 커패시터가 형성되는 영역을 도시한 평면도이다.
도 3을 참조하면, 메모리 소자는 셀 영역(100), 서브 워드 드라이버 영역(120) 및 감지 증폭기 영역(140)으로 나누어진다. 상기 도 3에서 도시된 영역은 일정한 규칙성을 가지고 패턴들이 배열되는 코어 영역의 일부를 도시한 것이다.
먼저 셀 영역(100)에는 상기 도 1에서 도시된 셀 트랜지스터 및 스토리지 커패시터가 규칙적으로 배치된다. 상기 셀 트랜지스터 및 스토리지 커패시터의 형성 및 구조는 통상적인 디램 제조 공정에 따라 수행된다.
또한, 서브 워드 드라이버 영역(120)에는 서브 워드 드라이버가 구비된다. 셀 트랜지스터의 온/오프 동작을 제어하는 워드 라인은 서브 워드 드라이버에 의해 활성화 또는 비활성화된다. 따라서, 셀 트랜지스터를 구동하는 워드 라인은 서브 워드 드라이버 영역으로부터 셀 영역을 가로질러 형성된다.
감지 증폭기 영역(140)에는 상기 도 1에 도시된 감지 증폭기 및 커플링 커패시터가 구비된다. 상기 감지 증폭기 및 커플링 커패시터는 서로 층을 달리하면서 형성됨이 바람직하다. 즉, 하부에 감지 증폭기가 형성되고, 상부에는 커플링 커패시터가 형성되며, 감지 증폭기와 커플링 커패시터 사이에는 층간 절연막이 구비되어 상기 감지 증폭기 및 커플링 커패시터는 물리적으로 분리되는 구조를 가진다. 또한, 서로 층을 달리하여 형성되는 감지 증폭기와 커플링 커패시터 사이의 전기적인 연결은 상기 층간 절연막을 관통하는 콘택 플러그에 의해 달성된다.
감지 증폭기 영역(140)에 형성되는 커플링 커패시터는 셀 영역(100)의 스토리지 커패시터와 동일한 공정을 통해 형성될 수 있다. 즉, 커플링 커패시터는 셀 영역(100)의 스토리지 커패시터와 동일한 층간 절연막 상에 형성된다. 즉, 커플링 커패시터가 형성되는 층간 절연막은 셀 영역(100) 및 감지 증폭기 영역(140)에 걸쳐 형성되며, 상기 층간 절연막은 셀 영역(100)에서는 비트 라인을 매립하고, 감지 증폭기 영역(140)에서는 감지 증폭기를 매립한다.
따라서, 셀 영역(100)에서의 층간 절연막 상부에는 스토리지 커패시터가 형성되고, 감지 증폭기 영역(140)에서의 층간 절연막 상부에는 커플링 커패시터가 형성된다. 상기 커플링 커패시터의 형성은 상기 스토리지 커패시터와 동일한 공정을 통해 형성된다. 즉, 스토리지 커패시터가 형성되는 동안, 커플링 커패시터도 형성되며, 커플링 커패시터를 구성하는 각각의 커패시터는 상기 스토리지 커패시터와 동일한 구조를 가지며, 동일한 층간 절연막 상에 형성된다. 따라서, 커플링 커패시터를 구성하는 각각의 커패시터의 커패시턴스는 스토리지 커패시터의 커패시턴스 Cs와 실질적으로 동일한 값을 가지게 된다.
만일 반도체 제조 공정에서 소정의 요인에 의해 스토리지 커패시터의 커패시턴스 Cs가 변경되더라도, 커플링 커패시터를 구성하는 각각의 커패시터의 커패시턴스도 동일하게 변경되므로, 공정의 변화에 무관한 커플링 커패시터의 특성을 얻을 수 있다.
도 4a 및 도 4b는 본 발명의 실시예에 따라 상기 도 3의 감지 증폭기 영역에 형성되는 커플링 커패시터의 구조를 도시한 평면도 및 단면도이다.
도 4a는 본 발명의 실시예에 따라 커플링 커패시터의 구조를 도시한 평면도이다.
상기 도 4a를 참조하면, 상기 커플링 커패시터는 3개의 커패시터들로 구성된다.
층간 절연막(200) 상부에는 제1 패드(210) 및 제2 패드(230)가 구비된다. 상기 제1 패드(210) 및 제2 패드(230)는 다결정 실리콘으로 이루어짐이 바람직하다. 또한, 제1 패드(210) 및 제2 패드(230)가 제공되는 층간 절연막(200)은 상기 도 3에 도시된 메모리의 비트 라인 및 감지 증폭기를 매립하는 층간 절연막임이 바람직하다.
상기 제1 패드(210) 상부에는 제1 커패시터(240)가 구비되고, 상기 제2 패드(230) 상부에는 제2 커패시터(242) 및 제3 커패시터(244)가 구비된다. 따라서, 제2 커패시터(242) 및 제3 커패시터(244)는 제2 패드(230)를 통해 전기적으로 연결된다. 또한, 제1 커패시터(240) 및 제2 커패시터(242)는 공통 상부 전극(250)을 통해 전기적으로 연결된다.
제1 커패시터(240), 제2 커패시터(242) 및 제3 커패시터(244)는 일직선 상에 나란히 배치됨이 바람직하다. 또한, 상기 제1 패드(210)는 커패시터들의 형성 방향에 수직으로 신장되어 형성되며, 신장되어 형성된 제1 패드(210)에는 콘택 플러그(미도시)를 통해 도전성 라인(미도시)과 전기적으로 연결된다. 상기 제1 패드(210)와 전기적으로 연결된 도전성 라인은 상기 도 1에 도시된 비트 라인 또는 감지 증폭기이다.
따라서, 제1 커패시터(240) 및 제2 커패시터(242)는 상부 전극을 공유하며, 제2 커패시터(242) 및 제3 커패시터(244)는 도전성 패드를 공유한다. 또한, 제3 커패시터(244)의 상부 전극(270)은 상기 커패시터들의 배열 방향에 수직으로 신장되어 배치된다. 또한, 상기 제3 커패시터(244)의 상부 전극(270)은 콘택 플러그(미도시)를 통해 도전성 라인(미도시)과 전기적으로 연결된다. 상기 제3 커패시터(270)와 전기적으로 연결된 도전성 라인은 상기 도 1에 도시된 비트 라인 또는 감지 증폭기이다.
다만, 제1 패드(210)와 연결된 도전성 라인이 상기 도 1의 제1 비트 라인에 연결되는 경우, 상기 제3 커패시터의 상부 전극(270)과 연결된 도전성 라인은 /제2 비트 라인 또는 제2 감지 증폭기임이 바람직하다.
상기 도 4a에서 3개의 커패시터들은 직렬로 연결된 구조를 가진다. 즉, 제1 커패시터(240)의 하부 전극(미도시)은 제1 패드(210)에 연결되고, 제1 커패시터(240)의 상부 전극은 공통 상부 전극(250)이 되며, 상기 공통 상부 전극(250)은 제 2 커패시터(242)의 상부 전극이 된다. 따라서, 상기 제1 커패시터(240)와 상기 제2 커패시터(242)는 상부 전극을 공유한다.
또한, 제2 커패시터(242)의 하부 전극은 제2 패드(230)에 연결되며, 상기 제2 패드(230)는 제3 커패시터(244)의 하부 전극과 연결된다. 제3 커패시터(244)는 상부 전극(270)을 통해 도전성 라인과 연결된다.
또한, 각각의 커패시터는 셀 영역의 스토리지 커패시터와 동일한 제조 공정을 통해 형성된다. 즉, 상기 도 4a에 도시된 커패시터들이 형성되는 동안, 셀 영역의 스토리지 커패시터들도 실질적으로 동시에 형성된다. 따라서, 각각의 커패시터의 커패시턴스는 스토리지 커패시터가 가지는 커패시턴스와 실질적으로 동일하다.
예컨대, 상기 도 4a의 커패시터의 커패시턴스 및 스토리지 커패시턴스를 Cs라 한다면, 3개의 커패시터들이 직렬 연결된 커플링 커패시터의 커패시턴스 Cc는 하기의 [수학식 1]이 된다.
Figure 112005063422051-pat00001
따라서, 커플링 커패시터의 커패시턴스 Cc는 Cs/3이 된다.
도 4b는 본 발명의 실시예에 따라, 상기 도 4a에 도시된 커플링 커패시터를 AA' 방향으로 절단한 경우의 단면도이다.
도 4b를 참조하면, 기판 상에 형성된 층간 절연막 상에 도전성 패드들이 구비된다. 즉, 제1 패드 및 제2 패드가 구비되며, 상기 제2 패드는 상기 제1 패드와 일정한 이격 거리를 가지고 형성된다.
상기 제1 패드 상부에는 제1 커패시터가 형성되며, 상기 제2 패드 상부에는 제2 커패시터 및 제3 커패시터가 형성된다. 또한, 상기 층간 절연막 및 패드들의 측면을 도포하는 식각 저지막이 형성된다. 상기 식각 저지막은 실리콘 질화막으로 형성됨이 바람직하다.
각각의 커패시터는 하부 전극 및 유전막을 가지고, 제1 커패시터의 상부 전극 및 제2 커패시터의 상부 전극은 공통 상부 전극을 통해 전기적으로 연결된다. 즉, 제1 커패시터는 하부 전극 및 유전막을 가지고, 공통 상부 전극을 상부 전극으로 이용한다. 또한, 제2 커패시터는 하부 제2 패드 상에 형성된 하부 전극 및 유전막을 가지고, 상기 제1 커패시터와 동일하게 공통 상부 전극을 상부 전극으로 이용한다.
또한, 제2 커패시터 및 제3 커패시터는 제2 패드 상에 형성된다. 따라서, 제2 커패시터의 하부 전극 및 제3 커패시터의 하부 전극은 서로 전기적으로 연결된다. 다만, 제3 커패시터의 하부 전극 및 유전막 상부에 형성된 상부 전극은 상기 공통 상부 전극과 직접 연결되지 않는다.
상기 도 4a 및 도 4b에서 도시되지 아니하였으나, 상기 도 3의 셀 영역에는 상기 도 4a 및 도 4b에 도시된 각각의 커패시터와 실질적으로 동일한 구조를 가지는 스토리지 커패시터가 형성된다.
도 5a 내지 도 5e는 본 발명의 실시예에 따라 상기 도 4a 및 도 4b에 도시된 커플링 커패시터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 감지 증폭기가 형성된 기판상에 층간 절연막(200)이 도포되고, 층간 절연막(200) 상에 패드막을 형성한다. 상기 패드막은 다결정 실리콘으로 형성됨이 바람직하다. 이어서, 패드막 상부에 포토레지스터를 도포하고, 통상의 포토리소그래피 공정을 이용하여 제1 패드(210) 및 제2 패드(230)를 형성한다.
또한, 제1 패드(210), 제2 패드(230) 및 층간 절연막(235) 상에는 식각 저지막(235)이 도포된다. 상기 식각 저지막(235)은 실리콘 질화막임이 바람직하다.
상기 패드들(210,230)이 형성되는 층간 절연막(200)은 상기 도 1의 셀 트랜지스터 및 스토리지 커패시터가 형성되는 셀 영역에 걸쳐서 형성된다. 바람직하게는 상기 패드들(210,230)이 형성되는 경우, 셀 영역에서는 스토리지 커패시터를 형성하기 위한 패드가 동시에 형성된다.
도 5b를 참조하면, 식각 저지막(235)이 형성된 기판 상부는 산화막으로 도포된다. 또한, 도포된 산화막을 패터닝하여 산화막 패턴(236)을 형성한다. 산화막 패턴(236)의 형성은 도포된 산화막을 포토레지스트로 도포하고, 상기 포토레지스트를 패터닝한 후, 이방성 식각을 수행하여 이루어진다. 상기 산화막 패턴(236)을 형성하는 경우, 제1 패드(210) 및 제2 패드(230)의 상부 표면이 드러나도록 식각함이 바람직하다.
계속해서 산화막 패턴(236) 및 패드들(210,230)의 상부를 도전체을 이용하여 하부 도전막(237)을 형성한다. 상기 하부 도전막(237)을 구성하는 도전체는 다결정 실리콘 등이 사용될 수 있다.
도 5c를 참조하면, 상기 산화막 패턴(236) 상부의 하부 도전막(237)의 일부 를 제거하여 하부 전극(240A,242A,244A)을 형성하고, 계속해서 산화막 패턴을 완전히 제거하여 하부 전극(240A,242A,244A)이 완전히 드러나도록 한다. 상기 산화막 패턴 상부의 하부 도전막의 제거는 상기 산화막 패턴에 버퍼층을 채운 다음, 화학적 기계적 연마를 수행하여 달성될 수 있다. 또한, 화학적 기계적 연막에 의해 형성된 하부 전극(240A,242A,244A)을 완전히 드러나도록 하기 위해 산화막 패턴은 제거된다. 상기 산화막 패턴의 제거는 습식 식각에 의해 수행됨이 바람직하다. 습식 식각을 수행할 경우, 식각 저지막(235)에 의해 하부의 층간 절연막(200) 및 패드(210,230)는 보호된다.
도 5d를 참조하면, 하부 전극(240A,242A,244A) 및 식각 저지막(235)을 소정의 두께로 도포하는 유전막(240B,242B,244B)을 형성한다. 계속해서, 상기 유전막(240B,242B,244B) 상부에 상부 전극(245)을 형성한다. 상기 상부 전극(245)은 도전성 물질인 다결정 실리콘으로 형성됨이 바람직하다.
도 5e를 참조하면, 계속해서 상부 전극(245) 상에 포토 레지스트로 도포하고, 통상의 포토리소그래피 공정을 이용하여 이를 패터닝한다. 이어서, 패터닝된 포토레지스트에 대해 이방성 식각을 수행하여 공통 상부 전극(250) 및 제3 커패시터의 상부 전극(270)을 형성한다.
상술한 커플링 커패시터의 형성 과정은 상기 도 3에 도시된 감지 증폭기 영역(140)에서 수행된다. 또한, 상기 커플링 커패시터는 셀 영역(100) 상에 형성되는 스토리지 커패시터와 동일 공정을 통해 형성된다. 즉, 셀 영역(100)에 구비되는 셀 트랜지스터 및 비트 라인을 매립하는 층간 절연막은 감지 증폭기 영역(140)에 형성 된 감지 증폭기를 매립한다. 따라서, 셀 영역(100)에서 스토리지 커패시터가 형성되는 공정과 동일하게 감지 증폭기 영역에서 커플링 커패시터가 형성된다. 다만, 상기 커플링 커패시터가 형성되는 공정에서 상부 전극을 선택적으로 식각하여, 공통 상부 전극 및 제3 커패시터의 상부 전극을 형성하는 단계가 부가된다.
도 6a 및 도 6b는 본 발명의 실시예에 따라 커플링 커패시터의 다른 구조를 도시한 평면도 및 이를 모델링한 회로도이다.
도 6a는 본 발명의 실시예에 따라 커플링 커패시터의 다른 구조를 도시한 평면도이다.
도 6a를 참조하면, 커플링 커패시터는 3개의 커패시터 그룹들(300,320,340)로 구성된다. 각각의 커패시터 그룹은 인접한 커패시터 그룹과 공통 패드(350,355)를 통해 직렬 연결된다. 즉, 제1 커패시터 그룹(300)은 제1 공통 패드(350)를 통해 제2 커패시터 그룹(320)과 전기적으로 연결되며, 제2 커패시터 그룹(320)은 제2 공통 패드(355)를 통해 제3 커패시터 그룹(340)과 전기적으로 연결된다.
각각의 커패시터 그룹은 직렬 연결된 2개의 커패시터부를 가진다. 예컨대, 제1 커패시터 그룹(300)은 제1 커패시터부(360) 및 상기 제1 커패시터부(360)에 직렬 연결된 제2 커패시터부(365)를 가진다. 제1 및 제2 커패시터부(360,365)의 직렬 연결은 제1 공통 상부 전극(368)에 의해 달성된다.
또한, 각각의 커패시터부는 서로 병렬 연결된 2개의 커패시터들을 가진다. 예컨대, 제1 커패시터부(360)의 2개의 커패시터들(370,375)은 제1 패드(380) 상부에 형성된다. 따라서, 2개의 커패시터들(370,375)의 하부 전극들은 서로 전기적으 로 단락된 상태이다. 또한, 2개의 커패시터들(370,375)의 상부 전극들은 제1 공통 상부 전극(368)이 되므로 2개의 커패시터들(370,375)의 상부 전극들도 서로 전기적으로 단락된 구조를 가진다.
상술한 하나의 커패시터 그룹의 구조는 인접한 커패시터 그룹에 동일하게 적용된다. 다만, 제1 커패시터 그룹(300)의 제1 패드(380)는 도전성 라인과의 전기적 연결을 위해 커패시터 그룹들이 배치되는 선상에서 수직으로 신장되어 형성되고, 제3 커패시터 그룹(340)의 최우측 패드(385)는 다른 도전성 라인과의 전기적 연결을 위해 커패시터 그룹들이 배치되는 선상에서 수직으로 신장되어 형성된다.
도 6b은 상기 도 6a에서 도시된 커플링 커패시터를 전기적으로 모델링한 회로도이다.
도 6b을 참조하면, 각각의 커패시터 그룹은 4개의 커패시터들로 구성된다. 4개의 커패시터들 각각의 커패시턴스는 스토리지 커패시터의 커패시턴스 Cs와 동일한 값을 가지며, 이는 다른 커패시터 그룹에도 동일하게 적용된다.
제1 커패시터 그룹(300)은 직렬 연결된 2개의 커패시터부들(360,365), 즉 제1 커패시터부(360) 및 제2 커패시터부(365)를 가진다. 또한, 제1 커패시터부(360)는 병렬 연결된 2개의 커패시터들(370,375)을 가진다. 예컨대, 각각의 커패시터의 커패시턴스가 Cs인 경우, 병렬 연결된 2개의 커패시터들(370,375)을 가지는 제1 커패시터부(375)의 커패시턴스는 2Cs가 된다. 또한, 제1 커패시터부(360)와 제2 커패시터부(365)는 직렬 연결되고, 제2 커패시터부(365)의 커패시턴스도 2Cs므로 제1 커패시터 그룹(300)의 커패시턴스는 Cs가 된다.
3개의 커패시터 그룹들(300,320,340)은 직렬 연결되므로, 커플링 커패시터의 커패시턴스는 상기 [수학식 1]에 따라 1/3Cs가 된다.
즉, 각각의 커패시터부가 n개의 병렬 연결된 커패시터들을 가지고, 커플링 커패시터는 m개의 직렬 연결된 커패시터부들에 의해 구성되는 경우, 커플링 커패시터의 커패시턴스 Cc는 다음의 [수학식 2]에 따른다.
Figure 112005063422051-pat00002
따라서, m/n을 1/3으로 설정하는 경우 1/3Cs값을 가지는 커플링 커패시터의 커패시턴스 Cc를 얻을 수 있다.
또한, m/n을 1/9로 설정하는 경우 1/9Cs값을 가지는 커플링 커패시터의 커패시턴스 Cc를 얻을 수 있다.
상술한 바와 같이 다수의 커패시터를 병렬로 배치하고 병렬 배치된 커패시터들을 서로 직렬로 배치하는 구조를 사용하는 경우, 스토리지 커패시터의 커패시턴스에 대해 임의의 비율을 가진 커플링 커패시터를 제조할 수 있다.
상기와 같은 본 발명에 따르면, 커플링 커패시터를 구성하는 각각의 커패시터는 스토리지 커패시터와 동일한 제조 공정을 통해 형성된다. 따라서, 커플링 커패시터를 구성하는 각각의 커패시터의 커패시턴스는 스토리지 커패시터의 커패시턴스와 동일한 값을 가진다. 이를 위해 상기 커플링 커패시터는 감지 증폭기 영역에 형성되며, 하부의 층간 절연막은 셀 영역에 걸쳐서 구비된다. 따라서, 제조 공정 상의 소정의 요인에 의해 스토리지 커패시터의 커패시턴스가 변경된다하더라도, 상기 스토리지 커패시터의 커패시턴스에 일정한 비율을 가지는 커플링 커패시터를 제조할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 층간 절연막 상에 형성되고, 직렬 연결되고 각각 하부 전극, 유전막 및 상부 전극을 가지는 다수의 커패시터들로 구성된 메모리 소자의 커플링 커패시터에 있어서, 상기 커플링 커패시터는,
    상기 층간 절연막 상의 제1 패드 상부에 형성된 제1 커패시터;
    상기 제1 패드에 인접한 영역에 형성된 제2 패드 상부에 형성되고, 공통 상부 전극을 통해 상기 제1 커패시터와 전기적으로 연결되는 제2 커패시터; 및
    상기 제2 패드 상부에 형성되고, 상기 제2 패드를 통해 상기 제2 커패시터와 전기적으로 연결되는 제3 커패시터를 포함하고,
    상기 커플링 커패시터의 양단 전극들은 상기 제1 패드 및 제3 커패시터의 상부 전극인 것을 특징으로 하는 메모리 소자의 커플링 커패시터.
  2. 제1항에 있어서, 상기 커패시터들 각각의 커패시턴스는 서로 동일하며 스토리지 커패시터의 커패시턴스와 실질적으로 동일한 것을 특징으로 하는 메모리 소자의 커플링 커패시터.
  3. 제1항에 있어서, 상기 패드들 및 상부 전극들은 다결정 실리콘인 것을 특징으로 하는 메모리 소자의 커플링 커패시터.
  4. 제3항에 있어서, 상기 커플링 커패시터는 스토리지 커패시터와 동일한 층간 절연막 상에 형성되는 것을 특징으로 하는 메모리 소자의 커플링 커패시터.
  5. 제4항에 있어서, 상기 각각의 커패시터는 상기 스토리지 커패시터와 실질적으로 동일한 구조를 가지는 것을 특징으로 하는 메모리 소자의 커플링 커패시터.
  6. 제1항에 있어서, 상기 3개의 커패시터들은 일직선 상에 나란히 배치되는 것을 특징으로 하는 메모리 소자의 커플링 커패시터.
  7. 제6항에 있어서, 상기 제1 패드는 상기 3개의 커패시터들의 배열 방향에 교차되어 형성된 것을 특징으로 하는 메모리 소자의 커플링 커패시터.
  8. 제6항에 있어서, 상기 제3 커패시터의 상부 전극은 상기 커패시터들의 배열 방향에 교차되어 형성된 것을 특징으로 하는 메모리 소자의 커플링 커패시터.
  9. 층간 절연막 상에 형성된 메모리 소자의 커플링 커패시터에 있어서, 상기 커플링 커패시터는 직렬 연결된 다수의 커패시터 그룹들로 구성되며, 상기 커플링 커패시터의 각각의 커패시터 그룹은,
    상기 층간 절연막 상에 구비된 제1 패드 상부에 형성된 제1 커패시터부; 및
    상기 제1 패드에 인접한 공통 패드 상부에 형성되고, 상기 제1 커패시터부와 공통 상부 전극을 통해 직렬 연결된 제2 커패시터부을 포함하며,
    인접한 커패시터 그룹들 사이의 전기적 연결은 공통 패드에 의해서 달성되며, 각각의 커패시터부를 구성하는 커패시터들은 서로 병렬 연결되는 것을 특징으로 하는 메모리 소자의 커플링 커패시터.
  10. 제9항에 있어서, 상기 커패시터 그룹들의 각각의 커패시터는 서로 동일한 커패시턴스를 가지며, 스토리지 커패시터의 커패시턴스와 실질적으로 동일한 값을 가지는 것을 특징으로 하는 메모리 소자의 커플링 커패시터.
  11. 제10항에 있어서, 상기 패드들 및 공통 상부 전극은 다결정 실리콘인 것을 특징으로 하는 메모리 소자의 커플링 커패시터.
  12. 제11항에 있어서, 상기 커플링 커패시터는 스토리지 커패시터와 동일한 층간 절연막 상에 형성되는 것을 특징으로 하는 메모리 소자의 커플링 커패시터.
  13. 제9항에 있어서, 상기 커플링 커패시터는 직렬 연결된 3개의 커패시터 그룹들로 구성된 것을 특징으로 하는 메모리 소자의 커플링 커패시터.
  14. 제13항에 있어서, 상기 3개의 커패시터 그룹들은 일직선 상에 나란히 배치되는 것을 특징으로 하는 메모리 소자의 커플링 커패시터.
  15. 셀 트랜지스터 및 스토리지 커패시터가 형성되는 셀 영역;
    상기 셀 트랜지스터의 워드 라인을 활성화하기 위한 서브 워드 드라이버가 구비되고, 상기 셀 영역 주변의 제1 영역에 형성되는 서브 워드 드라이버 영역; 및
    상기 셀 영역 주변의 제2 영역에 형성되고, 감지 증폭기 및 커플링 커패시터가 형성되는 감지 증폭기 영역을 포함하고,
    상기 커플링 커패시터는 상기 셀 영역의 비트 라인 및 상기 감지 증폭기 영역의 감지 증폭기를 매립하는 층간 절연막 상에 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  16. 제15항에 있어서, 상기 커플링 커패시터는,
    상기 층간 절연막 상의 제1 패드 상부에 형성된 제1 커패시터;
    상기 제1 패드에 인접한 영역에 형성된 제2 패드 상부에 형성되고, 공통 상부 전극을 통해 상기 제1 커패시터와 전기적으로 연결되는 제2 커패시터; 및
    상기 제2 패드 상부에 형성되고, 상기 제2 패드를 통해 상기 제2 커패시터와 전기적으로 연결되는 제3 커패시터를 포함하고,
    상기 커플링 커패시터의 양단 전극들은 상기 제1 패드 및 제3 커패시터의 상부 전극인 것을 특징으로 하는 반도체 메모리 소자.
  17. 제16항에 있어서, 상기 커패시터들 각각의 커패시턴스는 서로 동일하며 상기 스토리지 커패시터의 커패시턴스와 실질적으로 동일한 것을 특징으로 하는 반도체 메모리 소자.
  18. 제17항에 있어서, 상기 패드들 및 상부 전극들은 다결정 실리콘인 것을 특징으로 하는 반도체 메모리 소자.
  19. 제15항에 있어서, 상기 커플링 커패시터는,
    직렬 연결된 다수의 커패시터 그룹들로 구성되며, 상기 커플링 커패시터의 각각의 커패시터 그룹은,
    상기 층간 절연막 상에 구비된 제1 패드 상부에 형성된 제1 커패시터부; 및
    상기 제1 패드에 인접한 공통 패드 상부에 형성되고, 상기 제1 커패시터부와 공통 상부 전극을 통해 직렬 연결된 제2 커패시터부을 포함하며,
    인접한 커패시터 그룹들 사이의 전기적 연결은 공통 패드에 의해서 달성되며, 각각의 커패시터부를 구성하는 커패시터들은 서로 병렬 연결되는 것을 특징으로 하는 반도체 메모리 소자.
  20. 제19항에 있어서, 상기 커패시터 그룹들의 각각의 커패시터는 상기 스토리지 커패시터의 커패시턴스와 실질적으로 동일한 값을 가지며, 상기 패드들 및 공통 상부 전극은 다결정 실리콘인 것을 특징으로 하는 반도체 메모리 소자.
KR1020050105102A 2005-11-03 2005-11-03 커플링 커패시터 및 이를 이용하는 메모리 소자 KR100675287B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050105102A KR100675287B1 (ko) 2005-11-03 2005-11-03 커플링 커패시터 및 이를 이용하는 메모리 소자
US11/461,344 US7602043B2 (en) 2005-11-03 2006-07-31 Coupling capacitor and semiconductor memory device using the same
CNB2006101266046A CN100541804C (zh) 2005-11-03 2006-08-30 耦合电容器及使用其的半导体存储器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050105102A KR100675287B1 (ko) 2005-11-03 2005-11-03 커플링 커패시터 및 이를 이용하는 메모리 소자

Publications (1)

Publication Number Publication Date
KR100675287B1 true KR100675287B1 (ko) 2007-01-29

Family

ID=37995122

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050105102A KR100675287B1 (ko) 2005-11-03 2005-11-03 커플링 커패시터 및 이를 이용하는 메모리 소자

Country Status (3)

Country Link
US (1) US7602043B2 (ko)
KR (1) KR100675287B1 (ko)
CN (1) CN100541804C (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8604586B2 (en) 2009-08-06 2013-12-10 Qualcomm Incorporated High breakdown voltage embedded MIM capacitor structure
WO2011106054A1 (en) 2010-02-23 2011-09-01 Rambus Inc. Multilevel dram
JP5703012B2 (ja) * 2010-12-20 2015-04-15 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置を用いたデータ処理システム
KR20170013488A (ko) * 2015-07-27 2017-02-07 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US9478277B1 (en) * 2015-09-03 2016-10-25 Bo Liu Tri-level-cell DRAM and sense amplifier with alternating offset voltage
JP7313853B2 (ja) * 2019-03-22 2023-07-25 キオクシア株式会社 半導体メモリ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3891070C2 (de) 1987-10-27 1997-07-03 Myotoku Kk Druckluft verwendende intermittierend arbeitende Drehantriebsvorrichtung
KR100231404B1 (ko) * 1996-02-22 1999-11-15 가네꼬 히사시 다수의 값을 갖는 소형 반도체 메모리 디바이스
US6320782B1 (en) * 1996-06-10 2001-11-20 Kabushiki Kaisha Toshiba Semiconductor memory device and various systems mounting them
US6191983B1 (en) * 1997-06-19 2001-02-20 Hitachi, Ltd. Semiconductor memory
JP3085280B2 (ja) 1998-05-15 2000-09-04 日本電気株式会社 多値ｄｒａｍ半導体装置
US6157252A (en) * 1998-09-09 2000-12-05 The Engineering Consortium, Inc. Battery polarity insensitive integrated circuit amplifier
KR20010059663A (ko) 1999-12-30 2001-07-06 박종섭 반도체 소자의 제조방법
JP4023770B2 (ja) * 2000-12-20 2007-12-19 株式会社東芝 半導体記憶装置及びその製造方法
KR20030001242A (ko) 2001-06-22 2003-01-06 삼성전자 주식회사 디커플링 커패시터를 구비하는 반도체 메모리 장치
US6720598B1 (en) * 2002-09-19 2004-04-13 Infineon Technologies Aktiengesellschaft Series memory architecture
US6724026B2 (en) * 2002-09-19 2004-04-20 Infineon Technologies Aktiengesellschaft Memory architecture with memory cell groups

Also Published As

Publication number Publication date
CN100541804C (zh) 2009-09-16
US7602043B2 (en) 2009-10-13
US20070096191A1 (en) 2007-05-03
CN1959990A (zh) 2007-05-09

Similar Documents

Publication Publication Date Title
US9799663B2 (en) Stacked bit line dual word line nonvolatile memory
US7407856B2 (en) Method of manufacturing a memory device
CN100367408C (zh) 设有双单元的半导体存储装置
KR100675287B1 (ko) 커플링 커패시터 및 이를 이용하는 메모리 소자
US6730950B1 (en) Local interconnect using the electrode of a ferroelectric
US6353550B1 (en) Ferroelectric memory device
JP4545133B2 (ja) 半導体記憶装置及びその製造方法
KR100693812B1 (ko) 반도체 장치 및 그 제조 방법, 반도체 장치의 센스 앰프 및그 형성 방법
US7668008B2 (en) 1-transistor type DRAM cell, a DRAM device and manufacturing method therefore, driving circuit for DRAM, and driving method therefor
KR101211275B1 (ko) 비휘발성 메모리 소자 및 이의 제조 방법
KR100308125B1 (ko) 불휘발성 강유전체 메모리소자 및 그 제조방법
US6839267B1 (en) Structure and method of multiplexing bitline signals within a memory array
KR100320438B1 (ko) 불휘발성 강유전체 메모리 소자 및 그 제조방법
US7733707B2 (en) 1-transistor type DRAM cell, DRAM device and DRAM comprising thereof and driving method thereof and manufacturing method thereof
JPH11251534A (ja) 半導体記憶装置及びその製造方法
JP2005223137A (ja) 強誘電体メモリ装置
KR101180407B1 (ko) 반도체 장치 및 그의 제조방법
JP2000353380A (ja) 強誘電体メモリ及びその動作制御方法並びに強誘電体メモリセル構造及びその製造方法
KR20090105152A (ko) 캐패시터를 포함하는 반도체 기억 소자 및 그 형성 방법
KR20040040691A (ko) 계단형 수직 트랜지스터를 갖는 반도체 기억소자 및 그제조방법
JP2000286394A (ja) 強誘電体メモリ装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 14