KR20030001242A - 디커플링 커패시터를 구비하는 반도체 메모리 장치 - Google Patents

디커플링 커패시터를 구비하는 반도체 메모리 장치 Download PDF

Info

Publication number
KR20030001242A
KR20030001242A KR1020020026786A KR20020026786A KR20030001242A KR 20030001242 A KR20030001242 A KR 20030001242A KR 1020020026786 A KR1020020026786 A KR 1020020026786A KR 20020026786 A KR20020026786 A KR 20020026786A KR 20030001242 A KR20030001242 A KR 20030001242A
Authority
KR
South Korea
Prior art keywords
capacitor
node
voltage
word line
memory device
Prior art date
Application number
KR1020020026786A
Other languages
English (en)
Inventor
강영구
심재윤
유제환
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Publication of KR20030001242A publication Critical patent/KR20030001242A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

워드 라인의 로우 레벨을 접지 전압보다 낮은 음의 워드 라인 바이어스를 사용하는 경우, 워드 라인의 로우 레벨을 안정화시키는 커패시터를 구비하는 반도체 메모리 장치가 제공된다. 상기 반도체 메모리 장치는 어드레스에 응답하여 제 1노드의 전압 또는 제 2노드의 전압을 워드라인으로 전송하는 드라이버, 제어신호에 응답하여 메모리 어레이의 비트 라인 또는 상보 비트라인에 접속되는 제 3노드 및 상기 제 2노드 및 상기 제 3노드사이에 접속되는 커패시터를 구비하며 상기 커패시터는 메모리 셀 커패시터와 동일한 공정으로 형성된다, 상기 커패시터는 트랜치 커패시터 또는 스택된 폴리 커패시터형성 공정에 의하여 형성되며, 상기 제 2노드의 전압은 상기 제 3노드 전압보다 낮은 것이 바람직하다. 또한 상기 커패시터는 메모리 어레이의 가장자리부분에 가드-링 형태로 상기 메모리 어레이를 감싸는 분배형으로 배치된다.

Description

디커플링 커패시터를 구비하는 반도체 메모리 장치{Semiconductor memory device comprising decoupling capacitor}
본 발명은 반도체 메모리장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 전원을 안정시키기 위한 디커플링 커패시터에 관한 것이다.
반도체 메모리 장치에서 메모리 셀의 데이터의 보유 시간을 향상시키기 위하여 워드 라인의 로우(low )레벨의 안정화가 필수적이다. 이를 위해서 워드 라인의 로우(low )레벨을 공급하는 전원 소스가 안정화되어야 한다. 전원 소스를 안정화시키는 방법의 하나로 파워 디커플링 커패시터(power decoupling capacitor)를 사용한다.
도 1은 종래의 파워 디커플링 커패시터를 나타낸다. 도 1을 참조하면, 반도체 메모리장치의 파워 디커플링 커패시터(C)는 안정화시키고자 하는 노드(A)와 안정화되어있는 노드, 예컨대 접지전압(VSS)사이에 접속된다. 따라서 노드(A)에서 소모되거나 공급되는 전류는 커패시터(C)를 통해 접지전압(VSS)쪽으로 흐른다. 여기서 노드(A)는 워드 라인(word line)에 로우 레벨을 공급하는 전원(미 도시)의 출력이다.
종래의 파워 디커플링 커패시터(C)는 모스 트랜지스터의 강한 반전영역 (strong inversion)영역에서 게이트 커패시터(gate capacitor)를 사용한다. 이 경우 모스 트랜지스터는 턴-온되어야 파워 디커플링 커패시터(C)로 사용 할 수 있다.
워드 라인의 로우 레벨인 노드(A)가 접지전압(VSS)인 경우, 노드 (A)와 접지 전압(VSS)사이에는 디커플링 커패시터(decoupling capacitor)를 사용하지 않아도 된다.
그러나 노드 (A)와 접지 전압(VSS)사이에 디커플링 커패시터(C)를 사용한 경우, 노드 (A)와 접지 전압(VSS)사이에 접속되는 디커플링 커패시터(C)의 양단의 전압 차이가 "0"이므로 엔핸스먼트 형태(enhancement)모스 트랜지스터는 턴-온되지 않으므로, 디커플링 커패시터(C)는 디플리션 형태(depletion type)의 모스 트랜지스터를 사용하여야 한다.
그러나 DRAM 메모리 셀의 데이터 보유 시간(retention time)을 증가시키기 위하여 워드 라인의 로우 레벨을 음의 워드 라인 바이어스(이하 'VNN'이라 한다.)를 사용하는 경우, VNN의 안정화를 위하여 반드시 VNN과 접지전압(VSS) 사이에 파워 디커플링 커패시터(C0)를 사용해야 한다.
이 경우 VNN과 접지 전압(VSS)사이의 전압이 음(negative)이므로 디플리션 형태(depletion type)의 모스 트랜지스터도 턴-온되지 않으므로 디커플링 커패시터를 만들 수 없는 문제점이 있다.
또한, 디커플링 커패시터의 한 쪽 노드는 안정화되어 있는 접지 전압(VSS)을 사용하므로, DRAM의 동작 시 노드 (A)에 접지 전압(VSS)의 노이즈가 커플링되어 나타나는 문제점이 있다.
본 발명이 이루고자 하는 기술적인 과제는 워드 라인의 로우 레벨을 접지 전압보다 낮은 음의 워드 라인 바이어스를 사용하는 경우, 워드 라인의 로우 레벨을 안정화시키는 커패시터 및 이를 이용하여 워드라인의 로우 레벨을 안정화시키는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 파워 디커플링 커패시터를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 DRAM 셀 공정을 이용한 파워 디커플링 커패시터를 나타낸다.
도 3은 본 발명의 일실시예에 따른 메모리 어레이의 VSS의 노이즈 커플링을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 DRAM 셀 공정을 이용한 파워 디커플링 커패시터의 배치 방법을 나타낸다.
상기 기술적 과제를 달성하기 위하여 워드 라인의 로우 레벨을 접지 전압보다 낮은 음의 워드 라인 바이어스를 사용하는 경우, 워드 라인의 로우 레벨을 안정화시키는 커패시터를 구비하는 반도체 메모리 장치가 제공된다.
상기 반도체 메모리 장치는 어드레스에 응답하여 제 1노드의 전압 또는 제 2노드의 전압을 워드라인으로 전송하는 드라이버, 제어신호에 응답하여 메모리 어레이의 비트 라인 또는 상보 비트라인에 접속되는 제 3노드 및 상기 제 2노드 및 상기 제 3노드사이에 접속되는 커패시터를 구비하며 상기 커패시터는 메모리 셀 커패시터와 동일한 공정으로 형성된다.
상기 커패시터는 트랜치 커패시터 또는 스택된 폴리 커패시터형성 공정에 의하여 형성되며, 상기 제 2노드의 전압은 상기 제 3노드 전압보다 낮은 것이 바람직하다. 또한 상기 커패시터는 메모리 어레이의 가장자리부분에 가드-링 형태로 상기 메모리 어레이를 감싸는 분배형으로 배치된다.
또한, 반도체 메모리 장치는 메모리 셀의 워드라인으로 음의 전압을 공급하는 제 1전압원, 상기 메모리 셀의 비트 라인으로 접지전압을 공급하는 제 2전압원, 및 상기 제 1전압원 및 상기 제 2전압원 사이에 접속되어, 상기 제 1전압원을 안정시키기 위한 커패시터를 구비하며 상기 커패시터는 상기 메모리 셀의 셀 커패시터를 형성하는 공정으로 형성된다.
상기 커패시터는 트랜치 커패시터 또는 스택된 폴리 커패시터형성 공정에 의하여 형성되며, 상기 커패시터는 메모리 어레이의 가장자리부분에 가드-링 형태로 상기 메모리 어레이를 감싸는 분배형으로 배치된다.
또한, 본 발명의 일실시예에 따른 커패시터는 제 1노드 및 제 2노드사이에 접속되며, 상기 제 1노드 및 상기 제 2노드를 디커플링시켜 상기 제 1노드의 전압을 안정화시키기 위하여 메모리 셀 커패시터를 형성하는 공정으로 형성된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 DRAM 메모리 셀을 형성하는 공정을 이용한 파워 디커플링 커패시터를 나타낸다. 도 2를 참조하면, 파워 디커플링 커패시터 (Cc)는 워드 라인의 로우 레벨인 노드(B)와 안정화된 노드인 접지 전압 (VSS)사이에 위치한다.
본 발명의 일 실시예에 따른 파워 디커플링 커패시터(Cc)는 종래의 모스 트랜지스터를 이용하는 게이트 커패시터와 달리 DRAM 메모리 셀의 셀 커패시터를 만드는 공정으로 만들어진다.
DRAM의 데이터 저장단위인 메모리 셀의 셀 커패시터는 축전 용량을 증가시키기 위하여 일반적으로 커패시터를 적층(stacked)하여 만든 스택드 폴리 커패시터 (stacked poly capacitor) 또는 트렌치 커패시터(trench capacitor)를 사용한다.
스택드 폴리 커패시터 또는 트렌치 커패시터의 레이어(layer)사이는 얇은 절연물질로 채워져 있으므로, 스택드 폴리 커패시터 또는 트렌치 커패시터의 커패시턴스는 모스 트랜지스터를 이용한 게이트 커패시터의 커패시턴스보다 상당히 큰 값을 갖는다.
또한, 워드 라인의 로우 레벨인 노드(B)와 안정화되어 있는 노드(예컨대 VSS)사이의 전압차이는 "0" 또는 상당히 작기 때문에 스택드 폴리 커패시터 또는 트렌치 커패시터를 이루는 두 개의 도체사이의 전계는 작으므로 디커플링 커패시터의 신뢰성은 증가한다.
도 3은 본 발명의 일실시예에 따른 메모리 어레이의 VSS의 노이즈 커플링을 나타낸다. 이하에서는 도 3을 참조하여 종래 기술의 문제점과 종래 문제점을 해결하기 위한 본 발명의 실시예를 비교하여 설명한다.
도 3의 반도체 메모리 장치는 1개의 셀 트렌지스터(Mc) 와 1개의 셀 커패시터(Cm)로 구성되는 메모리 셀, 워드 라인 드라이버(10), 파워 디커플링 커패시터 (Cc), 센스 엠프(20)를 구비한다.
워드 라인 드라이버(10)는 입력되는 어드레스(Add)에 응답하여 활성화시킬 워드라인(WL)으로 제 1전원전압(VPP) 또는 제 2전원전압(VNN)을 드라이빙한다. 파워 디커플링 커패시터(Cc) 즉, 본 발명의 일 실시예에 따른 스택드 폴리 커패시터 또는 트랜치 커패시터는 노드(A) 및 노드(NA)사이에 접속된다.
노드(A)의 전압은 제 2전원전압(VNN)이며, 노드(NA)의 전압은 메모리 어레이로 공급되는 메모리 어레이 접지전압(VSSA)으로 제 3전원전압이라 한다. 제 2전원전압(VNN)은 DRAM의 리후레쉬(refresh) 특성을 개선시키기 위한 음의 워드 라인 바이어스(negative word line bias)로 워드 라인의 로우레벨을 의미한다.
즉, 음의 워드 라인 바이어스인 제 2전원전압(VNN)은 임의의 뱅크를 센싱하는 경우, 선택되지 않은 뱅크의 워드 라인(WL)으로 전송되는 전압을 제 3전원전압(VSSA)보다 작은 음의 전압으로 유지시켜 다이나믹 리후레쉬(dynamic refresh)특성을 개선시킨다.
일반적으로 다수개의 뱅크를 구비하는 DRAM에서 선택된 뱅크의 워드라인(WL)이 제 1전원전압(VPP), 비트라인(BL)이 논리 '하이' 그리고 상보 비트 라인(BLB)이 논리 '로우'로 된 상태에서, 다이나믹 리후레쉬(dynamic refresh)에 가장 취약한 메모리 셀은 선택되지 않은 뱅크의 메모리 셀이다.
우선 선택되지 않은 뱅크의 메모리 셀(MC)의 워드 라인(WL)으로 제 2전원전압(VNN)이 드라이빙되면, 비트 라인(BL)은 논리 로우('low'), 상보 비트 라인(BLB)은 논리 하이(high) 및 메모리 셀 커패시터(Cm)의 데이터가 논리 '하이' 인 경우를 보면, 데이터는 메모리 셀 커패시터(Cm)의 전압보다 낮은 전압을 갖는 비트 라인(BL)쪽으로 트랜지스터(M1)의 서브 쓰레쉬홀드 누설 전류(subthreshold leakage current)에 의하여 소멸될 수 있다.
또한 다수개의 뱅크들을 구비하는 DRAM에서 다수개의 뱅크들 중 하나의 뱅크가 선택되어 센싱 동작을 수행하는 경우, 다수개의 뱅크들 중 선택되지 않은 뱅크의 노드(NA)로 선택된 뱅크로부터 발생된 센싱 노이즈가 중첩된다.
이때 선택되지 않은 뱅크의 노드(NA)로 중첩된 센싱 노이즈는 파워 디커플링 커패시터(Cc)를 통하여 제 2전원전압(VNN)에 커플링되고 또한 워드 라인 드라이버(10)는 센신 노이즈가 포함된 제 2전원전압(VNN)을 메모리 셀의 워드 라인(WL)으로 드라이빙한다.
따라서 셀 트랜지스터(M1)의 게이트 전압이 센싱 노이즈로 인하여 증가하므로 셀 트랜지스터(Mc)의 서브 쓰레쉬홀드 누설 전류는 증가되어 결국 메모리 셀 커패시터(Cc)에 저장된 데이터의 보유 시간이 짧아지는 문제점이 있다.
그러나 본 발명에서는 피크 값(Vp)을 갖는 센싱 노이즈를 셀 트랜지스터(Mc)의 게이트로 전송되는 동시에 트랜지스터 M1 및 M2를 통하여 셀 트랜지스터(Mc)의 게이트 전송된 센싱 노이즈와 동일한 센싱 노이즈가 비트 라인(BL)에 전송되므로 ,셀 트랜지스터(Mc)의 게이트와 소오스 즉, 워드 라인(WL)과 비트 라인(BL)사이의 전압은 일정하게 되므로 다이나믹 리후레쉬에 영향을 받지 않는다.
즉, DRAM의 동작 시 노드(NA)의 노이즈가 파워 디커플링 커패시터(Cc)를 통하여 노드(A)로 그리고 워드 라인 드라이버(10)에 의하여 워드 라인(WL)으로 전송되는 동시에 노드(NA)의 노이즈가 트랜지스터 M1 및 M2를 통하여 비트 라인(BL)으로 전송되므로 셀 트랜지스터(Mc)의 게이트와 소오스의 전압 변화는 일정하게 되어 셀 커패시터의 데이터의 내용은 거의 영향을 받지 않는다.
도 4는 본 발명의 일 실시예에 따른 DRAM 셀 공정을 이용한 파워 디커플링 커패시터의 배치 방법을 나타낸다. 도 4를 참조하면, 본 발명의 일 실시예에 따른 디커플링 커패시터는 반도체 메모리 장치의 뱅크 또는 메모리 어레이의 가장 자리(edge)부분에 가드 링(guard- ring) 형태로 뱅크 또는 메모리 어레이를 감싸게 하는 분배형으로 배치할 수 있으므로 작은 면적으로 커패시턴스가 큰 디커플링 커패시터를 얻을 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 커패시터 및 이를 구비하는 반도체 메모리 장치는 워드 라인의 로우 레벨을 접지 전압보다 낮은 음의 워드 라인 바이어스를 사용하는 경우 워드 라인의 로우 레벨을 안정화시켜 메모리 셀의 데이터의 보유시간을 향상시키는 장점이 있다.

Claims (8)

  1. 어드레스에 응답하여 제 1전압 또는 제 2전압을 워드라인으로 전송하는 드라이버;
    제어신호에 응답하여 메모리 어레이의 비트 라인 또는 상보 비트라인에 접속되는 제 3노드;
    상기 제 2노드 및 상기 제 3노드사이에 접속되는 커패시터를 구비하며,
    상기 커패시터는 메모리 셀 커패시터와 동일한 공정으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 커패시터는 트랜치 커패시터 또는 스택된 폴리 커패시터형성 공정에 의하여 형성된 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 제 2노드의 전압은 상기 제 3노드 전압보다 낮은 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 커패시터는 메모리 어레이의 가장자리부분에 가드-링 형태로 상기 메모리 어레이를 감싸는 분배형으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 메모리 셀의 워드라인으로 음의 전압을 공급하는 제 1전압원;
    상기 메모리 셀의 비트 라인으로 접지전압을 공급하는 제 2전압원; 및
    상기 제 1전압원 및 상기 제 2전압원 사이에 접속되어, 상기 제 1전압원을 안정시키기 위한 커패시터를 구비하며,
    상기 커패시터는 상기 메모리 셀의 셀 커패시터와 동일한 공정으로 형성되는 것을 특징으로 하는 반도체 메모리장치.
  6. 제 5항에 있어서, 상기 커패시터는 트랜치 커패시터 또는 스택된 폴리 커패시터형성 공정에 의하여 형성된 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5항에 있어서, 상기 커패시터는 메모리 어레이의 가장자리부분에 가드-링 형태로 상기 메모리 어레이를 감싸는 분배형으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1노드 및 제 2노드사이에 접속되며, 상기 제 1노드 및 상기 제 2노드를 디커플링시켜 상기 제 1노드의 전압을 안정화시키기 위하여 메모리 셀 커패시터를 형성하는 공정으로 형성되는 디커플링 커패시터.
KR1020020026786A 2001-06-22 2002-05-15 디커플링 커패시터를 구비하는 반도체 메모리 장치 KR20030001242A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020010035763 2001-06-22
KR20010035763 2001-06-22

Publications (1)

Publication Number Publication Date
KR20030001242A true KR20030001242A (ko) 2003-01-06

Family

ID=27710583

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020026786A KR20030001242A (ko) 2001-06-22 2002-05-15 디커플링 커패시터를 구비하는 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR20030001242A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7352646B2 (en) 2004-01-08 2008-04-01 Samsung Electronics Co., Ltd. Semiconductor memory device and method of arranging a decoupling capacitor thereof
US7602043B2 (en) 2005-11-03 2009-10-13 Samsung Electronics Co., Ltd. Coupling capacitor and semiconductor memory device using the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7352646B2 (en) 2004-01-08 2008-04-01 Samsung Electronics Co., Ltd. Semiconductor memory device and method of arranging a decoupling capacitor thereof
US7602043B2 (en) 2005-11-03 2009-10-13 Samsung Electronics Co., Ltd. Coupling capacitor and semiconductor memory device using the same

Similar Documents

Publication Publication Date Title
US6337824B1 (en) Dynamic semiconductor memory device with reduced current consumption in sensing operation
US5814851A (en) Semiconductor memory device using a plurality of internal voltages
KR20050072060A (ko) 게이트 다이오드를 사용하는 3ｔ1ｄ 메모리 셀 및 그 사용방법
US7265412B2 (en) Semiconductor memory device having memory cells requiring no refresh operation
US6888769B2 (en) Method and circuit for reducing DRAM refresh power by reducing access transistor sub threshold leakage
KR100399265B1 (ko) 저항성 강유전체 메모리 셀로 구성된 메모리 장치
US8588004B2 (en) Memory device having multi-port memory cell with expandable port configuration
US5341340A (en) Semiconductor memory device and operating method
IE54270B1 (en) A semiconductor memory device
US9734897B1 (en) SRAM bitcell structures facilitating biasing of pass gate transistors
US9824748B1 (en) SRAM bitcell structures facilitating biasing of pull-up transistors
US6661700B2 (en) Semiconductor memory device
US6438042B1 (en) Arrangement of bitline boosting capacitor in semiconductor memory device
DE60232094D1 (de) Eingebetteter dram mit halbdichte-rom
KR100588388B1 (ko) 저항형 강유전성 메모리 셀
US9799661B1 (en) SRAM bitcell structures facilitating biasing of pull-down transistors
KR20030001242A (ko) 디커플링 커패시터를 구비하는 반도체 메모리 장치
US20060221659A1 (en) Access circuit and method for allowing external test voltage to be applied to isolated wells
US5933380A (en) Semiconductor memory device having a multilayered bitline structure with respective wiring layers for reading and writing data
US6271557B1 (en) Center node for deep trench capacitors
KR20000022969A (ko) 집적 반도체 메모리
KR100386473B1 (ko) 삼중의 전원선을 가지는 에스램
KR100529034B1 (ko) 셀데이터의 손실을 감소시킬 수 있는 반도체 메모리 소자
KR100762225B1 (ko) 반도체 소자의 셀 플레이트 전압 안정화 회로
KR100359859B1 (ko) 메모리소자의 셀트랜지스터

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination